專利名稱：集成源/漏應(yīng)激體和層間電介質(zhì)層應(yīng)激體的半導(dǎo)體工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體制造工藝領(lǐng)域，更具體地，屬于采用應(yīng)變硅的 半導(dǎo)體制造工藝領(lǐng)域。
背景技術(shù)：
在半導(dǎo)體制造工藝領(lǐng)域中使用應(yīng)變或應(yīng)力硅以增強(qiáng)深亞微米晶體 管中的載流子遷移率。實(shí)現(xiàn)應(yīng)變硅的提議包括與硅晶體管溝道相鄰提
供源/漏應(yīng)激體的源/漏區(qū)的工程(參見，例如T.Ghani等人的，A 90 nm high volume manufacturing logic technology featuring novel 45nm gate length strained silicon CMOS transistors, IEDM Tech, Dig. p.978 (2003 ) 以及Murthy等人的美國專利No. 6,621,131， Semiconductor transistor Having a Stressed Channel)。其它提議指出在晶體管上方淀積應(yīng)力感應(yīng) 層間介質(zhì)(ILD)層(參見，例如C.H Ge等人的，Process-strained Si CMOS technology featuring 3D strain engineering, IEDM Tech. Dig. p.73, (2003))。理想的是執(zhí)行一種工藝，便于源/漏應(yīng)激體和ILD應(yīng)激體的最 佳連接，而基本無需增加制造工藝的成本或復(fù)雜性。

發(fā)明內(nèi)容


本發(fā)明通過實(shí)例的方式示出，且不受附圖的限制，在附圖中，相 同的附圖標(biāo)記表示類似的元件，在圖中
圖l為處于半導(dǎo)體制造工藝的第一階段的晶片的局部橫截面圖，其 中，形成晶體管柵極結(jié)構(gòu)覆蓋在半導(dǎo)體襯底上面；
圖2示出了圖1之后的工藝，在該工藝中，在位于柵結(jié)構(gòu)下面的溝 道晶體管區(qū)的任一側(cè)上的襯底的源/漏區(qū)中形成多個(gè)空隙(void);圖3示出了圖2之后回刻隔離結(jié)構(gòu)的工藝，；
圖4示出了圖3之后生長源/漏半導(dǎo)體的工藝；
圖5示出了圖4之后在晶體管上方淀積電介質(zhì)層的工藝；
圖6示出了圖2之后的工藝，作為圖3和圖4中示出的工藝的選擇，
在該工藝中，源/漏空隙由源/漏結(jié)構(gòu)再填充；以及
圖7示出了圖6之后的工藝，在該工藝中，在形成源/漏結(jié)構(gòu)之后凹 陷隔離結(jié)構(gòu)。
本領(lǐng)域的技術(shù)人員理解，圖中的各元件為了簡化和清楚目的而示 出，不必按照比例繪制。例如，圖中一些元件的尺寸可能相對于其他 元件放大，以有助于提高對本發(fā)明的實(shí)施方式的理解。
具體實(shí)施例方式
在一個(gè)方面中，在此公開的半導(dǎo)體制造工藝包括通過蝕刻半導(dǎo)體 襯底的源/漏區(qū)中的凹陷形成具有應(yīng)力源/漏結(jié)構(gòu)的晶體管。回刻與源/ 漏凹陷相鄰的隔離結(jié)構(gòu)，以使得隔離結(jié)構(gòu)和相鄰源/漏凹陷之間的重疊 小于特定的范圍。隨后再填充源/漏凹陷，且在整個(gè)結(jié)構(gòu)上方淀積應(yīng)變 電介質(zhì)。通過在應(yīng)變源/漏區(qū)和相鄰隔離結(jié)構(gòu)之間具有小的重疊，以及 通過淀積應(yīng)力感應(yīng)介質(zhì)層，所描述的工藝能夠?qū)崿F(xiàn)所需的應(yīng)變增強(qiáng)等 級(jí)。
現(xiàn)在回到附圖，圖1為在由附圖標(biāo)記100指示的集成電路的制造中， 在中間階段處半導(dǎo)體晶片101的局部橫截面圖。如圖1所示，晶片101為 絕緣體(SOI)晶片上的半導(dǎo)體，其中，半導(dǎo)體層104 (也被稱作有源 層104)設(shè)置在隱埋氧化物(BOX)層102上方。晶體管區(qū)103包括設(shè)置 在一對電介質(zhì)絕緣結(jié)構(gòu)106之間的半導(dǎo)體層104的部分。半導(dǎo)體層104優(yōu) 選地為微摻雜的n型或p型單晶硅。隔離電介質(zhì)結(jié)構(gòu)106和BOX層為電介 質(zhì)，諸如適當(dāng)?shù)氐矸e或熱成型的硅氧化物。
已經(jīng)形成柵結(jié)構(gòu)110覆蓋在有源層104中晶體管區(qū)103的一部分上面。柵結(jié)構(gòu)110包括導(dǎo)電性柵電極112，覆蓋在柵電介質(zhì)層114上面。設(shè)
置柵電介質(zhì)層114，覆蓋在有源層104上面，且優(yōu)選地在有源層104的頂 部或者與有源層104接觸。間隔(spacer)結(jié)構(gòu)116位于柵電極112的側(cè)壁上。
在類似的實(shí)施中，柵電極112為以諸如熱分解硅垸的傳統(tǒng)方式形成 的p型或n型多晶的硅(多晶硅)。在其它實(shí)施方式中，柵電極112可以 為金屬柵電極或其它導(dǎo)電性材料。柵電極114可以為熱成型硅氧化膜， 諸如氮化硅的"高K"材料，諸如Hf02的各種金屬氧化物中的任何一種、 或者上述的組合。間隔116類似于諸如氧化硅、氮化硅等的電介質(zhì)材料。 間隔116可以由多層材料構(gòu)成，諸如氧化硅和氮化硅的組合。
柵結(jié)構(gòu)110的位置限定了有源層104中的溝道區(qū)105和一對源/漏區(qū) 107的近似邊界。有源層104內(nèi)的溝道區(qū)105的橫向邊界與柵電極112的 側(cè)壁重合，而源/漏區(qū)107包括有源層104的剩余部分。換言之，源/漏區(qū) 107占用溝道區(qū)105和隔離結(jié)構(gòu)106之間的有源層104的部分。
現(xiàn)將參考圖2，通過去除半導(dǎo)體層104的源/漏區(qū)107 (參見圖l)的 一些部分形成源/漏凹陷120。在優(yōu)選的實(shí)施方式中，通過蝕刻工藝形成 源/漏凹陷120，蝕刻工藝可能包括干的或異向性成分、濕的或同向性成 分，或者兩者的組合。對于有源層104為單晶硅的實(shí)施方式，包括諸如 Cb的氯、諸如SF6的氟、或者兩者的組合的等離子體可以用于形成源/ 漏凹陷120。在一個(gè)實(shí)施方式中，源/漏凹陷120的深度在約30到200nm 的范圍內(nèi)。在所述實(shí)施方式中，源/漏凹陷120的形成導(dǎo)致間隔結(jié)構(gòu)116 的一些凹割。同樣，在所述的實(shí)施方式中，源/漏凹陷蝕刻工藝相對于 隔離結(jié)構(gòu)106具有較高的選擇性。
現(xiàn)轉(zhuǎn)到圖3，在形成源/漏凹陷120之后，蝕刻圖2的隔離結(jié)構(gòu)106的 上部或者用其他方法去除以形成凹陷的隔離結(jié)構(gòu)126。在所述的實(shí)施方 式中，控制用于形成隔離結(jié)構(gòu)126的蝕刻以在所需范圍內(nèi)生成重疊128。在一個(gè)實(shí)施方式中，重疊128優(yōu)選地在約10到30nm的范圍。重疊128必 須大于O以防止意外的處理，包括有源層104、 BOX層102或者兩者的蝕刻。
現(xiàn)轉(zhuǎn)到圖4，在圖3的源/漏凹陷120中形成源/漏結(jié)構(gòu)130。源/漏結(jié) 構(gòu)130優(yōu)選為晶體半導(dǎo)體材料，該晶體半導(dǎo)體材料具有與有源層104的 晶格常數(shù)不同的晶格常數(shù)。對于有源層104為硅的實(shí)施方式，當(dāng)需要可 壓縮的應(yīng)激物時(shí)，源/漏結(jié)構(gòu)130可以為用于PMOS晶體管的硅鍺化合 物，或者當(dāng)需要可拉伸的應(yīng)激物時(shí)，源/漏結(jié)構(gòu)130可以為用于NMOS晶 體管的硅碳。在使用硅鍺的情況下，硅鍺應(yīng)激物的化合物優(yōu)選地為Sh _xGex，其中，X (鍺的百分比)為在約10%到50%的范圍內(nèi)。在使用 硅碳的情況下，硅碳應(yīng)激物的化合物優(yōu)選地為SinCx，其中，X(碳的 百分比)為在約0.5%至1」5%的范圍內(nèi)。在優(yōu)選的實(shí)施方式中，使用有源 層104作為種晶，通過外延生長，實(shí)現(xiàn)源/漏結(jié)構(gòu)130的形成。如圖4所示， 凹陷的隔離結(jié)構(gòu)126的上表面在源/漏結(jié)構(gòu)130的下表面的上方垂直地移 位，移位的量為位移或重疊138。在優(yōu)選的實(shí)施方式中，在源/漏結(jié)構(gòu)130 形成之前，位移138基本上等于在圖2中示出的重疊128。
如圖4中所示的集成電路100包括源/漏結(jié)構(gòu)130，具有與有源層104 的晶格常數(shù)不同的晶格常數(shù)，從而向晶體管溝道區(qū)105提供壓縮或拉伸 應(yīng)力。在這些實(shí)施方式中，源/漏結(jié)構(gòu)130指源/漏應(yīng)激物。那些對于源/ 漏結(jié)構(gòu)130采用硅鍺化合物且對于有源層104采用硅的實(shí)施方式在溝道 區(qū)105上產(chǎn)生壓縮應(yīng)力。這種壓縮應(yīng)力有利地增強(qiáng)了PMOS器件的溝道 區(qū)105中的載流子遷移率。那些對于源/漏結(jié)構(gòu)130采用硅碳化合物且對 于有源層104采用硅的實(shí)施方式在溝道區(qū)105上產(chǎn)生拉伸應(yīng)力。這種應(yīng) 力有利地增強(qiáng)了NMOS器件的溝道區(qū)105中的載流子遷移率。
可以更改圖2、圖3和圖4中示出的順序而不會(huì)實(shí)質(zhì)上改變生成的集 成電路IOO。例如，盡管所示的順序在形成源/漏結(jié)構(gòu)130之前形成源/漏 空隙120和凹陷的隔離結(jié)構(gòu)126，然而其它實(shí)施方式可以在隔離結(jié)構(gòu)106凹陷之前執(zhí)行源/漏結(jié)構(gòu)130的外延成型。在圖6和圖7中示出了這種順 序，該順序?yàn)槿〈缟纤龅膱D3和圖4中示出的工藝的工藝順序。
此外，盡管所示的實(shí)施方式采用高選擇性的第一蝕刻來蝕刻源/漏 區(qū)107以形成源/漏空隙120，以及采用高選擇性的第二蝕刻來凹陷隔離 結(jié)構(gòu)106以形成凹陷的隔離結(jié)構(gòu)126，然而其它實(shí)施方式也可以使用介 于有源層104和隔離結(jié)構(gòu)106之間的具有中等選擇性的蝕刻工藝，其中 有源層104的蝕刻率僅僅適度地超過隔離結(jié)構(gòu)106的蝕刻率。在本實(shí)施 方式中，可以利用單蝕刻處理工序基本上同時(shí)形成源/漏空隙120和凹陷 的隔離結(jié)構(gòu)126。
現(xiàn)轉(zhuǎn)到圖5，電介質(zhì)層，在此稱作層間介質(zhì)(ILD)應(yīng)激物層140， 毯式地(blanket)淀積以蓋住包括凹陷的隔離結(jié)構(gòu)126的晶片101。如 圖5所示，ILD應(yīng)激物層140由此接觸由凹陷的隔離結(jié)構(gòu)126露出的源/漏 結(jié)構(gòu)130的側(cè)壁的一部分。在優(yōu)選的實(shí)施方式中，ILD應(yīng)激物層140為電 介質(zhì)材料，當(dāng)?shù)矸e在硅上，或與硅相鄰時(shí)，這種電介質(zhì)材料固有地應(yīng) 變。對于ILD應(yīng)激物的應(yīng)變(即壓縮或拉伸)的性質(zhì)優(yōu)選地與源/漏應(yīng)激 物的性質(zhì)相同。因此，ILD應(yīng)激物層140在集成電路的PMOS區(qū)中壓縮而 在NMOS區(qū)中拉伸。在本實(shí)施方式中，ILD應(yīng)激物層140通過接觸源/漏 結(jié)構(gòu)130的露出的側(cè)壁，向溝道區(qū)105提供額外的應(yīng)變增進(jìn)。ILD應(yīng)激物 層140可以包括PMOS區(qū)中的壓縮氮化硅以及NMOS區(qū)中的拉伸氮化 桂。
通過使ILD應(yīng)激物層接觸源/漏結(jié)構(gòu)130的側(cè)壁，凹陷的隔離結(jié)構(gòu)便 于ILD應(yīng)激物層140與源/漏結(jié)構(gòu)130和晶體管溝道105的最優(yōu)化的連接。 對于晶片的區(qū)域，其中具有特殊應(yīng)變類型的ILD應(yīng)激物層140是不需要 的，ILD應(yīng)激物層140可以局部地用不同的ILD膜取代，或者可以通過在 光刻膠圖案下植入來局部地減輕應(yīng)變。
在前述的說明書中，本發(fā)明已經(jīng)參照具體的實(shí)施方式進(jìn)行了描述。然而，本領(lǐng)域的技術(shù)人員理解，可以在不脫離本發(fā)明如下所提出的權(quán) 利要求的范圍的情況下進(jìn)行各種修改和變化。例如，盡管所描述的實(shí) 施方式采用SOI晶片作為初始材料，然而所描述的工藝也可應(yīng)用到使用 傳統(tǒng)、塊狀硅初始材料的工藝。類似地，盡管所描述的實(shí)施示出了具 有傳統(tǒng)的、單一柵電極的晶體管，然而本發(fā)明的非易失性實(shí)施方式也 可以使用浮柵晶體管技術(shù)、毫微晶體柵技術(shù)等。相應(yīng)地，說明書和附 圖認(rèn)為是示例性的，而不是限制性的，所有這些修改均應(yīng)包括在本發(fā) 明的范圍內(nèi)。
上面已經(jīng)通過具體實(shí)施方式
表述了益處、其它優(yōu)勢和問題的解決 方案。然而，所述益處、優(yōu)勢、問題的解決方案以及任何可以導(dǎo)致任 何益處、優(yōu)勢、或者解決方案出現(xiàn)或者變得更加顯著的因素不被解釋 成任何或所有權(quán)利要求的嚴(yán)格的、必須的或者本質(zhì)的特征或因素。如 在此所使用的，術(shù)語"包括"、"包含"或者任何其它變形旨在表達(dá) "非排他"的含義，這樣包括一系列因素的工藝、方法、項(xiàng)目或裝置 不僅包括這些因素，而且可以包括其它未明確地列出的，或?qū)τ谶@種 工藝、方法、項(xiàng)目或裝置所固有的因素。
權(quán)利要求
1. 一種半導(dǎo)體制造工藝，包括形成第一和第二隔離結(jié)構(gòu)，該第一和第二隔離結(jié)構(gòu)橫向設(shè)置在半導(dǎo)體層的晶體管區(qū)的任一側(cè)上；形成覆蓋在一部分所述晶體管區(qū)上面的柵結(jié)構(gòu)，其中，所述柵結(jié)構(gòu)包括覆蓋在柵電介質(zhì)層上面的導(dǎo)電性柵電極，所述柵電介質(zhì)層覆蓋在所述半導(dǎo)體層上面，并且進(jìn)一步地，其中，所述柵電極的側(cè)壁限定溝道區(qū)與源/漏區(qū)的邊界，所述溝道區(qū)位于所述柵結(jié)構(gòu)下面，所述源/漏區(qū)在所述溝道區(qū)與所述第一和第二隔離結(jié)構(gòu)之間延伸的所述溝道區(qū)的任一側(cè)上；去除所述源/漏區(qū)中部分的所述半導(dǎo)體層，以形成源/漏凹陷；去除所述第一和第二隔離結(jié)構(gòu)的上部，以形成第一和第二凹陷的隔離結(jié)構(gòu)；以及利用源/漏應(yīng)激物填充所述源/漏凹陷。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體制造工藝，其中，形成第一和第 二隔離結(jié)構(gòu)的步驟包括形成第一和第二氧化硅淺溝槽隔離(STI)結(jié) 構(gòu)。
3. 根據(jù)權(quán)利要求l所述的半導(dǎo)體制造工藝，其中，所述源/漏凹陷 的下表面和所述凹陷的隔離結(jié)構(gòu)的上表面在所述半導(dǎo)體襯底的上表面 的下方分別垂直地移位，移位的量為第一位移和第二位移，其中，所 述第一位移大于所述第二位移。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體制造工藝，其中，所述第一位移 超過所述第二位移的位移的范圍約為10到30nm。
5. 根據(jù)權(quán)利要求3所述的半導(dǎo)體制造工藝，其中，填充所述源/漏 凹陷的所述步驟先于形成所述第一和第二凹陷的隔離結(jié)構(gòu)的所述步驟。
6. 根據(jù)權(quán)利要求3所述的半導(dǎo)體制造工藝，其中，形成所述第一 和第二凹陷隔離結(jié)構(gòu)的所述步驟先于填充所述源/漏凹陷的所述步驟。
7. 根據(jù)權(quán)利要求3所述的半導(dǎo)體制造工藝，進(jìn)一步包括毯式地淀積層間電介質(zhì)層(ILD)應(yīng)激物，其中，所述ILD應(yīng)激物與所述源/ 漏應(yīng)激物的側(cè)壁相鄰。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體制造工藝，其中，淀積所述ILD應(yīng) 激物的步驟包括淀積應(yīng)變的氮化硅。
9. 根據(jù)權(quán)利要求3所述的半導(dǎo)體制造工藝，其中，所述半導(dǎo)體襯底包括硅，并且其中填充所述源/漏凹陷的步驟包括外延生長半導(dǎo)體源/漏結(jié)構(gòu)，其中，所述半導(dǎo)體源/漏結(jié)構(gòu)的晶格常數(shù)不同于硅的晶格常數(shù)。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體制造工藝，其中，所述半導(dǎo)體源 /漏應(yīng)激物包括鍺含量在約10%到50%的范圍內(nèi)的硅鍺化合物。
11. 根據(jù)權(quán)利要求9所述的半導(dǎo)體制造工藝，其中，所述半導(dǎo)體源 /漏應(yīng)激物包括碳含量在約0.5%到5%的范圍內(nèi)的硅碳化合物。
12. —種集成電路，包括第一和第二凹陷的隔離結(jié)構(gòu)，該第一和第二凹陷的隔離結(jié)構(gòu)橫向 設(shè)置在半導(dǎo)體襯底的晶體管區(qū)的任一側(cè)上，其中，所述凹陷的隔離結(jié) 構(gòu)的上表面低于所述半導(dǎo)體襯底的上表面；覆蓋在部分的所述晶體管區(qū)上面的柵結(jié)構(gòu)，其中所述柵結(jié)構(gòu)包括 覆蓋在柵電介質(zhì)層上面的導(dǎo)電性柵電極，所述柵電介質(zhì)層覆蓋在所述 襯底上面，并且進(jìn)一步地，其中所述柵結(jié)構(gòu)的側(cè)壁限定溝道區(qū)和源漏區(qū)的邊界，所述溝道區(qū)位于所述柵結(jié)構(gòu)下面，所述源漏區(qū)在所述溝道 區(qū)與所述第一和第二凹陷的隔離結(jié)構(gòu)之間延伸的所述溝道區(qū)的任一側(cè) 上；位于所述溝道區(qū)任一側(cè)上的源/漏應(yīng)激物，其中，所述源/漏應(yīng)激物的下表面在所述凹陷的隔離結(jié)構(gòu)的上表面的下方垂直移位；以及覆蓋在每個(gè)所述凹陷隔離結(jié)構(gòu)上面的層間電介質(zhì)層(ILD)應(yīng)激物， 其中，所述ILD應(yīng)激物與所述相應(yīng)源/漏應(yīng)激物的側(cè)壁相鄰。
13. 根據(jù)權(quán)利要求12所述的集成電路，其中，所述第一和第二凹 陷的隔離結(jié)構(gòu)包括第一和第二氧化硅淺溝槽隔離(STI)結(jié)構(gòu)。
14. 根據(jù)權(quán)利要求12所述的集成電路，其中，所述源/漏應(yīng)激物的 下表面在所述凹陷的隔離結(jié)構(gòu)的上表面下方垂直地移位，移位的量為 約10到30nm范圍內(nèi)的位移。
15. 根據(jù)權(quán)利要求12所述的集成電路，其中，所述層間電介質(zhì)層 (ILD)應(yīng)激物包括氮化硅。
16. 根據(jù)權(quán)利要求15所述的集成電路，其中，所述半導(dǎo)體襯底包 括硅，并且其中所述源/漏凹陷的晶格常數(shù)不同于硅的晶格常數(shù)。
17. 根據(jù)權(quán)利要求16所述的集成電路，其中，所述源/漏應(yīng)激物包 括選自下述組的材料所述組包含具有鍺含量在約10%到50%的范圍 內(nèi)的硅鍺化合物，以及具有碳含量在約0.5%到5%的范圍內(nèi)的硅碳化合 物。
18. —種半導(dǎo)體制造工藝，包括在半導(dǎo)體晶片的襯底中形成凹陷的隔離結(jié)構(gòu)，其中，所述凹陷的隔離結(jié)構(gòu)的側(cè)壁與源/漏區(qū)的側(cè)壁相鄰，并且其中所述凹陷的隔離結(jié)構(gòu) 的上表面位于所述源/漏區(qū)的上表面下方；以及在所述凹陷的隔離結(jié)構(gòu)以及相鄰的源/漏區(qū)上方淀積層間電介質(zhì)(ILD)應(yīng)激物層，其中，所述ILD應(yīng)激物層與所述源/漏區(qū)的側(cè)壁接觸， 并且其中所述ILD應(yīng)激物層呈現(xiàn)出相對于所述源/漏區(qū)域的應(yīng)變。
19. 根據(jù)權(quán)利要求18所述的半導(dǎo)體制造工藝，進(jìn)一步包括在形 成所述凹陷的隔離結(jié)構(gòu)之前，去除所述源/漏區(qū)的上部，以形成源/漏空 隙，并且通過外延生長的半導(dǎo)體材料填充所述源/漏空隙。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體制造工藝，其中，所述凹陷的 隔離結(jié)構(gòu)包括氧化硅，所述ILD應(yīng)激物層包括氮化硅，并且所述源/漏 區(qū)包括選自包含硅鍺和硅碳的組中的材料。
全文摘要
一種半導(dǎo)體制造工藝，包括在晶體管區(qū)的任一側(cè)上形成隔離結(jié)構(gòu)(106)；形成柵結(jié)構(gòu)(110)覆蓋在所述晶體管區(qū)上面，去除源/漏區(qū)(107)以形成源/漏凹陷(120)；去除所述隔離結(jié)構(gòu)的一些部分以形成凹陷的隔離結(jié)構(gòu)(126)；以及用源/漏應(yīng)激物，諸如外延地形成的半導(dǎo)體，填充所述源/漏凹陷。源/漏凹陷的下表面優(yōu)選地比凹陷的隔離結(jié)構(gòu)的上表面深約10到30nm。填充所述源/漏凹陷可以在形成所述凹陷的隔離結(jié)構(gòu)之前或之后。隨后在所述晶體管區(qū)上方淀積ILD應(yīng)激物(140)，因此，ILD應(yīng)激物與所述源/漏結(jié)構(gòu)的側(cè)壁相鄰，從而將ILD應(yīng)激物連接到源/漏應(yīng)激物。ILD應(yīng)激物優(yōu)選地為壓縮或拉伸的氮化硅，且所述源/漏結(jié)構(gòu)優(yōu)選為硅鍺或硅碳。
文檔編號(hào)H01L21/336GK101438394SQ200780006591
公開日2009年5月20日 申請日期2007年2月8日 優(yōu)先權(quán)日2006年2月24日
發(fā)明者萬司·H·亞當(dāng)斯, 保羅·A·格呂多斯基, 達(dá) 張, 比希-安·阮 申請人:飛思卡爾半導(dǎo)體公司