專利名稱：基于soi襯底的共平面波導及其制作方法
技術領域：
本發(fā)明屬于集成電路器件制造領域，尤其涉及一種基于絕緣襯底硅(SOI)
襯底的共平面波導及其制作方法。
背景技術：
在互補型金屬氧化物半導體(CMOS)射頻集成電路(RFIC)中，微波傳 輸線是不可或缺的組成部分，它的主要用途是以最小的損耗傳輸電磁能量。此 外，微波傳輸線還用于構成諧振電路、濾波器等微波元器件。
共平面波導是射頻集成電路中最常用的傳輸線之一，影響共平面波導損耗 的因子有導體損耗、介質損耗、輻射損耗。其中主要是導體損耗和介質損耗。 導體損耗主要由金屬導體本身的電阻、高頻下的趨膚效應和鄰近效應引起。趨 膚效應在高頻下不可避免，其強弱由材料和頻率決定；鄰近效應是由于金屬線 圈相互靠近，電f茲干擾引起電流在導體截面不均勻流動導致導線電阻的增加， 可以通過增加地線與信號線之間的距離加以改善。但上述距離與共平面波導特 征阻抗密切相關，且增加距離不利于提高集成度，目前主要通過減小介質損耗 來降低共平面波導的傳輸損耗。解決方法包括在低阻硅上覆蓋低介電常數(shù)材 料，如聚酰亞胺膜；釆用高阻襯底，如高阻硅或多孔硅襯底；采用地屏蔽技術 等。
CMOS工藝一般都釆用摻雜較高的硅襯底，在射頻電路工作時能量損失較 多，所以，在這樣的襯底上難以形成高品質的無源器件。并且高頻下通過低阻 硅襯底的串擾較嚴重，難以集成高性能的電路，如射頻電路、模擬電路、數(shù)字 電路等。為了克服硅CMOS射頻工藝中固有的缺點，人們正尋找硅CMOS技術 的替代技術，如SiGe、 SiC、 SOI等技術，其中SOI技術以其獨特的材料結構克 服體硅材料的不足，能減小寄生電容，加快速度，降低功耗，減小串擾，是最 有希望的硅CMOS替代技術。因此設計基于SOI襯底的低損耗共平面波導顯得非常必要。

發(fā)明內(nèi)容
本發(fā)明所解決的技術問題在于提供一種等效介電常數(shù)較小的基于SOI村底
的共平面波導及其制作方法，以降低共平面波導的介質衰減常數(shù)，改善傳輸特 性。
為了解決上述技術問題，本發(fā)明提供一種基于SOI村底的共平面波導，所 述共平面波導包括SOI襯底，形成在SOI襯底上的二氧化硅層，以及形成在二
氧化硅層上且交替排列的地線和信號線，其中，相鄰地線和信號線之間的間隔 帶上開設有沿地線和信號線走向的腐蝕孔帶，且腐蝕孔帶的下方形成條形凹槽。 進一步地，所述共平面波導包括兩條地線和一條信號線，開設于該兩條地
線和一條信號線之間形成兩個條形凹槽，所述凹槽開設的深度為暴露出SOI襯
底表層硅下方的隱埋氧化層，所述凹槽的槽壁與二氧化硅層的夾角為0。~90。。 本發(fā)明的另一方案是提供一種基于SOI襯底的共平面波導的制作方法，所
述方法包括下列步驟
提供一 SOI襯底，所述SOI襯底表層硅下方具有隱埋氧化層；
在所述SOI襯底上沉積一層二氧化硅，在二氧化硅層上形成一金屬層，通
過光刻、刻蝕去除部分金屬，形成一條信號線和兩條地線，且所述信號線夾在
兩條地線之間；
在所述信號線與地線之間間隔帶的二氧化硅層上通過光刻、刻蝕形成兩條 腐蝕孔帶，所述腐蝕孔均勻排列在間隔帶上，暴露出SOI襯底表層硅；
通過腐蝕孔，將所述的間隔帶下方的SOI襯底表層^^腐蝕掉，形成條形凹槽。
進一步地，所述的SOI襯底采用注氧隔離、硅片4建合或智能剝離等技術制備。
進一步地，用腐蝕工藝，通過腐蝕孔將所述的間隔帶下方的SOI襯底表層
硅腐蝕掉。
進一步地，采用等離子增強化學氣相沉積工藝沉積所述二氧化硅層。
本發(fā)明的基于SOI襯底的共平面波導可在不增加共平面波導尺寸和不引起其它損耗增加的前提下，降低介質的有效介電常數(shù)，從而減小介質損耗。與現(xiàn)
有的基于SOI襯底的共平面波導相比，本發(fā)明的共平面波導去除了電磁場集中
分布的信號線與地線之間的下方的襯底表層硅，使該空腔介電常數(shù)接近l,減小 了有效介電常數(shù)Q，降低了介質損耗，從而可有效提高傳輸特性。


通過以下實施例并結合其附圖的描述，可以進一步理解其發(fā)明的目的、具
體結構特征和優(yōu)點。其中，附圖為
圖1為本發(fā)明的基于SOI襯底的共平面波導的橫截面結構示意圖。
圖2為本發(fā)明的基于SOI襯底的共平面波導的縱剖面結構示意圖。
圖3為本發(fā)明的基于SOI襯底的共平面波導的結構俯^f見圖。
圖4為本發(fā)明的基于SOI襯底的共平面波導的制作方法流程圖。
圖5為完成圖4中步驟S10后的共平面波導結構剖^L圖。
圖6為完成圖4中步驟S20后的共平面波導結構剖視圖。
圖7為完成圖4中步驟S30后的共平面波導結構剖視圖。
具體實施例方式
以下將對本發(fā)明的基于SOI襯底的共平面波導及其制作方法作進一步的詳
細描述。
本發(fā)明的基于SOI襯底的共平面波導a于SOI技術設計的，圖1、圖2 是該共平面波導的橫截面及縱剖面結構示意圖，分別對應垂直于波導以及平行 于波導的方向。參見圖1、圖2,并結合參照圖3所示的結構俯視圖，本發(fā)明的 基于SOI襯底的共平面波導包括SOI襯底10，形成在SOI村底10上的二氧化 硅層20，以及形成在二氧化硅層20上的地線31 (G)和信號線32 (S),其中， 圖2未畫出地線/信號線。
具體地，該SOI襯底10可采用注氧隔離技術、硅片鍵合或智能剝離等技術 制備。
與現(xiàn)有的共平面波導不同的是，本發(fā)明的共平面波導在相鄰地線31和信號 線32之間的間隔帶上開設數(shù)個腐蝕孔40，這些腐蝕孔40構成沿地線31和信號線32走向的腐蝕孔帶，并且在腐蝕孔帶的下方形成條形凹槽50。
在本發(fā)明的優(yōu)選實施例中，該共平面波導包括兩條地線31和一條信號線32, 均采用金屬(例如鋁)制成。在兩條地線31和一條信號線32之間形成兩個條 形凹槽50，所述凹槽50開設的深度為暴露出SOI襯底表層硅12下方的隱埋氧 化層11，所述凹槽50的槽壁51與二氧化硅鈍化層20的夾角范圍為0°~90。。
參見圖4，配合參照圖5至圖7，本發(fā)明的基于SOI村底的共平面波導釆用 如下方法制成
首先，執(zhí)行步驟SIO，提供一SOI襯底IO，采用等離子增強化學氣相沉積 工藝在襯底10上沉積二氧化硅層20，并在二氧化硅層20上形成一金屬層30。 完成步驟S10后的共平面波導結構如圖5所示。
接著，執(zhí)行步驟S20,通過光刻、刻蝕去除部分金屬30，形成信號線32和 地線31。完成步驟S20后的共平面波導結構如圖6所示。
然后，執(zhí)行步驟S30,在信號線32與地線31之間間隔帶的二氧化硅層20 上通過光刻、刻蝕形成lt個腐蝕孔40,形成沿地線31和信號線32走向的腐蝕 孔帶，暴露出S0I襯底表層硅12。完成步驟S30后的共平面波導結構如圖7所 示。
最后，執(zhí)行步驟S40,用腐蝕工藝通過腐蝕孔40,將間隔帶下方的SOI襯 底表層硅12腐蝕掉，形成條形凹槽50。所述條形凹槽50的腐蝕深度為暴露出 隱埋氧化層11。條形凹槽50的槽壁51與二氧化硅層20的夾角由于腐蝕工藝和 村底情況的不同分為以下幾種情況
實施例一、用KOH等腐蝕液對表層硅晶向指數(shù)為(100)的SOI進行濕法腐 蝕，由于溶液對{100}硅的腐蝕速率比{111}硅的腐蝕快得多，在腐蝕時間足夠長 的情況下，條形凹槽50的槽壁51晶向指數(shù)為{111}，條形凹槽50的槽壁51與 二氧化硅層20的夾角為54.7°;
實施例二、用KOH等腐蝕液對表層硅晶向指數(shù)為{100}的SOI進行濕法腐 蝕，若表層硅厚度很小或腐蝕時間不夠長，條形凹槽50的槽壁51沒有到達{111} 晶面，條形凹槽50的槽壁51與二氧化硅層20的夾角小于54.7°;
實施例三、用KOH等腐蝕液對表層硅為任意晶向指數(shù)的SOI進行濕法腐 蝕，條形凹槽50的槽壁51與二氧化硅層20的夾角為不確定角度的銳角；實施例四、通過Cl2等氣體進行反應離子刻蝕，可以得到接近垂直的刻蝕輪
廓，條形凹槽50的槽壁51與二氧化硅層20的夾角接近90。。
因此，條形凹槽50的槽壁51與二氧化硅層20的夾角在0。至90。之間。完
成上述各步驟后，即得到圖l所示的本發(fā)明的共平面波導。
下面結合共平面波導的傳輸原理來說明本發(fā)明的技術效果。 集成電路中的傳輸線是有損耗的。及,、￡,、 C,和G,分別為傳輸線單位長度的
分布電阻、分布電感、分布電容和分布電導。在高頻時，這些參數(shù)會呈現(xiàn)出對
能量或信號傳輸?shù)挠绊憽Ｑ鼐€入射波電壓和電流的振幅和相位將按指數(shù)規(guī)律
e，衰減。其中y為傳播常數(shù)
<formula>formula see original document page 7</formula> (式l) 用于描述導行波沿著導行系統(tǒng)傳播過程中的衰減和相位變化。其中實部a稱為衰 減常數(shù)，表示單位長度行波振幅的變化；虛部y5稱為相移常數(shù)，表示單位長度行 波相位的變化。
對于孩i波傳輸線(A , G, ):
<formula>formula see original document page 7</formula>
z^為傳輸線的特性阻抗
<formula>formula see original document page 7</formula>
(式3)
可見傳輸線的衰減常數(shù)取決于導線本身的電阻損^<和導線間的介質損耗。 共面波導的損耗主要來源于介質損耗和導體損耗，其衰減常數(shù)a可以表示為
a = ,e+"c。n,其中c^為介質的衰減常數(shù)，a咖為導體的衰減常數(shù)。
介質損耗是電場通過介質時，由于介質分子交替極化和晶格來回碰撞而產(chǎn) 生的熱損耗。它主要體現(xiàn)在分布電容上。如果共平面波導全部處于相對介電常 數(shù)為^的介質中，其分布電容C,比以空氣為介質時增加^倍。但通常共平面波導 上傳輸?shù)男盘栆徊糠衷诮殡姵?shù)為^的介質中，另一部分在空氣中。相當于處 于一種混合介質中，需引入等效介電常數(shù)^和介質填充因子《來修正<formula>formula see original document page 8</formula>(式4)
<formula>formula see original document page 8</formula>(式5)
則共平面波導介質衰減常數(shù)&。為:
<formula>formula see original document page 8</formula>(式6)
式中，義。為自由空間波長，^為介質介電常數(shù)，,W為損耗角正切，^為等 效介電常數(shù)。
由于電^f茲場主要分布在地線和信號線下方的介質層中，因此在計算等效介 電常數(shù)時主要考慮該區(qū)域介質的相對介電常數(shù)。忽略二氧化硅鈍化層，由式4 可知，本發(fā)明的基于SOI的共平面波導的^al，而現(xiàn)有的共平面波導的&, 7。 由此可見，本發(fā)明的基于SOI的共平面波導的等效介電常數(shù)遠小于現(xiàn)有的共平 面波導的等效介電常數(shù)，可以使共平面波導介質衰減常數(shù)&,得以降低，從而使 傳輸特性得到改善。
權利要求
1、一種基于絕緣襯底硅(SOI)襯底的共平面波導，所述共平面波導包括SOI襯底，形成在SOI襯底上的二氧化硅層，以及形成在二氧化硅層上且交替排列的地線和信號線，其特征在于相鄰地線和信號線之間的間隔帶上開設有沿地線和信號線走向的腐蝕孔帶，且腐蝕孔帶的下方形成條形凹槽。
2、 如權利要求1所述的共平面波導，其特征在于所述共平面波導包括兩 條地線和一條信號線，在該兩條地線和一條信號線之間形成兩個條形凹槽。
3、 如權利要求1所述的共平面波導，其特征在于所述SOI村底表層硅下 方具有隱埋氧化層，所述凹槽開設的深度為暴露出隱埋氧化層。
4、 如權利要求1所述的共平面波導，其特征在于所述凹槽的槽壁與二氧 化硅層的夾角為0°~90°。
5、 一種基于SOI襯底的共平面波導的制作方法，其特征在于，所述方法包 括下列步驟提供一 SOI襯底，所述SOI襯底表層硅下方具有隱埋氧化層；在所述SOI襯底上沉積一層二氧化硅，在二氧化硅層上形成一金屬層，通過光刻、刻蝕去除部分金屬，形成一條信號線和兩條地線，且所述信號線夾在兩條地線之間；在所述信號線與地線之間間隔帶的二氧化硅層上通過光刻、刻蝕形成兩條 腐蝕孔帶，所述腐蝕孔均勻排列在間隔帶上，暴露出SOI襯底表層硅；通過腐蝕孔，將所述的間隔帶下方的SOI襯底表層硅腐蝕掉，形成條形凹槽。
6、 如權利要求5所述的制作方法，其特征在于，所述的SOI襯底采用注氧 隔離技術、硅片鍵合或智能剝離技術制備。
7、 如權利要求5所述的制作方法，其特征在于采用等離子增強化學氣相 沉積工藝沉積所述二氧化硅層。
8、 如權利要求5所述的制作方法，其特征在于用腐蝕工藝，通過腐蝕孔 將所述的間隔帶下方的SOI村底表層硅腐蝕掉。
9、 如權利要求5所述的制作方法，其特征在于所述條形凹槽的腐蝕深度 為暴露出隱埋氧化層。
全文摘要
本發(fā)明提供了一種基于SOI襯底的共平面波導及其制作方法。所述共平面波導包括SOI襯底，形成在SOI襯底上的二氧化硅層，以及形成在二氧化硅層上且間隔排列的地線和信號線，其中，相鄰地線和信號線之間的間隔帶上開設有沿地線和信號線走向的腐蝕孔帶，且腐蝕孔帶的下方形成條形凹槽。本發(fā)明還相應給出了上述基于SOI襯底的共平面波導的制作方法。采用本發(fā)明的基于SOI襯底的共平面波導可在不增加共平面波導尺寸和不引起其它損耗增加的前提下，降低介質的有效介電常數(shù)，從而減小介質損耗，提高傳輸特性。
文檔編號H01L27/12GK101281989SQ20081003691
公開日2008年10月8日 申請日期2008年4月30日 優(yōu)先權日2008年4月30日
發(fā)明者曦 李, 溫秀芝, 勇 王, 石艷玲, 陳壽面 申請人:華東師范大學;上海集成電路研發(fā)中心有限公司