專利名稱：堆棧式芯片封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種芯片封裝結(jié)構(gòu)，且特別是有關(guān)于一種堆棧式芯片 封裝結(jié)構(gòu)。
背景技術(shù)：
在半導(dǎo)體產(chǎn)業(yè)中，集成電路(integrated circuits, IC)的生產(chǎn)主要可分 為三個階段集成電路的設(shè)計(ICdesign)、集成電路的制作(IC process) 及集成電路的封裝(ICpackage)。在集成電路的制作中，芯片(chip)是經(jīng)由晶圓(wafer)制作、形成 集成電路以及切割晶圓(wafer sawing)等步驟而完成。晶圓具有一主動 面(active surface),其泛指晶圓的具有主動元件(active device)的表面。 當(dāng)晶圓內(nèi)部的集成電路完成之后，晶圓的主動面更配置有多個焊墊 (bonding pad)，以使最終由晶圓切割所形成的芯片可經(jīng)由這些焊墊而向 外電性連接于一承載器(carrier)。承載器例如為一導(dǎo)線架(leadframe)或 一封裝襯底(package substrate)。芯片可以打線接合(wire bonding)或覆 晶接合(flip chip bonding)的方式連接至承載器上，使得芯片的這些焊墊 可電性連接于承載器的接點，以構(gòu)成一芯片封裝結(jié)構(gòu)。圖1 A~1E繪示為在日本專利申請案公開案第2005-317998號中所揭露 的一種半導(dǎo)體裝置的制作流程剖面示意圖。首先，請參看圖1A，提供具 有一銅箔21，此銅箔21具有分別形成于其上表面及下表面的一作為電性 接點的第一圖案化金屬層22以及一第二圖案化金屬層23。請參看圖1B， 于銅箔21的下表面上形成一刻蝕阻抗層24，接著，利用第一圖案化金屬 層22作為一刻蝕掩膜(etching mask)對銅箔21的上表面進行一半刻蝕 (half-etching)工藝，以于在銅箔21的上表面上形成多個凹部R。之后， 請參看圖1C，藉由使用黏著層20將半導(dǎo)體裝置11固定于其中一作為芯 片座的凹部R上，且在半導(dǎo)體裝置11與銅箔21的打線接合部12之間形成多條導(dǎo)線16。接著，請參看圖1D，于銅箔21的上表面上形成一第二絕 緣材料18，以包覆半導(dǎo)體裝置11、導(dǎo)線16，以及銅箔21的上表面。最后， 請參看圖1E，利用第二圖案化金屬層23作為刻蝕掩膜對銅箔21的下表 面進行背刻蝕工藝，以形成具有面陣列引腳(area army lead)的芯片封裝 結(jié)構(gòu)10。上述這種利用整塊銅箔去刻蝕出芯片座及引腳的方式為一種新型式 的QFN封裝態(tài)樣，其優(yōu)點是引腳數(shù)目可以增加，使依據(jù)上述流程制作而 成的封裝體可朝向微型化與高密度化的方向發(fā)展。然而，目前這種新型式 的QFN封裝態(tài)樣主要是做單一芯片的封裝，并無法符合多芯片模塊封裝 的潮流。發(fā)明內(nèi)容有鑒于此，本發(fā)明的主要目的在于提供一種堆棧式芯片封裝結(jié)構(gòu)，其 主要是將PIP(package-in-package)的概念導(dǎo)入新型式QFN型式的封裝結(jié)構(gòu) 中，以提高芯片封裝結(jié)構(gòu)整體的構(gòu)裝密度。本發(fā)明提出一種堆棧式芯片封裝結(jié)構(gòu)，其包括一導(dǎo)線架、 一芯片封裝 體、 一第二芯片以及一第二封裝膠體。導(dǎo)線架具有多個彼此電性絕緣的第 一引腳及第二引腳。這些第一引腳具有一第一上表面，而這些第二引腳具 有一第二上表面，其中第一上表面與第二上表面不共平面。芯片封裝體配 置于這些第一引腳的第一上表面上，其包括一襯底、 一第一芯片以及一第 一封裝膠體。襯底與這些第一引腳電性連接。第一芯片配置于襯底上，且 與襯底電性連接。第一封裝膠體配置于襯底上，且包覆第一芯片。第二芯 片堆棧于芯片封裝體上，且與上述第二引腳電性連接。第二封裝膠體配置 于導(dǎo)線架上，且填充于各第二引腳之間，以包覆芯片封裝體與第二芯片。在本發(fā)明的一實施例中，第一芯片是透過多條打線導(dǎo)線與襯底電性連接。在本發(fā)明的一實施例中，第一芯片是透過多個焊球與襯底電性連接。 在本發(fā)明的一實施例中，芯片封裝體進一步包括一第三芯片。此第三 芯片堆棧于第一芯片上，且與襯底電性連接。在本發(fā)明的一實施例中，芯片封裝體進一步包括一第四芯片以及一第五芯片。第四芯片配置于襯底上，且與襯底電性連接，而第五芯片橫跨于 第一芯片與第四芯片之間，且第五芯片與第一芯片及第四芯片電性連接。 在本發(fā)明的一實施例中，襯底是透過多個焊球與第一引腳電性連接。 在本發(fā)明的一實施例中，芯片封裝體是以倒置的方式配置于第一引腳 上，且襯底是透過多條打線導(dǎo)線與第二引腳電性連接。在本發(fā)明的一實施例中，第二芯片是透過多條打線導(dǎo)線與襯底電性連接。在本發(fā)明的一實施例中，第二芯片是透過多條打線導(dǎo)線與第二引腳電 性連接。在本發(fā)明的一實施例中，第一引腳與第二引腳凸出于第二封裝膠體外。在本發(fā)明的一實施例中，堆棧式芯片封裝結(jié)構(gòu)進一步包括一第一黏著 層，配置于第一芯片與襯底之間。在本發(fā)明的一實施例中，堆棧式芯片封裝結(jié)構(gòu)進一步包括一第二黏著 層，配置于第二芯片與芯片封裝體之間。本發(fā)明另提出一種堆棧式芯片封裝結(jié)構(gòu)，其包括一導(dǎo)線架、 一芯片封 裝體、 一第二芯片以及一第二封裝膠體。導(dǎo)線架具有多個彼此電性絕緣的 第一引腳及第二引腳。芯片封裝體固定于導(dǎo)線架的第一引腳上，且包括一 襯底、 一第一芯片與一第一封裝膠體。襯底具有一第一表面以及與其相對 的一第二表面。此襯底包括多個配置于第二表面上的焊球，且這些焊球由 導(dǎo)線架中暴露出來。第一芯片配置于襯底上，且與襯底電性連接。第一封 裝膠體配置于襯底上，且包覆第一芯片。第二芯片堆棧于芯片封裝體上， 且與這些第二引腳電性連接。第二封裝膠體配置于導(dǎo)線架上，且填充于這 些第一引腳與第二引腳之間，以包覆第一封裝膠體與第二芯片。在本發(fā)明的一實施例中，第一芯片是透過多條打線導(dǎo)線與襯底電性連接。在本發(fā)明的一實施例中，第一芯片是透過多個焊球與襯底電性連接。 在本發(fā)明的一實施例中，芯片封裝體進一步包括一第三芯片。此第三 芯片堆棧于第一芯片上，且與襯底電性連接。在本發(fā)明的一實施例中，芯片封裝體進一步包括一第四芯片以及一第五芯片。第四芯片配置于襯底上，且與襯底電性連接。而第五芯片橫跨于 第一芯片與第四芯片之間，且第五芯片與第一芯片及第四芯片電性連接。在本發(fā)明的一實施例中，第二芯片是透過多條打線導(dǎo)線與第二引腳電 性連接。在本發(fā)明的一實施例中，這些第一引腳與第二引腳凸出于第二封裝膠 體外。在本發(fā)明的一實施例中，這些第一引腳分別具有一階梯結(jié)構(gòu)。這些階 梯結(jié)構(gòu)形成一容置凹槽，使芯片封裝體固定于容置凹槽中。在本發(fā)明的一實施例中，這些第一引腳具有一第一上表面，而這些第 二引腳具有一第二上表面。其中，第一上表面及第二上表面不共平面在本發(fā)明的一實施例中，堆棧式芯片封裝結(jié)構(gòu)進一步包括一第一黏著 層，配置于第一芯片與襯底之間。在本發(fā)明的一實施例中，堆棧式芯片封裝結(jié)構(gòu)進一步包括一第二黏著 層，配置于第二芯片與芯片封裝體之間。本發(fā)明的堆棧式芯片封裝結(jié)構(gòu)主要是將新型式QFN型式的封裝與 PIP(package-in-package)技術(shù)結(jié)合，以將一芯片封裝體與另一芯片堆棧于一 利用刻蝕金屬板材而形成的導(dǎo)線架上。如此，即可形成將芯片堆棧于芯片 封裝體上的堆棧式芯片封裝結(jié)構(gòu)，以達到封裝結(jié)構(gòu)所需的微型化與高密度 化的需求。為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例， 并配合所附圖式，作詳細說明如下。


圖1 A 1E繪示為在日本專利申請案公開案第2005-317998號中所揭露 的一種半導(dǎo)體裝置的制作流程剖面示意圖。圖2A繪示為根據(jù)本發(fā)明的第一實施例的一種堆棧式芯片封裝結(jié)構(gòu)的 剖面示意圖。圖2B繪示為根據(jù)本發(fā)明的第二實施例的一種堆棧式芯片封裝結(jié)構(gòu)的 剖面示意圖。圖3繪示為根據(jù)本發(fā)明的第三實施例的一種堆棧式芯片封裝結(jié)構(gòu)的剖面示意圖。
圖4A及4B繪示為其它型式的芯片封裝結(jié)構(gòu)的剖面示意圖。主要元件符號說明
10:芯片封裝結(jié)構(gòu)
11:半導(dǎo)體裝置
12:線結(jié)合部分
16:導(dǎo)線
18:第二絕緣材料
20:黏著層
21:銅箔
22:第一圖案化金屬層
23:第二圖案化金屬層
24:刻蝕電阻層
100、100'、 100":堆棧式芯片封裝結(jié)構(gòu)
110、110'、 110":導(dǎo)線架
112、112，、 112":第一引腳
114、114，、 114":第二引腳
120、120'、 120":芯片封裝體
122、122，、 122":襯底
124:第一芯片
124a，、 124a":第一芯片 124b，、 124b，，:第二芯片 124c":第三芯片 126、 126'、 126":第一封裝膠體 128:焊球
130:第二芯片 140:第二封裝膠體
150、 152:打線導(dǎo)線
S:階梯結(jié)構(gòu)51、 SI":第一上表面
52、 S2":第二上表面
具體實施例方式
本發(fā)明所提出的堆棧式芯片封裝結(jié)構(gòu)可應(yīng)用于已完成封裝的芯片封 裝體與不同類型的芯片的整合，如一般常見的數(shù)字芯片、模擬芯片或存儲 器芯片等。為了涵蓋上述變化，下文中是以第一芯片 第五芯片來指稱不 同類型的芯片。
圖2A繪示為根據(jù)本發(fā)明的第一實施例的一種堆棧式芯片封裝結(jié)構(gòu)的 剖面示意圖。請參考圖2A所示，此堆棧式芯片封裝結(jié)構(gòu)100主要包括一 導(dǎo)線架110、一芯片封裝體120、一第二芯片130以及一第二封裝膠體140。 以下將搭配圖標(biāo)說明堆棧式芯片封裝結(jié)構(gòu)100所包含的各元件以及元件之 間的連接關(guān)系。
導(dǎo)線架no具有多個彼此電性絕緣的第一引腳112與第二引腳114， 且這些第一引腳112與第二引腳114是由一金屬板材，例如銅箔，經(jīng)過 刻蝕等步驟制作而成。如圖2A所示，第一引腳112具有一第一上表面Sl ， 而第二引腳114具有一第二上表面S2，此第一上表面Sl與第二上表面S2 不共平面。
芯片封裝體120可為一芯片尺寸封裝(chip scale package)的封裝體。芯 片封裝體120配置于第一引腳112的第一上表面Sl上，且其包括一襯底 122、 一第一芯片124以及一第一封裝膠體126。第一芯片124配置于襯底 122上，且與襯底122電性連接。在本發(fā)明的一實施例中，第一芯片124 可藉由一黏著層(圖中未示)而固定于襯底122上。如圖2A所示，在此實 施例中，第一芯片124是透過多條打線導(dǎo)線與襯底122電性連接。然而， 第一芯片124亦可透過多個焊球以覆晶接合的方式與襯底122電性連接， 本發(fā)明對于第一芯片124與襯底122電性連接的方式不作任何限制。第一 封裝膠體126配置于襯底122上，且包覆第一芯片124與這些打線導(dǎo)線。 而整個芯片封裝體120是透過配置于襯底122的下表面上的多個焊球128 與相對應(yīng)的第一引腳112電性連接。
第二芯片130堆棧于芯片封裝體120上，且與導(dǎo)線架110的第二引腳114電性連接。在此實施例中，第二芯片130是透過多條打線導(dǎo)線與第二 引腳114電性連接。此外，第二芯片130亦可藉由一黏著層(圖中未示)而 固定于芯片封裝體120上。第二封裝膠體140配置于導(dǎo)線架110上，且填 充于各第一引腳112與第二引腳114之間，以包覆芯片封裝體120、這些 焊球128與第二芯片130。此外，第一引腳112與第二引腳114會凸出于 第二封裝膠體140之外。
圖2B繪示為根據(jù)本發(fā)明的第二實施例的一種堆棧式芯片封裝結(jié)構(gòu)的 剖面示意圖。請參考圖2B所示，此堆棧式芯片封裝結(jié)構(gòu)IOO，大致上與第 一實施例中的堆棧式芯片封裝結(jié)構(gòu)100雷同，而二者間主要不同之處在于 在堆棧式芯片封裝結(jié)構(gòu)100'中，芯片封裝體120是以倒置的方式配置于導(dǎo) 線架IIO，的第一引腳112，上。如此，第二芯片130可透過打線導(dǎo)線150與 襯底122電性連接，而襯底122可再透過打線導(dǎo)線152與第二引腳114' 電性連接。
圖3繪示為根據(jù)本發(fā)明的第三實施例的一種堆棧式芯片封裝結(jié)構(gòu)的剖 面示意圖。請參考圖3所示，此堆棧式芯片封裝結(jié)構(gòu)100"與圖2A中所示 的堆棧式芯片封裝結(jié)構(gòu)100略有不同，二者不同之處主要在于在圖2A 的堆棧式芯片封裝結(jié)構(gòu)100中，其芯片封裝體120是整個包覆在第二封裝 膠體140中，再透過襯底122上的悍球128與引腳112電性連接。而在圖 3所示的堆棧式芯片封裝結(jié)構(gòu)IOO"中，其導(dǎo)線架IIO"同樣具有第一引腳 112"與第二引腳114"兩個部分。芯片封裝體120是固定于導(dǎo)線架IIO"的 第一引腳112"上，且芯片封裝體120的下表面及焊球128會由導(dǎo)線架110" 的下表面暴露出來，如此，其焊球128與第二引腳114"即可作為與其它電 子元件電性連接的接點使用。
更進一步而言，如圖3所示，第一引腳112"具有一第一上表面S1"， 而第二引腳114"具有一第二上表面S2"，此第一上表面Sl"與第二上表面 S2"不共平面。此外，每個第一引腳112"分別具有一階梯結(jié)構(gòu)S，這些階 梯結(jié)構(gòu)S會形成一容置凹槽，使芯片封裝體120可固定于此容置凹槽中。
再者，在此實施例中，焊球128的底部與第二引腳114"的下表面為共 平面。然而，焊球128的底部亦可略高于第二引腳114"的下表面，只要暴 露出來的焊球128可與其它電子元件電性連接即可。此外，在第三實施例中，芯片封裝體120的第一芯片124是透過打線接合技術(shù)與襯底122電性 連接，然而，其亦可透過覆晶接合的方式與襯底122電性連接。本發(fā)明對 于第一芯片124與襯底122電性連接的方式不作任何限制。
在以上實施例中，芯片封裝體120是以將單一芯片堆棧于襯底上為例 以作說明。然而，芯片封裝體120亦可為由多個芯片堆棧而成的芯片封裝 結(jié)構(gòu)。以下將舉兩個例子為例以作說明，然而，本發(fā)明對于芯片封裝體120 內(nèi)的芯片數(shù)目及芯片間的電性連接方式不作任何限制。
圖4A及4B繪示為其它型式的芯片封裝結(jié)構(gòu)的剖面示意圖。首先， 請參考圖4A所示，芯片封裝體120，具有一襯底122'、 一第一芯片124a'、 一第二芯片124b，以及一第一封裝膠體126，。第一芯片124a，配置于襯底 122，上，且透過覆晶接合的方式與襯底122'電性連接。第二芯片124b'堆 棧于第一芯片124a'上，且透過打線接合技術(shù)與襯底122'電性連接。第一 封裝膠體126，配置于襯底122，上，且包覆第一芯片124，、第二芯片124b， 與打線導(dǎo)線。請參考圖4B所示，芯片封裝體120"具有一襯底122"、 一 第一芯片124a"、 一第二芯片124b"、 一第三芯片124c"以及一第一封裝 膠體126"。第一芯片124a"與第二芯片124b"皆配置于襯底122"上，且透 過打線接合的方式與襯底122"電性連接。第三芯片124c"橫跨于第一芯片 124a"與第二芯片124b"之間，且透過覆晶接合技術(shù)與第一芯片124a"以及 第二芯片124b"電性連接。第一封裝膠體126"配置于襯底122"上，且包 覆第一芯片124a"、第二芯片124b"與第三芯片124c"。
綜上所述，本發(fā)明的堆棧式芯片封裝結(jié)構(gòu)主要是將新型式QFN型式 的封裝與PIP(package-in-package)技術(shù)結(jié)合，以將一芯片封裝體與另一芯 片堆棧于一利用刻蝕金屬板材而形成的導(dǎo)線架上，以達到封裝結(jié)構(gòu)所需的 微型化與高密度化的需求，此外，引腳不共平面的設(shè)計亦可以減少堆棧式 芯片封裝結(jié)構(gòu)其整體的高度，且減少第二芯片的打線距離。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任 何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng) 可作些許的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視權(quán)利要求所界定的范 圍為準(zhǔn)。
權(quán)利要求
1. 一種堆棧式芯片封裝結(jié)構(gòu)，其特征在于，包括一導(dǎo)線架，具有多個彼此電性絕緣的第一引腳及第二引腳，該多個第一引腳具有一第一上表面，該多個第二引腳具有一第二上表面，其中該第一上表面及該第二上表面不共平面；一芯片封裝體，配置于該多個第一引腳的該第一上表面上，該芯片封裝體包括一襯底，與該多個第一引腳電性連接；一第一芯片，配置于該襯底上，且與該襯底電性連接；以及一第一封裝膠體，配置于該襯底上，且包覆該第一芯片；一第二芯片，堆棧于該芯片封裝體上，且與該多個第二引腳電性連接；以及一第二封裝膠體，配置于該導(dǎo)線架上，且填充于各該第一及第二引腳之間，以包覆該芯片封裝體與該第二芯片。
2、 根據(jù)權(quán)利要求1所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中 該第一芯片是透過多條打線導(dǎo)線或多個焊球與該襯底電性連接。
3、 根據(jù)權(quán)利要求1所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中 該芯片封裝體進一步包括一第三芯片，該第三芯片堆棧于該第一芯片上， 且與該襯底電性連接。
4、 根據(jù)權(quán)利要求1所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中 該芯片封裝體進一步包括一第四芯片以及一第五芯片，該第四芯片配置于 該襯底上，且與該襯底電性連接，而該第五芯片橫跨于該第一芯片與該第 四芯片之間，且該第五芯片與該第一芯片及該第四芯片電性連接。
5、 根據(jù)權(quán)利要求1所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中 該襯底是透過多個焊球與該多個第一引腳電性連接。
6、 根據(jù)權(quán)利要求1所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中 該芯片封裝體是以倒置的方式配置于該多個第一引腳上，且該襯底是透過 多條打線導(dǎo)線與該多個第二引腳電性連接。
7、 根據(jù)權(quán)利要求6所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中該第二芯片是透過多條打線導(dǎo)線與該襯底電性連接。
8、 根據(jù)權(quán)利要求1所述的堆桟式芯片封裝結(jié)構(gòu)，其特征在于，其中 該多個第一引腳與該多個第二引腳凸出于該第二封裝膠體外。
9、 一種堆棧式芯片封裝結(jié)構(gòu)，其特征在于，包括 一導(dǎo)線架，具有 多個彼此電性絕緣的第 一 引腳及第二引腳；一芯片封裝體，固定于該導(dǎo)線架的該多個第一引腳上，該芯片封裝體 包括一襯底，具有一第一表面以及與其相對的一第二表面，其中該襯 底包括多個配置于該第二表面上的焊球，且該多個焊球由該導(dǎo)線架中暴露 出來；一第一芯片，配置于該襯底上，且與該襯底電性連接；以及 一第一封裝膠體，配置于該襯底上，且包覆該第一芯片； 一第二芯片，堆棧于該芯片封裝體上，且與該多個第二引腳電性連接;以及一第二封裝膠體，配置于該導(dǎo)線架上，且填充于該多個第一引腳與該 多個第二引腳之間，以包覆該第一封裝膠體與該第二芯片。
10、 根據(jù)權(quán)利要求9所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中該第一芯片是透過多條打線導(dǎo)線或多個焊球與該襯底電性連接。
11、 根據(jù)權(quán)利要求9所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中 該芯片封裝體進一步包括一第三芯片，該第三芯片堆棧于該第一芯片上， 且與該襯底龜性連接。
12、 根據(jù)權(quán)利要求9所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中 該芯片封裝體進一步包括一第四芯片以及一第五芯片，該第四芯片配置于 該襯底上，且與該襯底電性連接，而該第五芯片橫跨于該第一芯片與該第 四芯片之間，且該第五芯片與該第一芯片及該第四芯片電性連接。
13、 根據(jù)權(quán)利要求9所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中該第二芯片是透過多條打線導(dǎo)線與該多個第二引腳電性連接。
14、 根據(jù)權(quán)利要求9所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中該多個第一引腳與該多個第二引腳凸出于該第二封裝膠體外。
15、 根據(jù)權(quán)利要求9所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中該多個第一引腳分別具有一階梯結(jié)構(gòu)，該多個階梯結(jié)構(gòu)形成一容置凹槽， 使該芯片封裝體固定于該容置凹槽中。
16、根據(jù)權(quán)利要求9所述的堆棧式芯片封裝結(jié)構(gòu)，其特征在于，其中 該多個第一引腳具有一第一上表面，該多個第二引腳具有一第二上表面， 其中該第一上表面及該第二上表面不共平面。
全文摘要
本發(fā)明公開了一種堆棧式芯片封裝結(jié)構(gòu)，包括一導(dǎo)線架、一芯片封裝體、一第二芯片與一第二封裝膠體。導(dǎo)線架具有多個彼此電性絕緣的第一引腳及第二引腳。第一引腳具有一第一上表面，第二引腳具有一第二上表面，第一上表面與第二上表面不共平面。芯片封裝體配置于第一引腳上，其包括一襯底、一第一芯片以及一第一封裝膠體。第二芯片堆棧于芯片封裝體上，且與第二引腳電性連接。第二封裝膠體配置于導(dǎo)線架上，且填充于各第一及第二引腳之間，以包覆芯片封裝體與第二芯片。
文檔編號H01L23/495GK101290929SQ20081009856
公開日2008年10月22日 申請日期2008年5月22日 優(yōu)先權(quán)日2008年5月22日
發(fā)明者千 劉, 劉昭成, 莊耀凱, 鐘智明 申請人:日月光半導(dǎo)體制造股份有限公司