專利名稱：制造具有自對準接觸栓塞的半導體器件的方法和相關器件的制作方法
制造具有自對準接觸栓塞的半導體器件的方法和相關器件 相關申請的交叉參考
本申請要求在2007年5月18日提交的韓國專利申請No. 10-2007-0048763的優(yōu)先權，其整體內(nèi)容在此處并入作為參考。
背景技術：
本發(fā)明涉及半導體器件及其制造方法，更具體地，涉及制造存儲 器的方法和相關器件。
隨著半導體器件變得高度集成，不能確保晶體管的穩(wěn)定操作。對 隱埋溝道陣列晶體管(BCAT)進行了廣泛地研究，以克服短溝效應并 且減小晶體管的尺寸。
BCAT被形成為將柵電極隱埋到半導體基板中?？梢栽陔[埋的柵 電極上提供蓋帽圖案。蓋帽圖案的上表面可以在與半導體基板相同的 高度處形成。即，隱埋的柵電極可由蓋帽圖案覆蓋，并且在低于半導 體基板上表面的高度(level)處提供。在半導體基板中，可以在隱埋 的柵電極的兩側提供源和漏區(qū)。結果，BCAT可以具有比平面晶體管更 長的有效溝道長度。換言之，BCAT可以具有適于高集成密度的結構。
諸如動態(tài)隨機存取存儲器(DRAM)的半導體器件可以包括多個 BCAT。而且，半導體器件可以采用諸如比特線的互連和作為部件的隱 埋的接觸栓塞。例如，具有BCAT的半導體基板可由層間絕緣層覆蓋。 比特線可以安置在層間絕緣層中。比特線可以通過穿過層間絕緣層的 比特栓塞，與源和漏區(qū)中的選定的一個區(qū)接觸。存儲節(jié)點可被安置在 層間絕緣層上。存儲節(jié)點可以通過穿過層間絕緣層的隱埋的接觸栓塞 與源和漏區(qū)中的另一個區(qū)接觸。隱埋的接觸栓塞應與比特線和比特栓塞絕緣。同時，由于BCAT
被制造為減小的，因此可以安置隱埋的接觸栓塞的空間變得更窄。艮p， 形成與比特線和比特栓塞絕緣的隱埋的接觸栓塞變得更加困難。
在Graf的題為"Method for Production of Contacts on a Wafer"(用 于在晶片上制造接觸的方法)的美國專利公開No. U.S. 2006/0276019 中公開了在半導體基板上形成接觸栓塞的另一方法。
根據(jù)Graf，可以提供一種通過光刻工藝使用條狀類型(bar-type) 掩膜圖案形成接觸孔的方法。在該情況中，接觸孔的尺寸和接觸孔之 間的距離由光刻的分辨率限制確定。換言之，在減小接觸孔的尺寸和 接觸孔之間的距離時，可能存在限制。

發(fā)明內(nèi)容
本發(fā)明的某些實施例提供了形成具有足夠的工藝裕度的接觸栓塞 的方法。在某些實施例中，制造半導體器件的方法可以包括在半導 體基板上形成下絕緣層，在下絕緣層上形成相互平行的多個互連圖案， 并且形成上絕緣層，其被配置為填充在互連圖案之間。某些實施例可
以包括形成跨越互連圖案的多個第一掩膜圖案，所述第一掩膜圖案
中的多個第一掩膜圖案在具有上絕緣層的半導體基板上相互平行；以 及，形成第二掩膜圖案，其自對準于第一掩膜圖案并且位于第一掩膜 圖案中的多個第一掩膜圖案之間。方法可以包括使用第一和第二掩
膜圖案和互連圖案作為刻蝕掩膜，刻蝕上絕緣層和下絕緣層，以形成
使半導體基板暴露的多個接觸孔；以及，在各個接觸孔的相應接觸孔 中形成多個接觸栓塞。
在某些實施例中，形成第一掩膜圖案包括在具有上絕緣層的半 導體基板上形成第一犧牲層；在第一犧牲層上形成第一掩膜層；以及 對第一掩膜層和第一犧牲層構圖。某些實施例提供了第一掩膜層包括多晶硅層。
在某些實施例中，形成第一掩膜圖案包括形成與互連圖案垂直 的第一掩膜圖案。某些實施例提供了形成第二掩膜圖案包括形成 第二犧牲層，其覆蓋具有第一掩膜圖案的半導體基板；形成第二掩膜 層，其填充在第一掩膜圖案之間并且覆蓋第二犧牲層；以及，使第二
掩膜層平整化。在某些實施例中，第二掩膜層包括多晶硅層。在某些 實施例中，犧牲層包括具有相對于第一掩膜圖案和第二掩膜圖案的刻 蝕選擇性的材料層。
在某些實施例中，形成互連圖案包括在下絕緣層上形成傳導層； 在傳導層上形成蓋帽層；以及，對蓋帽層和傳導層構圖，以形成蓋帽 圖案和互連。某些實施例包括在形成第一掩膜圖案之前，回刻蝕 (etching-back)互連圖案，以形成凹槽；以及，使用與第二掩膜圖案 相同的材料層形成犧牲蓋帽圖案，以填充凹槽。
本發(fā)明的某些實施例包括制造動態(tài)隨機存取存儲器(DRAM)的 方法。該方法的某些實施例包括在半導體基板中限定沿列方向和行 方向二維對準的多個有源區(qū)；在包括有源區(qū)的半導體基板上形成下絕 緣層；以及，形成跨越有源區(qū)的多個比特圖案，所述比特圖案中的多 個比特圖案在下絕緣層上相互平行。方法可以包括形成上絕緣層， 其被配置為填充在所述比特圖案中的多個比特圖案之間；形成跨越比 特圖案的多個第一掩膜圖案，所述第一掩膜圖案中的多個第一掩膜圖 案在包括上絕緣層的半導體基板上相互平行；以及，在所述第一掩膜 圖案中的多個第一掩膜圖案之間形成第二掩膜圖案，其自對準于第一 掩膜圖案。方法可以包括使用第一掩膜圖案、第二掩膜圖案和比特 圖案作為刻蝕掩膜，刻蝕上絕緣層和下絕緣層，以形成使有源區(qū)暴露 的多個隱埋的接觸孔；在隱埋的接觸孔中形成多個隱埋的接觸栓塞； 以及，在隱埋的接觸栓塞中相應的隱埋的接觸栓塞上形成多個存儲節(jié) 點。在某些實施例中，比特圖案被形成為傾斜地跨越有源區(qū)。在某些 實施例中，第一掩膜圖案被形成為垂直于比特圖案，以及第一掩膜圖 案中多個第一掩膜圖案與比特圖案中多個比特圖案的相交處被安置在 有源區(qū)上。某些實施例提供了第二掩膜圖案與比特圖案中多個比特 圖案的相交處被安置在有源區(qū)之間。
在某些實施例中，形成比特圖案包括在下絕緣層上形成比特傳 導層；在比特傳導層上形成比特蓋帽層；以及，對比特蓋帽層和比特 傳導層構圖，以形成多個比特蓋帽圖案和比特線。
某些實施例包括在形成第一掩膜圖案之前，回刻蝕比特圖案， 以形成多個凹槽；以及，使用與第二掩膜圖案相同的材料層形成多個 犧牲蓋帽圖案，其被配置為填充凹槽。在某些實施例中，形成第一掩 膜圖案包括在包括上絕緣層的半導體基板上形成第一犧牲層；在第 一犧牲層上形成第一掩膜層；以及，對第一掩膜層和第一犧牲層構圖。 某些實施例提供了第一掩膜層包括多晶硅層。
在某些實施例中，形成第二掩膜圖案包括形成第二犧牲層，其
覆蓋具有第一掩膜圖案的半導體基板的表面；形成第二掩膜層，其填 充在第一掩膜圖案中多個第一掩膜圖案之間并且覆蓋第二犧牲層；以
及，使第二掩膜層平整化。某些實施例提供了第二掩膜層包括多晶硅層。
某些實施例包括在形成下絕緣層之前，形成跨越有源區(qū)的多個 隱埋的字線，使得隱埋的字線中多個隱埋的字線在半導體基板上相互 平行；以及，形成覆蓋隱埋的字線的多個字蓋帽圖案，其中隱埋的字
線被安置在低于有源區(qū)的上表面的高度處。在某些實施例中，隱埋的 字線被形成為垂直于比特圖案，每個有源區(qū)跨越隱埋的字線對，以及 第一掩膜圖案中多個第一掩膜圖案與比特圖案中多個比特圖案的相交處被安置在隱埋的字線對之間的有源區(qū)上。在某些實施例中，形成隱埋的接觸栓塞包括形成隱埋的接觸傳 導層，其填充隱埋的接觸孔并且覆蓋半導體基板；以及，使第一掩膜 圖案、第二掩膜圖案和隱埋的接觸傳導層平整化，直至比特圖案暴露。本發(fā)明的某些實施例包括一種半導體器件，其包括多個有源區(qū)， 該有源區(qū)在半導體基板中沿列方向和行方向二維對準；以及，層間絕 緣層，其覆蓋具有有源區(qū)的半導體基板。器件的實施例可以包括多 個比特圖案，其在層間絕緣層上跨越有源區(qū)并且相互平行；多個第一 絕緣圖案，其在比特圖案中的多個比特圖案之間相互隔開；和第二絕 緣圖案，其自對準在第一絕緣圖案之間。器件可以包括多個隱埋的 接觸栓塞，其被安置在第二絕緣圖案、第一絕緣圖案和比特圖案之間， 并且穿過層間絕緣層接觸有源區(qū)。在某些實施例中，每個隱埋的接觸栓塞包括小于光刻的分辨率限 制的寬度。在某些實施例中，第二絕緣圖案包括小于光刻的分辨率限 制的寬度。某些實施例提供了有源區(qū)包括第一有源區(qū)；第二有源 區(qū)，其對準在第一有源區(qū)的列方向中；第三有源區(qū)，其對準在第一有 源區(qū)的行方向中；和，第四有源區(qū)，其對準在第二有源區(qū)的行方向中。在某些實施例中，比特圖案包括第一比特圖案，其跨越第一和 第二有源區(qū)；和第二比特圖案，其跨越第三和第四有源區(qū)，使得第一 和第二比特圖案傾斜地跨越有源區(qū)。某些實施例包括第一和第二隱 埋的字線，其跨越第一和第三有源區(qū)并且相互平行；和第三和第四隱埋的字線，其跨越第二和第四有源區(qū)并且相互平行，使得第一、第二、 第三、和第四隱埋的字線垂直于第一和第二比特圖案，第一絕緣圖案 中的一個被安置在第一和第二隱埋的字線之間并且被安置在第一和第 二隱埋的字線上面，以及第一絕緣圖案中的另一個被安置在第三和和 第四隱埋的字線之間并且被安置在第三和第四隱埋的字線上面。某些實施例提供了隱埋的字線被安置在低于有源區(qū)的上表面的 高度處。某些實施例包括被安置在隱埋的接觸栓塞上的存儲節(jié)點。


圖1、 5、 7和IO是說明了根據(jù)本發(fā)明的某些實施例的制造動態(tài)隨 機存取存儲器(DRAM)的方法的平面視圖。 圖2~4是沿圖1的線I-I'截取的截面視圖。 圖6是沿圖5的線I-I'截取的截面視圖。 圖8和9是沿圖7的線I-I'截取的截面視圖。 圖11、 12和13a是沿圖IO的線I-I'截取的截面視圖。圖13b是沿圖io的線n-ir截取的截面視圖。
具體實施方式
下面將參考附圖更加全面地描述本發(fā)明，在附圖中示出了本發(fā)明 的實施例。然而，本發(fā)明不應被解釋為限于此處描述的實施例。相反 地，所提供的這些實施例僅用于使本公開內(nèi)容是詳盡的和完整的，并 且向本領域的技術人員全面?zhèn)鬟_本發(fā)明的范圍。應當理解，盡管此處使用術語第一、第二等描述多種元件，但是 這些元件不應受該術語的限制。這些術語僅用于使一個元件區(qū)別于另 一元件。因此，在不偏離本發(fā)明的范圍的前提下，下文討論的第一元 件可被稱為第二元件。此外，除非上下文清楚指出，否則如此處使用 的單數(shù)形式"一個"、"一"、"該"也用于包括復數(shù)形式。還應當 理解，如此處使用的術語"包括"、"包括的"是開放性的，并且包 括一個或多個陳述的元件、步驟和/或功能，而并未排除一個或多個未 陳述的元件、步驟和/或功能。術語"和/或"包括一個或多個相關聯(lián)的 列出事項的任何或所有組合。還應當理解，當元件被稱為"連接到"另一元件時，其可以直接連接到該另一元件或者可以存在居間的元件。相反地，當元件被稱為 "直接連接到"另一元件時，不存在居間的元件。還應當理解，所說 明的元件的尺寸和相對取向未按比例示出，并且在某些情況中，出于 解釋的目的，它們可被放大。通篇中相同的數(shù)字表示相同的元件。
在附圖中，還包括層和區(qū)等的結構部件的尺寸未按比例繪制，并 且可被放大以在此處提供清楚的概念。還應當理解，當層被稱為位于 另一層或基板"上面"時，其可以直接位于該另一層或基板上面，或 者可以由居間的層隔開。而且，應當理解，當層被稱為位于另一層"下 面"時，其可以直接位于該另一層下面，也可以存在一個或多個居間 的層。此外，還應當理解，當層被稱為位于兩個層"之間"時，其可 以是這兩個層之間的唯一的層，或者也可以存在一個或多個居間的層。
除非另外限定，否則此處使用的所有術語(包括技術性和科學性 術語)具有與本發(fā)明所屬領域的普通技術人員通常理解的意義相同的
意義。應當進一步理解，除非此處明確限定，否則諸如常用詞典中限 定的術語，應被解釋為具有與其在相關領域的背景下的意義一致的意 義，并且不應被解釋為理想化的或者過度正規(guī)的含義。
現(xiàn)將參考圖l~13b描述根據(jù)本發(fā)明的某些實施例的制造動態(tài)隨機 存取存儲器(DRAM)的方法。
參考圖1和2，可以在半導體基板50中形成限定有源區(qū)51、 52、 53和54的隔離層57。在某些實施例中，半導體基板50可以是硅晶片。 某些實施例提供了可以使用淺槽隔離(shallow trench isolation) (STI) 技術形成隔離層57。在某些實施例中，隔離層57可由氧化硅層、氮化 硅層、氧氮化硅層、和/或其組合形成。
有源區(qū)51、 52、 53和54可被形成為沿列方向和行方向二維對準。 而且，有源區(qū)51、 52、 53和54可被形成為相互平行對準。例如，第二有源區(qū)52可以與第一有源區(qū)51在列方向中對準，第三有源區(qū)53可 以與第一有源區(qū)51在行方向中對準，并且第四有源區(qū)54可以與第二 有源區(qū)52在行方向中對準。在某些實施例中，有源區(qū)51、 52、 53和 54和隔離層57的上表面可以在相同的平面上暴露。
有源區(qū)51、 52、 53和54和隔離層57可被構圖以形成柵極凹槽。 在柵極凹槽的側壁和底部上可以形成柵極電介質(zhì)層59。柵極電介質(zhì)層 59可以形成在柵極凹槽的側壁和底部。在柵極電介質(zhì)層59上可以形成 隱埋的字線61、 62、 63和64，其部分填充柵極凹槽。在隱埋的字線
61、 62、 63和64上可以形成字蓋帽圖案65?？梢栽陔[埋的字線61、
62、 63和64兩側將高濃度雜質(zhì)離子注入到有源區(qū)51、 52、 53和54中， 以形成源和漏區(qū)67。字蓋帽圖案65、源和漏區(qū)67和隔離層57的上表 面可以在相同的平面上暴露。
在某些實施例中，柵極電介質(zhì)層59可由氧化硅層、氮化硅層、氧 氮化硅層、高k電介質(zhì)層、和/或其組合形成。在某些實施例中，隱埋 的字線61、 62、 63和64可由傳導層形成，諸如金屬層、金屬硅化物 層、金屬氮化物層、多晶硅層、和/或其組合。例如，隱埋的字線61、 62、 63和64可由TiN層形成。字蓋帽圖案65可由絕緣層形成，諸如 氧化硅層、氮化硅層、氧氮化硅層、和/或其組合。
在某些實施例中，隱埋的字線61、 62、 63和64可以在低于有源 區(qū)51、 52、 53和54的上表面的高度處形成。即，隱埋的字線61、 62、 63和64可以在低于源和漏區(qū)67的上表面的高度處形成。某些實施例 提供了隱埋的字線61、 62、 63和64可被形成為相互平行。
如所說明的，第一隱埋的字線61可被形成為跨越第一和第三有源 區(qū)51和53。在某些實施例中，第一和第三有源區(qū)51和53每個均被形 成為傾斜地跨越第一隱埋的字線61。第二隱埋的字線62可被形成為平 行于第一隱埋的字線61并且跨越第一和第三有源區(qū)51和53。相似地，第三和第四隱埋的字線63和64可被形成為跨越第二和第四有源區(qū)52 和54。
在具有隱埋的字線61、 62、 63和64的半導體基板50上可以形成 下絕緣層69。下絕緣層69可由氧化硅層、氮化硅層、氧氮化硅層、和 /或其組合形成。
在某些實施例中，下絕緣層69可被構圖為形成比特接觸孔，其使 第一和第二隱埋的字線61和62之間的源和漏區(qū)67以及第三和第四隱 埋的字線63和64之間的源和漏區(qū)67暴露。可以形成比特栓塞70,其 填充比特接觸孔。
某些實施例提供了在下絕緣層69上可以形成與比特栓塞70接 觸并且相互平行的比特圖案71、 72和73。比特圖案71、 72和73可由 比特線75和比特蓋帽圖案76形成，其可以順序堆疊。比特圖案71、 72和73可被形成為具有比特間隔物層77，其覆蓋比特線75和比特蓋 帽圖案76的側壁。
例如，在下絕緣層69上可以形成比特傳導層。在某些實施例中， 可以在比特傳導層上形成比特蓋帽層。比特蓋帽層和比特傳導層可被 構圖，以形成比特蓋帽圖案76和比特線75?？梢孕纬筛采w比特蓋帽圖 案76和比特線75的間隔物層。在某些實施例中，該間隔物層可被各 向異性刻蝕，以形成比特間隔物層77。
比特栓塞70和比特線75可由傳導層形成，諸如金屬層、金屬硅 化物層、金屬氮化物層、多晶硅層、和/或其組合。在某些實施例中， 比特蓋帽圖案76可由具有相對于下絕緣層69的刻蝕選擇性的材料層 形成。比特蓋帽圖案76可由氧化硅層、氮化硅層、氧氮化硅層、和/ 或其組合形成。例如，當下絕緣層69是氧化硅層時，比特蓋帽圖案76 可由氮化硅層形成。比特間隔物77可由氧化硅層、氮化硅層、氧氮化硅層、和/或其組合形成。
比特圖案71、 72和73可被形成為跨越隱埋的字線61、 62、 63和 64。而且，在某些實施例中，比特圖案71、 72和73可被形成為垂直 于隱埋的字線61、 62、 63和64。某些實施例提供了比特圖案71、 72和73可被形成為傾斜地跨越有源區(qū)51、 52、 53和54。在該實施例 中，有源區(qū)51、 52、 53和54可以在比特圖案71、 72和73和隱埋的 字線61、 62、 63和64的相交處傾斜地形成。更具體地，第一比特圖 案71可被形成為跨越第一和第二有源區(qū)51和52。相似地，第二比特 圖案72可被形成為跨越第三和第四有源區(qū)53和54。
在具有比特圖案71、 72和73的半導體基板50上可以形成上絕緣 層79。在某些實施例中，上絕緣層79可被平整化(planarized)，以 使比特圖案71、 72和73的上表面暴露。換言之，上絕緣層79可被形 成為填充比特圖案71、 72和73之間的空隙區(qū)。某些實施例提供了 上絕緣層79可由具有相對于比特蓋帽圖案76的刻蝕選擇性的材料層 形成。上絕緣層79可由氧化硅層、氮化硅層、氧氮化硅層、和/或其組 合形成。例如，當比特蓋帽圖案76由氮化硅層形成時，上絕緣層79 可由氧化硅層形成。在某些實施例中，可以使用化學機械拋光(CMP) 工藝和/或回刻蝕工藝使上絕緣層79平整化。
參考圖1和3，比特圖案71、 72和73可被回刻蝕，以形成凹槽 71R和72R。某些實施例提供了可以通過使用各向同性刻蝕工藝，回 刻蝕(etched-back)比特圖案71、 72和73。在某些實施例中，比特蓋 帽圖案76可被部分刻蝕以向下凹陷。某些實施例提供了同時可以部 分刻蝕比特間隔物77。
參考圖1和4，可以形成填充凹槽71R和72R的犧牲蓋帽圖案71S 和72S。某些實施例提供了 犧牲蓋帽圖案71S和72S可由具有相對于 上絕緣層79和下絕緣層69的刻蝕選擇性的材料層形成。在某些實施例中，犧牲蓋帽圖案71S和72S可由多晶硅層形成。
更具體地，可以形成填充凹槽71R和72R并且覆蓋上絕緣層79 的犧牲蓋帽層。該犧牲蓋帽層可被平整化，以形成犧牲蓋帽圖案71S 和72S。對于犧牲蓋帽層的平整化，可以應用CMP工藝和/或回刻蝕工 藝。在某些實施例中，凹槽71R和72R和犧牲蓋帽圖案71S和72S的 形成可被省略。
參考圖5和6，在上絕緣層79上可以形成相互平行的第一掩膜圖 案81和82。更具體地，第一犧牲層85和第一掩膜層86可以順序堆疊 在犧牲蓋帽圖案71S和72S和上絕緣層79上。某些實施例提供了第 一掩膜層86和第一犧牲層85可被順序構圖，以形成第一掩膜圖案81 和82。在某些實施例中，第一犧牲層85可由氧化硅層形成。某些實施 例提供了第一掩膜層86可由具有相對于上絕緣層79的刻蝕選擇性 的材料層形成。在某些實施例中，第一掩膜層86可由多晶硅層形成。 在某些實施例中，第一犧牲層85可被省略。
在某些實施例中，第一掩膜圖案81和82可被形成為跨越比特圖 案71、 72和73。而且，第一掩膜圖案81和82可被形成為垂直于比特 圖案7K 72和73。某些實施例提供了第一掩膜圖案81和82可被形 成為覆蓋比特栓塞70。在某些實施例中，上絕緣層79和犧牲蓋帽圖案 71S和72S可以在第一掩膜圖案81和82之間暴露。
如所說明的，第一掩膜圖案81和82中的一個可被形成為覆蓋第 一和第二隱埋的字線61和62，并且第一掩膜圖案81和82中的另一個 可被形成為覆蓋第三和第四隱埋的字線63和64。在某些實施例中，第 —和第二隱埋的字線61和62之間的源和漏區(qū)67可由第一掩膜圖案81 和82中的一個覆蓋。某些實施例提供了第三和第四隱埋的字線63 和64之間的源和漏區(qū)67可由第一掩膜圖案81和82中的另一個覆蓋。 在該實施例中，有源區(qū)51、 52、 53和54可被安置在第一掩膜圖案81和82與比特圖案71、 72和73的相交處。
參考圖7和8，在具有第一掩膜圖案81和82的半導體基板50上 可以形成第二犧牲層88。在某些實施例中，第二犧牲層88可以是沿半 導體基板50的上表面形成。某些實施例提供了第二犧牲層88可以 覆蓋第一掩膜圖案81和82的側壁。
在某些實施例中，第二犧牲層88可由與上絕緣層79相同的材料 形成。第二犧牲層88可由具有出色的階梯覆蓋的材料層形成。例如， 某些實施例提供了使用原子層淀積(ALD)方法，第二犧牲層88可 由氧化硅層形成。
在某些實施例中，在第二犧牲層88上可以形成第二掩膜層89。 第二掩膜層89可以填充第一掩膜圖案81和82之間的空隙區(qū)并且覆蓋 半導體基板50。第二掩膜層89可由與第一掩膜層86相同的材料層形 成。某些實施例提供了第二掩膜層89可由多晶硅層形成。
參考圖7和9，第二掩膜層89和第二犧牲層88可被平整化，以 形成第二掩膜圖案89'和第二犧牲圖案88'?？梢酝ㄟ^使用CMP工藝和 /或回刻蝕工藝，使第二掩膜層S9和第二犧牲層88平整化。結果，第 一掩膜圖案81和82和第二掩膜圖案89'的上表面可以在相同的平面上 暴露。在某些實施例中，第二犧牲圖案88'可以保留在第一掩膜圖案81 和82與第二掩膜圖案89'之間。
某些實施例提供了第二掩膜圖案89'每個均可以自對準在第一掩 膜圖案81和82之間。在某些實施例中，第二犧牲層88的厚度可以調(diào) 節(jié)，以控制第一掩膜圖案81和82與第二掩膜圖案89'之間的距離。第 二掩膜圖案89'可以不需要光刻。因此，第二掩膜圖案89'可被形成為 具有小于光刻分辨率限制的寬度。在某些實施例中，第一掩膜圖案81 和82與第二掩膜圖案89，之間的距離可被形成為具有小于光刻分辨率限制的寬度。
在本發(fā)明的某些實施例中，第二犧牲層88的平整化可被省略。因 此，某些實施例提供了第二犧牲層88可以覆蓋第一掩膜圖案81和 82。
參考圖10和11，可以使用第一掩膜圖案81和82、第二掩膜圖案 89'和犧牲蓋帽圖案71S和72S作為刻蝕掩膜，刻蝕上絕緣層79和下 絕緣層69,以形成隱埋的接觸孔91。在某些實施例中，當犧牲蓋帽圖 案71S和72S被省略時，比特圖案71、 72和73可以用作刻蝕掩膜。 某些實施例提供了隱埋的接觸孔91可被形成為具有小于光刻的分辨 率限制的寬度。
在某些實施例中，可以使用第一掩膜圖案81和82以及第二掩膜 圖案89'作為刻蝕掩膜，各向異性刻蝕并且移除第二犧牲圖案88'。某 些實施例提供了 第二犧牲圖案88'可以保留在第二掩膜圖案89'下面。 在某些實施例中，上絕緣層79和犧牲蓋帽圖案71S和72S可以在第一 掩膜圖案81和82與第二掩膜圖案89'之間暴露。隨后，可以使用第一 掩膜圖案81和82、第二掩膜圖案89'和犧牲蓋帽圖案71S和72S作為 刻蝕掩膜，各向異性刻蝕上絕緣層79和下絕緣層69，以形成隱埋的接 觸孔91。某些實施例提供了源和漏區(qū)67和隔離層57可以在隱埋的 接觸孔91的底部部分暴露。
結果，第一上絕緣圖案(未示出)可以保留在第一掩膜圖案81和 82下面，并且第二上絕緣圖案89"可以保留在第二掩膜圖案89'下面。 第二上絕緣圖案89"可被形成為具有小于光刻的分辨率限制的寬度。
在某些實施例中，第一掩膜圖案81和82和第二掩膜圖案89'可被 形成為相互平行。某些實施例提供了犧牲蓋帽圖案71S和72S可被 形成為垂直于第一掩膜圖案81和82和第二掩膜圖案89'。因此，在由平面視圖觀察時，隱埋的接觸孔91可被形成為正方形。
在某些實施例中，在隱埋的接觸孔91的側壁上可以形成隱埋的接 觸間隔物92。某些實施例提供了隱埋的接觸間隔物92可由氧化硅層、 氮化硅層、氧氮化硅層、和/或其組合形成。
參考圖10和12，可以形成填充隱埋的接觸孔91的隱埋的接觸栓 塞93。某些實施例提供了隱埋的接觸栓塞93可由傳導層形成，諸如 多晶硅層、金屬層、金屬硅化物層、金屬氮化物層、和/或其組合。
更具體地，某些實施例提供了可以形成填充隱埋的接觸孔91并 且覆蓋半導體基板50的隱埋的接觸傳導層。在某些實施例中，隱埋的 接觸傳導層可被平整化，直至比特圖案71、 72和73被暴露以形成隱 埋的接觸栓塞93。可以使用CMP工藝和/或回刻蝕工藝，以使隱埋的 接觸傳導層平整化。在該實施例中，可以移除第一掩膜圖案81和82、 第二掩膜圖案89'、 犧牲蓋帽圖案71S和72S和/或第二犧牲圖案88' 中的全部。
參考圖10、 13a和13b，可以在隱埋的接觸栓塞93上形成存儲節(jié) 點95。在某些實施例中，存儲節(jié)點95可以用作電容器的下電極。某些 實施例提供了存儲節(jié)點95可由傳導層形成，諸如多晶硅層、金屬層、 金屬硅化物層、金屬氮化物層、和/或其組合。在某些實施例中，存儲 節(jié)點95可以通過隱埋的接觸栓塞93電氣連接到源和漏區(qū)67。
現(xiàn)將再次參考圖10、 13a和13b描述根據(jù)本發(fā)明的某些實施例的 動態(tài)隨機存取存儲器(DRAM)。通過參考圖l~13b描述的制造方法 已經(jīng)描述了 DRAM。下文將僅簡要地描述本發(fā)明的實施例的選擇特性。
再次參考圖10、 13a和13b，可以在半導體基板50上提供相互平 行的比特圖案71、 72和73。在某些實施例中，可以在低于比特圖案71、 72和73的高度(level)處提供隱埋的字線61、 62、 63和64，其 被安置為相互平行。某些實施例提供了比特圖案71、 72和73可被 安置為跨越隱埋的字線61、 62、 63和64。而且，某些實施例提供了-比特圖案71、 72和73可被安置為垂直于隱埋的字線61、 62、 63和64。
相互隔開的有源區(qū)51、 52、 53和54可被安置在比特圖案71、 72 和73與隱埋的字線61、 62、 63和64的相交處。在某些實施例中，有 源區(qū)51、 52、 53和54可由半導體基板50中形成的隔離層57限定。 某些實施例提供了有源區(qū)51、 52、 53和54被形成為沿列方向和行 方向二維對準。在某些實施例中，有源區(qū)51、 52、 53和54可以相互 平行對準。例如，某些實施例提供了第二有源區(qū)52可以與第一有源 區(qū)51在列方向中對準，第三有源區(qū)53可以與第一有源區(qū)51在行方向 中對準，并且第四有源區(qū)54可以在第二有源區(qū)52的行方向中對準。
隱埋的字線61、 62、 63和64可被形成為跨越有源區(qū)51、 52、 53 和54和隔離層57。在某些實施例中，隱埋的字線61、 62、 63和64可 被形成為傾斜地跨越有源區(qū)51、 52、 53和54。在某些實施例中，可以 在隱埋的字線61、 62、 63和64兩側的有源區(qū)51、 52、 53和54中提 供源和漏區(qū)67。某些實施例提供了隱埋的字線61、 62、 63和64可 被安置在低于源和漏區(qū)67的上表面的高度處。柵極電介質(zhì)層59可以 安置在隱埋的字線61、 62、 63和64與有源區(qū)51、 52、 53和54之間。 在某些實施例中，隱埋的字線61、 62、 63和64可由字蓋帽圖案65覆
蓋o
如所說明的，第一隱埋的字線61可被安置為跨越第一和第三有源 區(qū)51和53。在某些實施例中，第一和第三有源區(qū)51和53中的每一個 可被安置為傾斜地跨越第一隱埋的字線61。某些實施例提供了第二 隱埋的字線62可被安置為平行第一隱埋的字線61并且跨越第一和第 三有源區(qū)51和53。相似地，在某些實施例中，第三和第四隱埋的字線 63和64可被安置為跨越第二和第四有源區(qū)52和54。200810099060.8
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字蓋帽圖案65、源和漏區(qū)67和隔離層57可由下絕緣層69覆蓋。 下絕緣層69可以用作層間絕緣層。在某些實施例中，比特圖案71、 72 和73可被安置在下絕緣層69上并且可以通過穿過下絕緣層69的比特 栓塞70連接到源和漏區(qū)67。比特圖案71、 72和73可以包括順序堆疊 的比特線75和比特蓋帽圖案76。某些實施例提供了比特圖案71、 72和73可以包括比特間隔物77，其覆蓋比特線75和比特蓋帽圖案76 的側壁。
在某些實施例中，比特圖案71、 72和73可被安置為傾斜地跨越 有源區(qū)51、 52、 53和54。在該實施例中，有源區(qū)51、 52、 53和54可 以被傾斜安置在比特圖案71、 72和73與隱埋的字線61、 62、 63和64 的相交處。更具體地，某些實施例提供了第一比特圖案71可被安置 為跨越第一和第二有源區(qū)51和52。相似地，在某些實施例中，第二比 特圖案72可被安置為跨越第三和第四有源區(qū)53和54。
在比特圖案71、 72和73之間的空隙區(qū)中可以提供第一和第二上 絕緣圖案79，和79"。在某些實施例中，第一和第二上絕緣圖案79'和 79"可被安置在下絕緣層69上。隱埋的字線61、 62、 63和64可由第 一上絕緣圖案79，和下絕緣層69覆蓋。某些實施例提供了第一上絕 緣圖案79'和下絕緣層69可被安置為覆蓋在第一和第二隱埋的字線61 和62之間。相似地，在第三和第四隱埋的字線63和64之間，可由第 一上絕緣圖案79'和下絕緣層69覆蓋。
在某些實施例中，第二上絕緣圖案79"可以自對準在第一上絕緣圖 案79，之間?！熠啵梢栽诘谝簧辖^緣圖案79，之間的中點處提供第二上 絕緣圖案79"。某些實施例提供了第二上絕緣圖案79"可以具有小于 光刻的分辨率限制的寬度。下絕緣層69可以保留在第二上絕緣圖案79" 下面。在第一和第二上絕緣圖案79'和79"之間可以提供隱埋的接觸栓塞 93，其穿過下絕緣層69與源和漏區(qū)67接觸。在某些實施例中，隱堙 的接觸栓塞93可以自對準在比特圖案71、 72和73之間。某些實施例 提供了 隱埋的接觸栓塞93可以具有小于光刻的分辨率限制的寬度。 在某些實施例中，隱埋的接觸間隔物92可被安置在比特圖案71、 72 和73與隱埋的接觸栓塞93之間。
在某些實施例中，在隱埋的接觸栓塞93上可以提供存儲節(jié)點95。 存儲節(jié)點95可以用作電容器的下電極。在某些實施例中，存儲節(jié)點95 可以通過隱埋的接觸栓塞93電氣連接到源和漏區(qū)67。
如上文所述，根據(jù)本發(fā)明的某些實施例，可以在半導體基板上形 成相互平行的互連圖案?？梢孕纬煽缭交ミB圖案并且相互平行的第一 掩膜圖案。在第一掩膜圖案之間可以形成自對準于第一掩膜圖案的第 二掩膜圖案?？梢允褂玫谝缓偷诙谀D案和互連圖案作為刻蝕掩膜， 來刻蝕上絕緣層和下絕緣層，以形成使半導體基板暴露的接觸孔。在 接觸孔中可以形成接觸栓塞。接觸孔可以在掩膜圖案和互連圖案之間 自對準。因此，接觸孔可被形成為具有足夠的工藝裕度。結果，可以 實現(xiàn)適于高集成密度的半導體器件。
盡管通過特定實施例描述了本發(fā)明，但是本發(fā)明不限于此處描述 的實施例。因此，本發(fā)明的范圍由后附權利要求限定。
權利要求
1.一種制造半導體器件的方法，包括在半導體基板上形成下絕緣層；在所述下絕緣層上形成相互平行的多個互連圖案；形成上絕緣層，該上絕緣層被配置為填充在所述互連圖案之間；形成跨越所述多個互連圖案的多個第一掩膜圖案，所述多個第一掩膜圖案中的第一掩膜圖案在具有所述上絕緣層的所述半導體基板上相互平行；形成第二掩膜圖案，該第二掩膜圖案自對準于所述多個第一掩膜圖案并且位于所述多個第一掩膜圖案中的第一掩膜圖案之間；使用所述第一和第二掩膜圖案和所述多個互連圖案作為刻蝕掩膜，刻蝕所述上絕緣層和所述下絕緣層，以形成使所述半導體基板暴露的多個接觸孔；以及在所述多個接觸孔的相應接觸孔中形成多個接觸栓塞。
2. 如權利要求l所述的方法，其中形成所述多個第一掩膜圖案包括在具有所述上絕緣層的所述半導體基板上形成第一犧牲層；在所述第一犧牲層上形成第一掩膜層；以及 對所述第一掩膜層和所述第一犧牲層構圖。
3. 如權利要求2所述的方法，其中所述第一掩膜層包括多晶硅層。
4. 如權利要求l所述的方法，其中形成所述多個第一掩膜圖案包 括形成與所述多個互連圖案垂直的所述多個第一掩膜圖案。
5. 如權利要求l所述的方法，其中形成所述第二掩膜圖案包括形成第二犧牲層，該第二犧牲層覆蓋具有所述多個第一掩膜圖案的所述半導體基板；形成第二掩膜層，該第二掩膜層填充在所述第一掩膜圖案之間并 且覆所述蓋第二犧牲層；以及 使所述第二掩膜層平整化。
6. 如權利要求5所述的方法，其中所述第二掩膜層包括多晶硅層。
7. 如權利要求5所述的方法，其中所述犧牲層包括具有相對于所 述多個第一掩膜圖案和所述第二掩膜圖案的刻蝕選擇性的材料層。
8. 如權利要求l所述的方法，其中形成所述多個互連圖案包括 在所述下絕緣層上形成傳導層； 在所述傳導層上形成蓋帽層；以及對所述蓋帽層和所述傳導層構圖，以形成蓋帽圖案和互連。
9. 如權利要求l所述的方法，進一步包括 在形成所述第一掩膜圖案之前， 回刻蝕所述多個互連圖案以形成凹槽；以及 使用與所述第二掩膜圖案相同的所述材料層形成犧牲蓋帽圖案，以填充所述凹槽。
10. —種制造動態(tài)隨機存取存儲器(DRAM)的方法，包括 在半導體基板中限定沿列方向和行方向二維對準的多個有源區(qū)；在包括所述多個有源區(qū)的所述半導體基板上形成下絕緣層；形成跨越所述多個有源區(qū)的多個比特圖案，所述多個比特圖案中 的比特圖案在所述下絕緣層上相互平行；形成上絕緣層，該上絕緣層被配置為填充在所述多個比特圖案中 的比特圖案之間；形成跨越所述多個比特圖案的多個第一掩膜圖案，所述多個第一 掩膜圖案中的第一掩膜圖案在包括所述上絕緣層的所述半導體基板上 相互平行；在所述多個第一掩膜圖案中的第一掩膜圖案之間形成第二掩膜圖 案，該第二掩膜圖案自對準于所述多個第一掩膜圖案；使用所述多個第一掩膜圖案、所述第二掩膜圖案和所述多個比特 圖案作為刻蝕掩膜，刻蝕所述上絕緣層和所述下絕緣層，以形成使所 述多個有源區(qū)暴露的多個隱埋的接觸孔；在所述多個隱埋的接觸孔中形成多個隱埋的接觸栓塞；以及在所述多個隱埋的接觸栓塞中相應的隱埋的接觸栓塞上形成多個 存儲節(jié)點。
11. 如權利要求IO所述的方法，其中所述多個比特圖案被形成為 傾斜地跨越所述有源區(qū)。
12. 如權利要求ll所述的方法，其中所述多個第一掩膜圖案被形 成為垂直于所述比特圖案，并且其中所述多個第一掩膜圖案中的第一 掩膜圖案與所述多個比特圖案中的比特圖案的相交處被安置在所述有 源區(qū)上。
13. 如權利要求12所述的方法，其中所述第二掩膜圖案與所述多 個比特圖案中的比特圖案的相交處被安置在所述有源區(qū)之間。
14. 如權利要求10所述的方法，其中形成所述多個比特圖案包括 在所述下絕緣層上形成比特傳導層； 在所述比特傳導層上形成比特蓋帽層；以及 對所述比特蓋帽層和所述比特傳導層構圖，以形成多個比特蓋帽圖案和比特線。
15. 如權利要求IO所述的方法，進一步包括 在形成所述多個第一掩膜圖案之前， 回刻蝕所述多個比特圖案，以形成多個凹槽；以及 使用與所述第二掩膜圖案相同的所述材料層形成多個犧牲蓋帽圖案，該犧牲蓋帽圖案被配置為填充所述多個凹槽。
16. 如權利要求IO所述的方法，其中形成所述多個第一掩膜圖案包括在包括所述上絕緣層的所述半導體基板上形成第一犧牲層； 在所述第一犧牲層上形成第一掩膜層；以及 對所述第一掩膜層和所述第一犧牲層構圖。
17. 如權利要求16所述的方法，其中所述第一掩膜層包括多晶硅層。
18. 如權利要求IO所述的方法，其中形成所述第二掩膜圖案包括 形成第二犧牲層，該第二犧牲層覆蓋具有所述多個第一掩膜圖案的所述半導體基板的表面；形成第二掩膜層，該第二掩膜層填充在所述多個第一掩膜圖案中 的第一掩膜圖案之間并且覆蓋所述第二犧牲層；以及使所述第二掩膜層平整化。
19. 如權利要求18所述的方法，其中所述第二掩膜層包括多晶硅層。
20. 如權利要求IO所述的方法，進一步包括 在形成所述下絕緣層之前，形成跨越所述多個有源區(qū)的多個隱埋的字線，所述多個隱埋的字 線中的隱埋的字線在所述半導體基板上相互平行；以及形成覆蓋所述多個隱埋的字線的多個字蓋帽圖案，其中所述多個 隱埋的字線被安置在低于所述多個有源區(qū)的上表面的高度處。
21. 如權利要求20所述的方法，其中所述多個隱埋的字線被形成 為垂直于所述多個比特圖案，所述多個有源區(qū)中的每一個有源區(qū)跨越所述多個隱埋的字線的對，并且其中所述多個第一掩膜圖案中的第一 掩膜圖案與所述多個比特圖案中的比特圖案的相交處被安置在所述多 個隱埋的字線的對之間的所述多個有源區(qū)上。
22. 如權利要求IO所述的方法，其中形成所述多個隱埋的接觸栓塞包括-形成隱埋的接觸傳導層，該隱埋的接觸傳導層填充所述多個隱埋的接觸孔并且覆蓋所述半導體基板；以及使所述多個第一掩膜圖案、所述第二掩膜圖案和所述隱埋的接觸 傳導層平整化，直至所述多個比特圖案暴露。
23. —種半導體器件，包括多個有源區(qū)，該有源區(qū)在半導體基板中沿列方向和行方向二維對準；層間絕緣層，該層間絕緣層覆蓋具有所述多個有源區(qū)的所述半導 體基板；多個比特圖案，該比特圖案在所述層間絕緣層上跨越所述多個有 源區(qū)并且相互平行；多個第一絕緣圖案，該第一絕緣圖案在所述多個比特圖案中的比 特圖案之間相互隔開；第二絕緣圖案，該第二絕緣圖案自對準在所述多個第一絕緣圖案 之間；以及多個隱埋的接觸栓塞，該隱埋的接觸栓塞被安置在所述第二絕緣 圖案、所述多個第一絕緣圖案和所述多個比特圖案之間，并且穿過所 述層間絕緣層接觸所述多個有源區(qū)。
24. 如權利要求23所述的器件，其中所述多個隱埋的接觸栓塞中 的每一個包括小于光刻的分辨率限制的寬度。
25. 如權利要求23所述的器件，其中所述第二絕緣圖案包括小于光刻的分辨率限制的寬度。
26. 如權利要求23所述的器件，其中所述多個有源區(qū)包括 第一有源區(qū)；第二有源區(qū)，該第二有源區(qū)對準在所述第一有源區(qū)的列方向中； 第三有源區(qū)，該第三有源區(qū)對準在所述第一有源區(qū)的行方向中；禾口第四有源區(qū)，該第四有源區(qū)對準在所述第二有源區(qū)的行方向中。
27. 如權利要求26所述的器件，其中所述多個比特圖案包括 跨越所述第一和第二有源區(qū)的第一比特圖案；和 跨越所述第三和第四有源區(qū)的第二比特圖案，所述第一和第二比特圖案傾斜地跨越所述多個有源區(qū)。
28. 如權利要求27所述的器件，進一步包括 跨越所述第一和第三有源區(qū)并且相互平行的第一和第二隱埋的字線；和跨越所述第二和第四有源區(qū)并且相互平行的第三和第四隱埋的字 線，其中所述第一、第二、第三、和第四隱埋的字線垂直于所述第一 和第二比特圖案，所述多個第一絕緣圖案中的一個被安置在所述第一 和第二隱埋的字線之間并且位于所述第一和第二隱埋的字線上面，并 且所述多個第一絕緣圖案中的另一個被安置在所述第三和和第四隱埋 的字線之間并且位于所述第三和第四隱埋的字線上面。
29. 如權利要求28所述的器件，其中所述多個隱埋的字線被安置 在低于所述多個有源區(qū)的上表面的高度處。
30. 如權利要求23所述的器件，進一步包括被安置在所述多個隱 埋的接觸栓塞上的存儲節(jié)點。
全文摘要
提供了制造具有自對準接觸栓塞的半導體器件的方法。方法包括在半導體基板上形成下絕緣層；在下絕緣層上形成相互平行的多個互連圖案；形成上絕緣層，其被配置為填充在互連圖案之間；以及，形成跨越多個互連圖案的多個第一掩膜圖案，多個第一掩膜圖案中的第一掩膜圖案在具有上絕緣層的半導體基板上相互平行。方法可以包括形成第二掩膜圖案，其自對準于多個第一掩膜圖案并且位于多個第一掩膜圖案中的第一掩膜圖案之間，使用第一和第二掩膜圖案和多個互連圖案作為刻蝕掩膜，刻蝕上絕緣層和下絕緣層，以形成使半導體基板暴露的多個接觸孔，并且在多個接觸孔的相應接觸孔中形成多個接觸栓塞。還提供了半導體器件。
文檔編號H01L21/8242GK101308812SQ200810099060
公開日2008年11月19日 申請日期2008年5月16日 優(yōu)先權日2007年5月18日
發(fā)明者康湳婷, 洪亨善, 禹東秀, 金東鉉 申請人:三星電子株式會社