專利名稱：集成電路芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于集成電路(integrated circuit, IC )的電源及地線布線(power and ground routing )，且特別有關(guān)于集成電路芯片器件的一種新型的電源及地線布 線，其利用鋁金屬層形成電源線或地線，以將芯片外電源(off-chip source)分 送至芯片內(nèi)不同區(qū)塊(block),借此降低集成電路芯片器件的電壓降(IR drop) 并提高芯片性能。
背景技術(shù)：
大規(guī)模(large-scale)半導體集成電路器件的設(shè)計過程中，器件的各區(qū)塊彼 此平行地設(shè)計以與器件特性相輔相成。在設(shè)計大規(guī)模集成電路器件時，通常采 用積木式(building-block )設(shè)計法，即，器件的電路被分割成多個電路區(qū)塊(circuit block),而各個電路區(qū)塊同時設(shè)計。隨后，整合各個電路區(qū)塊以構(gòu)成完整的電路 器件設(shè)計。
如熟悉這項技術(shù)者所知，集成電路器件往往具有許多電路區(qū)塊，而電源及 其它信號是通過集成電路器件中的多層導體從芯片外部供應(yīng)至芯片內(nèi)的各個電 路區(qū)塊，并且在電路區(qū)塊之間及各電路區(qū)塊內(nèi)的單元胞(cells)間進行分送的。
從俯視集成電路基板的方向可以看出，這些導體是以光刻圖案化工藝逐層 將導電材料層圖案化所形成的各層導線。導線所處的不同層之間利用絕緣層 (insulating layer)相互隔開，以避免處于不同層且方向交叉的導線彼此物理連 接或電性連接。若要使不同層的導線電性連接，則需要在絕緣層中設(shè)置導電通 孑L ( conductive via plug)以連接兩導體。
集成電路器件的各導體層(conductive layer)具有不同的片電阻(sheet resistance),通常是最低層(第1層或者Ml)的導體層具有最高的片電阻，而 最高層的導體層具有最低的片電阻。這主要是由于工藝上的限制使得較低層的 金屬層有較小的厚度。然而，片電阻的差異卻會影響布線規(guī)則。舉例來說，具 有較高片電阻的較低層金屬層通常被用來形成較近的電性連接，例如同一單元胞或電路區(qū)塊內(nèi)的電性連接，而具有較低片電阻的較高層金屬層則用來形成較 遠的電性連接，例如不同電路區(qū)塊內(nèi)兩點間的電性連接。
圖l是現(xiàn)有的具有六層銅金屬層的集成電路芯片器件的放大俯視圖，其中， 為了簡化說明，僅顯示集成電路芯片器件中某電路區(qū)塊中的一小部分。如圖1
所示，電路區(qū)塊10的周邊設(shè)有電源(VDD)環(huán)12以及地(Vss)環(huán)14,其中電源環(huán) 12以及地環(huán)14可以設(shè)于第六層金屬層(M6)中或比M6低一層的銅金屬層中，即 第五層金屬層(M5)中。舉例來說，電源環(huán)12設(shè)于M6中，地環(huán)14設(shè)于M5中， 而其它較低層的銅金屬層，如第二層(即M2)至第四層(即M4)金屬層，可被用于 信號布線。
在電路區(qū)塊10內(nèi)被電源環(huán)12及地環(huán)14所環(huán)繞的中央?yún)^(qū)域，設(shè)有所謂的網(wǎng) 狀內(nèi)連接網(wǎng)絡(luò)(mesh interconnection network) 20 ，其由多條大致4皮此正交的水 平線22以及垂直線24所構(gòu)成。通過這樣的網(wǎng)狀內(nèi)連4妄網(wǎng)絡(luò)20以及相應(yīng)的通孔 堆疊(viastack)32及34，電源信號或接地信號即可從相應(yīng)的電源環(huán)12及地環(huán)14 分送至單元胞級器件，例如，晶體管或形成于半導體基板主表面(圖未示)上 的區(qū)域，而這些單元胞級器件并非與電源環(huán)12或地環(huán)14等距離。上述范例中， 網(wǎng)狀內(nèi)連接網(wǎng)絡(luò)20的水平線22以及垂直線24形成于M5或M6中。
此外，在目前的銅工藝中，通常利用保護層下方的一層鋁金屬來形成焊接 面(bondable interface )，即鋁焊盤(bond pad )，其直接覆蓋于由集成電路芯片 的最上層銅金屬層所構(gòu)成的銅焊盤上，以避免銅焊盤表面氧化。在某些倒裝芯 片(flip-chip)應(yīng)用中，也可利用保護層下的這層鋁金屬形成所謂的重分布層 (re-distributedlayer, RDL),以重分布鋁焊盤的排列位置。
現(xiàn)有技術(shù)由于采用最上兩層的銅金屬層(M5及M6)來作為電源及地線布線， 使得電壓降(IRdrop)無可避免的提高，部分原因是由于M5及M6具有不同的金 屬層厚度以及不同的片電阻。如上所述，厚度上M5通常比M6薄，因此M5具 有比M6更高的片電阻(粗略估計約為M6片電阻的兩倍)。因此，在該領(lǐng)域中急 需一種改進型電源及地線布線結(jié)構(gòu)，以降低集成電路器件電壓降并提高芯片性 能。

發(fā)明內(nèi)容
為了降低集成電路芯片器件的電壓降并且提高芯片性能，本發(fā)明提供以下 技術(shù)方案
4本發(fā)明提供一種集成電路芯片，包括半導體基板，其上具有多層金屬層 間絕緣層及分別嵌于多層金屬層間絕緣層之間的多層銅金屬層；第一保護層， 覆蓋于多層金屬層間絕緣層及多層銅金屬層之上；第一電源/地環(huán)，形成于多層 銅金屬層的最上層中，其中第 一電源/地環(huán)屬于集成電路芯片的一個電路區(qū)塊； 第二電源/地環(huán)，形成于第一保護層上的鋁金屬層中，且第二電源/地環(huán)同屬于集 成電路芯片的上述電路區(qū)塊；以及第二保護層，覆蓋第二電源/地環(huán)及第一保護 層。
本發(fā)明另提供一種集成電路芯片，包括半導體基板，其上具有多層金屬 層間絕緣層及分別嵌于多層金屬層間絕緣層之間的多層銅金屬層；第 一保護層， 覆蓋于多層金屬層間絕緣層及多層銅金屬層之上；電源環(huán)，形成于多層銅金屬 層的最上層中，其中電源環(huán)屬于集成電路芯片的一個電路區(qū)塊；地環(huán)，同屬于 集成電路芯片的上述電路區(qū)塊，形成于多層銅金屬層的最上層中，其中至少電 源環(huán)與地環(huán)的其中之一與位于第一保護層上的鋁金屬導線電性連接，以降低電 源環(huán)或地環(huán)的片電阻，且鋁金屬導線與電源環(huán)或地環(huán)平行配置；以及第二保護 層，覆蓋鋁金屬導線及第一保護層。
以上所述的集成電路芯片，通過將至少電源環(huán)與地環(huán)其中之一與鋁金屬導 線電性連接，使集成電路芯片器件的電壓降得以降低并使芯片性能得以提高。


圖1是現(xiàn)有的具有六層銅金屬層的集成電^^芯片器件的放大俯^L圖。 圖2是依本發(fā)明較佳實施例的具有六層銅金屬層的集成電路芯片的部分剖 面示意圖。
圖3是依本發(fā)明另一較佳實施例的集成電路芯片的部分剖面示意圖。 圖4是依本發(fā)明另 一較佳實施例的集成電路芯片的布局示意圖。
具體實施例方式
在說明書及權(quán)利要求書當中使用了某些詞匯來指稱特定的元件。所屬技術(shù) 領(lǐng)域的技術(shù)人員應(yīng)可理解，硬件制造商可能會用不同的名詞來稱呼同 一個元件。 本說明書及權(quán)利要求書并不以名稱的差異作為區(qū)分元件的方式，而是以元件在 功能上的差異作為區(qū)分的準則。在通篇說明書及權(quán)利要求項中所提及的「包括J 為一開放式的用語，故應(yīng)解釋成「包括但不限定于J 。此外，「耦接」 一詞在此包括任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第 二裝置，則代表第一裝置可直接電氣連接于第二裝置，或透過其它裝置或連接 手段間接地電氣連接至第二裝置。
本發(fā)明提供一種新型的電源及地線布線，其可以提高集成電路芯片的性能。 本發(fā)明是利用形成于集成電路芯片的保護層中的鋁金屬層取代集成電路芯片中
比最高層銅金屬層(Mn)低一層的銅金屬層(Mn-l)以形成電源或地環(huán)，及/或形成 網(wǎng)狀內(nèi)連接網(wǎng)絡(luò)。因此，通常用來形成電源或地環(huán)及網(wǎng)狀內(nèi)連接網(wǎng)絡(luò)的最高兩 層銅金屬層其中之一可被空出并用于信號布線。另夕卜，被取代的銅金屬層(Mn-l) 也可以被略過，從而節(jié)省光掩才莫(photomask)及成本。因此，本發(fā)明可以增加 信號布線資源，并且增加布局布線的彈性。
以下結(jié)合附圖詳細說明本發(fā)明的較佳實施例。在說明書文本以及圖式中， 將以符號"Mn"代表制作于集成電路芯片中最上層的銅金屬層，以符號"Mn-l" 代表比最上層的銅金屬層低一層的銅金屬層，以此類推，其中，較佳地，n介于 5與8之間，但不限于此。另外，以符號"V"代表連接相鄰兩層金屬的通孔(via plug)，例如，"V5"代表內(nèi)連接M5及M6兩層金屬的通孔。
圖2是依據(jù)本發(fā)明實施例的集成電路芯片la的剖面示意圖，其中集成電路 芯片la中共有六層銅金屬層(Ml-M6)。圖2中所示的集成電路芯片la包括半導 體基板100，例如，硅基板、硅晶絕緣體(silicon-on-insulator, SOI)基板、珪鍺基 板或其它基板。半導體基板100上形成有多層金屬層間介電(inter-metal dielectric, IMD)層110-132。基本電路器件101,例如，晶體管、電容或者存儲 單元(memory cell )則制作于半導體基板100的主表面上。其中，IMD層110-132 可由低介電常數(shù)(low-k)材料或超低介電常數(shù)材料構(gòu)成，但不限于此。IMD層 110-132也可以包括如氧化碰(silicon oxide )、氮化硅(silicon nitride )、碳化 石圭(silicon carbide )或氮氧^ft石圭(silicon oxy-nitride )等J見有的介電層。上述J氐 介電常數(shù)材料或超低介電常數(shù)材料可包括有機材料(如SiLK)或無機材料(如 HSQ)，其可以是多孔(porous)或無孔(non-porous)材料。
依本發(fā)明，金屬層Ml-M6以及相應(yīng)的通孔Vl-V5是利用銅鑲嵌工藝或雙鑲 嵌工藝所形成，由于這類工藝已為本領(lǐng)域技術(shù)人員所熟知，因此其細節(jié)不再贅 述。如圖2所示，第 一層銅金屬層，即Ml,形成于IMD層112中；接觸插頭(contact plug)220，通常是鴒(tungsten)插頭，形成于IMD層110中，用來連接Ml與 基本電路器件101。第二層銅金屬層，即M2，形成于IMD層116中；通孔V1，其通常是以銅鑲嵌通孔型態(tài)與M2整合在一起，形成于IMD層114中，用來連 接M1與M2。'第三層銅金屬層，即M3，形成于IMD層120中；通孔V2形成 于IMD層118中，用來連接M2與M3。第四層銅金屬層，即M4，形成于IMD 層124中；通孔V3形成于IMD層122中，用來連接M3與M4。第五層銅金屬 層，即M5,形成于IMD層128中；通孔V4形成于IMD層126中，用來連接 M4與M5。最上層銅金屬層，即M6，形成于IMD層132中；通孔V5形成于 IMD層130中，用來連接M5與M6。
此外，在IMD層132上還形成有第一保護層140，且第一保護層140覆蓋 住暴露出來的M6銅金屬層表面。第一保護層140可以包括氧化硅、氮化硅、聚 酰亞胺(polyimide)或其它適合的材料。
集成電路芯片la更包括焊接區(qū)300,且焊接區(qū)300內(nèi)形成有鋁焊盤302， 其中鋁焊盤302形成于第一保護層140之上。鋁焊盤302通過通孔306電性連 接至其下方的銅焊盤304,銅焊盤304形成于M6銅金屬層中。鋁焊盤302可以 避免下方的銅焊盤304被氧化。依本發(fā)明，鋁焊盤302可以是環(huán)繞集成電路芯 片la中某一電路區(qū)塊的電源或地環(huán)的一部分。
依本發(fā)明，鋁焊盤302被第二保護層142所覆蓋。第二保護層142可以包 括氧化硅、氮化硅、聚酰亞胺或其它適合的材料。第二保護層142提供有開口 308，以暴露出鋁焊盤302的部分上表面。開口 308可以利用現(xiàn)有的光刻及蝕刻 方法形成。
圖2中所示的集成電路芯片la是基于所謂的1P6M結(jié)構(gòu)制成，即一層多晶 硅(polysilicon)層以及六層銅金屬層。然而，本發(fā)明也適用于其它不同的內(nèi)連 接結(jié)構(gòu)中，例如1P3M、 1P4M、 1P5M、 1P7M或1P8M結(jié)構(gòu)等。
如上所述，最上層銅金屬層，即M6，其厚度比第五層銅金屬層M5厚，因 此，M5具有相對較高的片電阻。舉例來說，M6的厚度tl約為0.85微米(/mi)， 線寬為0.36微米，片電阻為0.0212歐姆/平方厘米(Q/cm2)， M5的厚度t2約0.29 微米，線寬為0.18微米，片電阻為0.0779歐姆/平方厘米。
仍參閱圖2,集成電路芯片la更包括電源或地環(huán)402，其形成于第一保護 層140上的鋁金屬層中。上述的鋁焊盤302以及鋁金屬電源或地環(huán)402可以同 時形成。鋁金屬電源或地環(huán)402的厚度t3約為1.45微米，其比M6銅金屬層還 厚4艮多。較佳地，為了有效分送電源，建議電源或地環(huán)402的線寬(L)約為3.0 微米，線間距(S)約為2.0微米，即線寬線間距比(L/S)建議為3/2。然而，鋁金屬電源或地環(huán)402的線寬可以介于3纟效米至30微米之間。
由于鋁金屬電源或地環(huán)402較厚，因此其片電阻可以降至約為0.0212歐姆/ 平方厘米，此數(shù)值已接近M6銅金屬層的片電阻。鋁金屬電源或地環(huán)402可通過 通孔406電性連接至下方的銅走線404。依本發(fā)明的較佳實施例，為了有效分送 電源，通孔406的較佳尺寸大小為3微米x 3微米。上述銅走線404形成于M6 銅金屬層中，并且可作為網(wǎng)狀內(nèi)連接網(wǎng)絡(luò)(圖未示)的一部分，以通過例如通孔堆 疊502的方式將電源或地信號分送至基本電路器件101。
如上所述，網(wǎng)狀內(nèi)連接網(wǎng)絡(luò)包括穿過電路區(qū)塊的多條彼此正交的水平走線 以及垂直走線。由于工藝差異，上述走線也可以是大致彼此正交。依本發(fā)明的 較佳實施例，可以利用第一保護層140上的鋁金屬層來形成上述網(wǎng)狀內(nèi)連接網(wǎng) 絡(luò)中的水平走線或者垂直走線。
本發(fā)明最重要的技術(shù)特征之一在于用來將電源或地信號分送至集成電路 芯片la某電路區(qū)塊的電源或地環(huán)僅形成于最上層銅金屬層以及第一保護層140 上的鋁金屬層中。換句話說，第一保護層140上的鋁金屬層不僅可以在倒裝芯 片或凸點(bump)應(yīng)用中作為線^^重分布層(RDL),還可以用來形成電源或地信號 布線。這樣一來，M5金屬層即可以被省略或者空出以用于彈性地信號布線。此 外，由于第一保護層140上的鋁金屬層具有比M5銅金屬層更低的片電阻，因此 可以降低電壓降。
圖3是依本發(fā)明第二實施例的集成電路芯片lb的部分剖面示意圖，其中沿 用相同的符號來表示具有相同材料或功能的器件、材料層或區(qū)域。如圖3所示， 集成電路芯片lb同樣包括半導體基板100,半導體基板100上形成有基本電路 器件(圖3中未示)，例如，晶體管、電容或者存儲單元。在半導體基板100之上 另沉積有多層IMD層。為筒化說明，在圖3中僅顯示IMD層128-132。 IMD層 132之上沉積有第一保護層140，且第一保護層140覆蓋住暴露出的Mn銅金屬
層表面。
集成電路芯片lb包括利用銅鑲嵌工藝或雙鑲嵌工藝所制作的n層銅金屬層 (Ml-Mn)以及相應(yīng)的通孔(Vl-Vn-l),由于這類工藝已為本領(lǐng)域技術(shù)人員熟知， 因此其細節(jié)不再贅述。集成電路芯片lb上形成有電源或地環(huán)502，其是結(jié)合鋁 金屬層以及Mn銅金屬層所構(gòu)成。另外，在Mn-l銅金屬層中形成有電源或地環(huán) 602。通過利用通孔506將鋁金屬層504與其下方的Mn銅金屬層508并聯(lián)，使 得電源或地環(huán)502的片電阻降低，進而達到降低電壓降的目的。
8圖4是依據(jù)本發(fā)明第二實施例的集成電路芯片布局的示意圖，其中沿用相 同的符號來表示具有相同材料或功能的器件、材料層或區(qū)域。如圖4所示，集 成電路芯片lc包括地環(huán)508a,用來分送Vss信號，以及電源環(huán)508b，用來分送 Vdd信號。彼此互相平行的地環(huán)508a與電源環(huán)508b都形成于Mn銅金屬層中， 即集成電路芯片lc的最上層銅金屬層。
圖中另有兩條示范用的走線702及802，其形成于Mn-l銅金屬層中，屬于 網(wǎng)狀內(nèi)連接網(wǎng)絡(luò)的一部分，且走線702及802與地環(huán)508a以及電源環(huán)508b正 交(由于工藝差異，其也可以是大致彼此正交)。其中，走線702通過通孔706 與其上方的地環(huán)508a電性連接，而通孔706介于Mn-l銅金屬層與Mn銅金屬 層之間。走線802通過通孔806與其上方的地環(huán)508b電性連接，通孔806同樣 介于Mn-l銅金屬層與Mn銅金屬層之間。
依本發(fā)明的較佳實施例，地環(huán)508a的正上方設(shè)置有平行于地環(huán)508a的鋁金 屬導線504a，且鋁金屬導線504a通過通孔506a電性連接至地環(huán)508a。電源環(huán) 508b的正上方設(shè)置有平行于電源環(huán)508b的鋁金屬導線504b，且鋁金屬導線5(Mb 通過通孔506b電性連接至電源環(huán)508b。較佳地，鋁金屬導線504a與鋁金屬導 線504b的線寬約為3微米至30微米，且其線間距(spacing)約為20微米。此外， 通孔506a與通孔506b的較佳尺寸為3微米x 3微米，而相鄰兩個通孔的距離約 為3微米。在鋁金屬導線與電源及地環(huán)之間另設(shè)有第一保護層(圖4中未示)。此 外，另有第二保護層，例如氮化硅或聚酰亞胺，覆蓋于鋁金屬導線504a、 504b 以及第一保護層之上。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變化 與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種集成電路芯片，包括半導體基板，其上具有多層金屬層間絕緣層及分別嵌于該多層金屬層間絕緣層之間的多層銅金屬層；第一保護層，覆蓋于該多層金屬層間絕緣層及該多層銅金屬層之上；第一電源/地環(huán)，形成于該多層銅金屬層的最上層中，其中該第一電源/地環(huán)屬于該集成電路芯片的一個電路區(qū)塊；第二電源/地環(huán)，形成于該第一保護層之上的鋁金屬層中，且該第二電源/地環(huán)同屬于該集成電路芯片的該電路區(qū)塊；以及第二保護層，覆蓋該第二電源/地環(huán)及該第一保護層。
2. 如權(quán)利要求1所述的集成電路芯片，其特征在于該第二電源/地環(huán)的片電阻與 該第一電源/地環(huán)的片電阻大糾目等。
3. 如權(quán)利要求1所述的線電路芯片，^^4于該第二電源/地環(huán)的厚度大于 該第一電源/地環(huán)的厚度。
4. 如權(quán)利要求1所述的^電路芯片，其特4球于該第二電源/地環(huán)是通itit孔 電性連接至形成于該多勤同金屬層的該最上層的銅導線。
5. 如權(quán)利要求4所述的M電路芯片，其特4球于該銅導線為網(wǎng)狀內(nèi)連接網(wǎng)絡(luò) 的"~^分，其中該網(wǎng)狀內(nèi)連接網(wǎng)絡(luò)包括多條彼jHliE交的水平走線與垂直走線，用于在 該電路區(qū)塊中^iil電源。
6. —種集成電路芯片，包括半導體J^反，其上具有多層金屬層間絕緣層及分別嵌于該多層金屬層間絕緣層之間的多勤同金屬層；第一保護層，覆蓋于該多^^屬層間絕緣層及該多勤同金屬層之上；電源環(huán)，形成于該多勤同金屬層的最上層中，其中該電源環(huán)屬于該M電路芯片的一個電路區(qū)塊；地環(huán)，同屬于該集成電路芯片的該電路區(qū)塊，形成于該多勤同金屬層的該最上層 中，其中至少該電源環(huán)與該地環(huán)的其中之一電性連接至位于該第一保護層上的鋁導線， 以降低該電源環(huán)或該地環(huán)的片電阻，且該鋁導線與該電源環(huán)或該地環(huán)平行配置；以及第二保護層，覆蓋該鋁導線及該第一保護層。
全文摘要
一種集成電路芯片，包括半導體基板，其上具有多層金屬層間絕緣層及分別嵌于多層金屬層間絕緣層之間的多層銅金屬層；第一保護層，覆蓋于多層金屬層間絕緣層及多層銅金屬層之上；第一電源/地環(huán)，形成于多層銅金屬層的最上層中，其中第一電源/地環(huán)屬于集成電路芯片的一個電路區(qū)塊；第二電源/地環(huán)，形成于第一保護層上的鋁金屬層中，且第二電源/地環(huán)同屬于集成電路芯片的上述電路區(qū)塊；以及第二保護層，覆蓋第二電源/地環(huán)及第一保護層。上述集成電路芯片可以降低集成電路芯片器件的電壓降并且提高芯片的性能。
文檔編號H01L23/522GK101540316SQ200810126628
公開日2009年9月23日 申請日期2008年6月17日 優(yōu)先權(quán)日2008年3月21日
發(fā)明者劉典岳, 周達璽, 柯慶忠, 道 鄭, 高鵬程 申請人:聯(lián)發(fā)科技股份有限公司