專(zhuān)利名稱(chēng)：集成電路芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于半導(dǎo)體集成電路(semiconductor integrated circuit)裝置。更 特別的，本發(fā)明有關(guān)于改進(jìn)的集成電路芯片，且其內(nèi)連接(interconnection)方案可減少 芯片的電壓降(IR drop)。
背景技術(shù)：
大規(guī)模(large scale)集成半導(dǎo)體電路裝置的設(shè)計(jì)進(jìn)程中，裝置的各個(gè)區(qū)塊 (block)通常彼此平行的設(shè)計(jì)以與裝置特性相輔相成。在設(shè)計(jì)大規(guī)模裝置的進(jìn)程中，通常采 用積木式(building-block)設(shè)計(jì)法，裝置的電路被分為多個(gè)電路區(qū)塊并且各個(gè)電路區(qū)塊 被同時(shí)設(shè)計(jì)。裝置的整體設(shè)計(jì)(overall design)隨后經(jīng)由整合上述多個(gè)組成區(qū)塊來(lái)實(shí)現(xiàn)。集成電路(integrated circuit, IC)通常具有大量電路區(qū)塊，電源及其它信號(hào)透 過(guò)集成電路元件中的多層導(dǎo)體從芯片外部供應(yīng)至芯片內(nèi)的各個(gè)電路區(qū)塊，并且在電路區(qū)塊 之間及各電路區(qū)塊內(nèi)的單元胞(cell)間進(jìn)行分送。眾所周知，從俯視集成電路襯底的方向可以看出，導(dǎo)體是經(jīng)由光刻圖案化工藝將 導(dǎo)電材料層圖案化所形成的各層導(dǎo)線。導(dǎo)線所處的不同層之間利用絕緣層(insulating layer)相互隔離，以避免處在不同層且方向交叉的導(dǎo)線彼此物理連接或電性連接。若要電 性連接不同層的導(dǎo)線，則需要在絕緣層中設(shè)置導(dǎo)電通孔(viaplug)以連接兩導(dǎo)體。典型地，在集成電路芯片中，內(nèi)連接金屬層最頂端的兩層用于電源及接地布線 (power and ground routing)。然而，上述方法將不可避免的引入嚴(yán)重的電壓下降(或者 IR降)，導(dǎo)致功率消耗增加以及信號(hào)配時(shí)速度(signal timing speed)減慢。因此，亟需一 種集成電路芯片裝置的改進(jìn)式電源及接地布線結(jié)構(gòu)，其能夠減小金屬層電阻，從而降低芯 片電壓降并改善芯片性能。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供以下技術(shù)方案本發(fā)明提供一種集成電路芯片，包含半導(dǎo)體襯底；第一內(nèi)連接線，具有位于半導(dǎo) 體襯底上的第一部分及第二部分，其中第二部分與第一部分分離；第二內(nèi)連接線，位于第一 內(nèi)連接線下方；第一通孔，將第一部分電性耦接至第二內(nèi)連接線；導(dǎo)電層，位于第一內(nèi)連接 線及第二內(nèi)連接線之間；以及第二通孔，將導(dǎo)電層電性耦接至第二部分。本發(fā)明另提供一種集成電路芯片，包含半導(dǎo)體襯底，其上具有多個(gè)金屬層；電源 線或地線，形成于多個(gè)金屬層的最上層，電源線或地線具有第一部分及第二部分，其中第二 部分與第一部分分離；下層內(nèi)連接線，位于電源線或地線下方；第一通孔，形成于金屬層間 介電質(zhì)層中，用于將第一部分電性耦接至下層內(nèi)連接線，金屬層間介電質(zhì)層位于電源線或 地線與下層內(nèi)連接線之間；以及金屬-絕緣體-金屬結(jié)構(gòu)，形成于金屬層間介電質(zhì)層中，金 屬_絕緣體_金屬結(jié)構(gòu)經(jīng)由第二通孔電性耦接至第二部分。以上所述的集成電路芯片可降低集成電路元件電壓降并改善芯片性能。


圖1是依本發(fā)明實(shí)施例具有六層銅金屬層的集成電路芯片的部分剖面示意圖。圖2是本發(fā)明的另一實(shí)施例的剖面示意圖。圖3是本發(fā)明的又一實(shí)施例的剖面示意圖。圖4是本發(fā)明的又一實(shí)施例的剖面示意圖。圖5是本發(fā)明的又一實(shí)施例的剖面示意圖。圖6是本發(fā)明的又一實(shí)施例的剖面示意圖。
具體實(shí)施例方式在說(shuō)明書(shū)及后續(xù)的申請(qǐng)專(zhuān)利范圍當(dāng)中使用了某些詞匯來(lái)指稱(chēng)特定的組件。所屬領(lǐng)域中的技術(shù)人員應(yīng)可理解，制造商可能會(huì)用不同的名詞來(lái)稱(chēng)呼同樣的組件。本說(shuō)明書(shū)及后 續(xù)的申請(qǐng)專(zhuān)利范圍并不以名稱(chēng)的差異來(lái)作為區(qū)分組件的方式，而是以組件在功能上的差異 來(lái)作為區(qū)分的基準(zhǔn)。在通篇說(shuō)明書(shū)及后續(xù)的請(qǐng)求項(xiàng)當(dāng)中所提及的「包含」是一開(kāi)放式的用 語(yǔ)，故應(yīng)解釋成「包含但不限定于」。另外，「耦接」一詞在此包含任何直接及間接的電氣連 接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表第一裝置可直接電氣連接 于第二裝置，或透過(guò)其它裝置或連接手段間接地電氣連接至第二裝置。本發(fā)明有關(guān)于與當(dāng)前半導(dǎo)體制造工藝(manufacturing process)兼容的內(nèi)連接 結(jié)構(gòu)(interconnect structure)，且上述結(jié)構(gòu)可減小金屬層電阻，從而降低集成電路芯片 的電壓降，進(jìn)而改進(jìn)芯片的性能(諸如功率消耗以及速度)。一方面，本發(fā)明有關(guān)于集成電 路芯片裝置，所述集成電路芯片裝置可將金屬_絕緣體_金屬(metal-insulator-metal， MIM)結(jié)構(gòu)或者類(lèi)似于MIM的結(jié)構(gòu)合并(incorporate)至內(nèi)連接網(wǎng)絡(luò)(interconnection network)，例如電源或接地信號(hào)線(power or grounds ignal line)，以降低芯片的電壓降， 從而改善芯片的性能。本發(fā)明的內(nèi)連接結(jié)構(gòu)可用于數(shù)字電路。此外，本發(fā)明的內(nèi)連接結(jié)構(gòu) 可在集成電路芯片內(nèi)提供額外的布線路徑(routing path)。以下將結(jié)合附圖來(lái)說(shuō)明本發(fā)明的實(shí)施例。在說(shuō)明書(shū)以及附圖中，將以符號(hào)“Mn”代 表制作在集成電路芯片中最上層(topmost level)的金屬層，而以“Mn_l”代表比最上層的 金屬層低一層的金屬層，以此類(lèi)推，其中，在某些實(shí)施例中，η介于5和8之間，但并非僅限 于此。符號(hào)“V”代表連接鄰近兩導(dǎo)電金屬層的通孔。舉例來(lái)說(shuō)，V5代表將Μ5內(nèi)連接至Μ6 的通孔。圖1是依本發(fā)明實(shí)施例的集成電路芯片Ia的部分剖面(cross-sectional)示意 圖，集成電路芯片Ia中制作有六層銅金屬層(M1-M6)。盡管本實(shí)施例的金屬層是銅制成， 但其并非本發(fā)明的限制，所述金屬層的材料可包含銅、鋁、銅鋁混合或者其它適合材料。圖 1中的集成電路芯片Ia的制作是基于所謂的1P6M方案(一層多晶硅及六層金屬)。然而， 本發(fā)明也可適用于其它內(nèi)連接方案中，諸如1P3M、1P4M、1P5M、1P7M或者1P8M等等。圖1中所例示的集成電路芯片Ia包含半導(dǎo)體襯底100，例如硅襯底、硅晶絕緣體 (silicon-on-insulator, SOI))襯底、硅鍺(SiGe)襯底或者其它襯底。在半導(dǎo)體襯底100 上形成有多層金屬層間介電質(zhì)(inter-metal dielectric, IMD)層110-132。電路元件110， 例如三極管(transistor)、電容或存儲(chǔ)單元(memory cell)，則制造在半導(dǎo)體襯底100的主表面(main surface)上。IMD 層 110-132 可由低介電常數(shù)(lowdielectric constant, low-k)材料或者超低介電常數(shù)材料構(gòu)成，但不限于此。IMD層110-132也可包含現(xiàn)有的介電 質(zhì)層，例如氧化娃(silicon oxide)、氮化娃(siliconnitride)、碳化娃(silicon carbide) 或氮氧化硅(silicon oxy-nitride) 0此處描述的低介電常數(shù)材料或者超低介電常數(shù)材料 可包含有機(jī)材料(例如SiLK)或者無(wú)機(jī)材料(例如HSQ)，其可具有多孔(porous)特性或非 多孔(non-porous)特性。依據(jù)本發(fā)明的第一實(shí)施例，M1-M6及相應(yīng)的各通孔Vl V5可使用銅鑲嵌工藝 (copper damascene process)或者雙鍵嵌工藝(dual damascene process)制造，上述工藝 已為本領(lǐng)域技術(shù)人員熟知，故不做進(jìn)一步討論。銅金屬層的第一層(level)，也就是M1，形 成于IMD層112中。接觸插塞(contact plug) 220 (例如鎢插塞)可形成于IMD層110中， 用于將Ml連接至電路元件101。銅金屬層的第二層，也就是M2，形成于IMD層116中。通 孔Vl (例如以鑲嵌銅通孔型態(tài)與V2整合的通孔)，形成于IMD層114中，用于將Ml連接至 M2。銅金屬層的第三層，也就是M3，形成于IMD層120中。通孔V2形成于IMD層118中，用 于將M2連接至M3。銅金屬層的第四層，也就是M4，形成于IMD層124中。通孔V3形成于 IMD層122中，用于將M3連接至M4。銅金屬層的第五層，也就是M5，形成于IMD層128中。 通孔V4形成于IMD層126中，用于將M4連接至M5。銅金屬層的最上層，也就是M6，形成于 IMD層132中。通孔V5形成于IMD層130中，用于將M5連接至M6。IMD層132之上形成 有第一保護(hù)層(passivati onlayer)140，且第一保護(hù)層140覆蓋住暴露出來(lái)的(exposed)M6 層。第一保護(hù)層140可包含氧化硅、氮化硅、聚酰亞胺(polyimide)或者其它適合材料。第 二保護(hù)層142可形成于第一保護(hù)層140之上。第二保護(hù)層142可包含氧化硅、氮化硅、聚亞 酰胺(polyimide)或者其它適合材料。集成電路芯片Ia可進(jìn)一步包含形成于IMD層132內(nèi)的電源或地環(huán)(power orground ring)404，用于分送電源或接地信號(hào)至電路元件101，舉例來(lái)說(shuō)，經(jīng)由通孔堆疊 (via stack) 502來(lái)分送。本發(fā)明的一個(gè)特點(diǎn)是經(jīng)由通孔602，電源或地環(huán)404可電性耦接于 其下的導(dǎo)電結(jié)構(gòu)600，電源或地環(huán)404可用于分送電源或接地信號(hào)至集成電路芯片Ia的電 路區(qū)塊。如圖1所示，導(dǎo)電結(jié)構(gòu)600及通孔602均制作在IMD層130中，IMD層130位于M5 層與M6層之間，通孔V5也形成于M5層與M6層之間。依據(jù)本發(fā)明，導(dǎo)電結(jié)構(gòu)600可為導(dǎo)電 層，其與MIM結(jié)構(gòu)或者類(lèi)似于MIM的結(jié)構(gòu)的頂板(top plate)及/或底板(bottom plate) 同時(shí)形成，或者與集成電路芯片Ia中其它部分中的MIM電容同時(shí)形成的MIM結(jié)構(gòu)或者類(lèi)似 于MIM的結(jié)構(gòu)的頂板及/或底板同時(shí)形成。導(dǎo)電結(jié)構(gòu)600及通孔602均可為大體上與上覆 的電源或地環(huán)圖案(pattern) —致的線型(line shaped)布局。圖2是本發(fā)明另一實(shí)施例的剖面示意圖，其中類(lèi)似數(shù)字編號(hào)代表類(lèi)似元件、層或 者區(qū)域。如圖2所示，同樣的，集成電路芯片Ib可包含半導(dǎo)體襯底100及形成于半導(dǎo)體襯 底100上的電路元件(圖2中未畫(huà)出)，例如三極管、電容或者存儲(chǔ)單元。在半導(dǎo)體襯底100 上形成有多層IMD。集成電路芯片Ib包含可使用銅鑲嵌工藝或者雙鑲嵌工藝制作的η層 (Ml-Mn)銅金屬內(nèi)連接及相應(yīng)的各通孔(Vl-Vn-I)，上述工藝已為本領(lǐng)域技術(shù)人員熟知，故 不做進(jìn)一步討論。盡管本實(shí)施例的金屬層是銅制成，但其并非本發(fā)明的限制，所述金屬層的 材料可包含銅、鋁、銅鋁混合或者其它適合材料。為簡(jiǎn)潔起見(jiàn)，在圖2中，僅畫(huà)出IMD層128-132及形成于Mn及Mn-I層的相應(yīng)金屬圖案。第一保護(hù)層140可形成于IMD層132之上并覆蓋暴露出來(lái)的Mn層。上層內(nèi)連接 線(例如電源或地環(huán)404)可形成于IMD層132中。下層內(nèi)連接線(可為電源或地環(huán)406) 可形成于IMD層128中。通過(guò)將形成于IMD層130中的導(dǎo)電層610經(jīng)由通孔612耦接至 上覆的電源或地環(huán)404，電壓降可被降低。經(jīng)由上述做法，電源或地環(huán)404的片電阻(sheet resistance)被減少。導(dǎo)電層610可與集成電路芯片Ib中其它部分的MIM電容的頂板或者 底板同時(shí)形成。上層內(nèi)連接線中耦接于導(dǎo)電層610的部分可與上層內(nèi)連接線中耦接于下層 內(nèi)連接線的部分分離。下層內(nèi)連接線可經(jīng)由通孔712耦接于上層內(nèi)連接線。依據(jù)本實(shí)施例，IMD層130的厚度介于7500埃(angstrom)至8500埃之間，導(dǎo)電 層610的厚度介于750埃至6000埃之間。在某一實(shí)施例中，導(dǎo)電層610的厚度比Mn層或 者M(jìn)n-I層的厚度小。依據(jù)本實(shí)施例，導(dǎo)電層610可由非銅導(dǎo)電材料例如鋁、鈦、氮化鈦、鉭、 氮化鉭或者上述材料的任意組合組成。通孔612的厚度比通孔712所在的IMD層130的厚 度小。舉例來(lái)說(shuō)，IMD層130的厚度為8000埃的情形下，通孔612的厚度可大體上為4000 埃。通孔612可以是可與鑲嵌銅電源或地環(huán)404整合而形成的鑲嵌銅通孔。圖3是本發(fā)明另一實(shí)施例的剖面示意圖，其中類(lèi)似數(shù)字編號(hào)代表類(lèi)似元件、層或 者區(qū)域。如圖3所示，同樣的，集成電路芯片Ic可包含半導(dǎo)體襯底100及形成于半導(dǎo)體襯 底100上的電路元件(圖3中未畫(huà)出)，例如三極管、電容或者存儲(chǔ)單元。在半導(dǎo)體襯底100 上形成有多層IMD。集成電路芯片Ic包含可使用銅鑲嵌工藝或者雙鑲嵌工藝制造的η層 (Ml-Mn)銅金屬內(nèi)連接及相應(yīng)的各個(gè)通孔(Vl-Vn-I)，上述工藝已為本領(lǐng)域技術(shù)人員熟知， 故不做進(jìn)一步討論。為簡(jiǎn)潔起見(jiàn)，在圖3中，僅畫(huà)出IMD層128-132及形成于Mn及Mn-I層 的相應(yīng)金屬圖案。盡管本實(shí)施例的金屬 層是銅制成，但其并非本發(fā)明的限制，所述金屬層的 材料可包含銅、鋁、銅鋁混合或者其它適合材料。依據(jù)本實(shí)施例，MIM電容結(jié)構(gòu)600a可被制作于IMD層130之中。MIM電容結(jié)構(gòu)600a 可包含作為MIM電容結(jié)構(gòu)600a的下電極板(lower electrode plate)的導(dǎo)電層610a、作為 上電極板(upper electrode plate)的導(dǎo)電層611a以及插入導(dǎo)電層610a及導(dǎo)電層611a之 間的電容介電質(zhì)層(dielectric layer)620ao經(jīng)由通孔612a，導(dǎo)電層611a可電性耦接于 形成于IMD層132中的電源或地環(huán)404。舉例來(lái)說(shuō)，導(dǎo)電層610a可由鋁、鈦、氮化鈦、鉭、氮 化鉭或者上述材料的任意組合制成，且其厚度介于2000埃至5500埃之間，導(dǎo)電層611a可 由鋁、鈦、氮化鈦、鉭、氮化鉭或者上述材料的任意組合制成，且其厚度介于750埃至6000埃 之間，以及電容介電質(zhì)層620a可為氧化物-氮化物-氧化物(oxide-nitride-oxide，0N0) 層，且其厚度介于250埃至450埃之間。依據(jù)本實(shí)施例，導(dǎo)電層610a是電性浮動(dòng)(floating) 的或是虛層(dummy layer)。如圖6中所示，依據(jù)本發(fā)明的又一實(shí)施例，集成電路芯片Ig的電源或地環(huán)404可 直接經(jīng)由通孔612a耦接至導(dǎo)電層610a，其中導(dǎo)電層611a及電容介電質(zhì)層620a被省略。 導(dǎo)電層610a可由鋁、鈦、氮化鈦、鉭、氮化鉭或者上述材料的任意組合制成，且其厚度介于 2000埃至5500埃之間。本發(fā)明的內(nèi)連接結(jié)構(gòu)可在集成電路芯片中提供額外的布線路徑。圖4是本發(fā)明 另一實(shí)施例的剖面示意圖，其中類(lèi)似數(shù)字編號(hào)代表類(lèi)似元件、層或者區(qū)域。如圖4所示，集 成電路芯片Id包含半導(dǎo)體襯底100及形成于半導(dǎo)體襯底100上的電路元件(圖4中未畫(huà) 出)，例如三極管、電容或者存儲(chǔ)單元。在半導(dǎo)體襯底100上形成有多層IMD。集成電路芯片Id包含可使用銅鑲嵌工藝或者雙鑲嵌工藝制造的η層(Ml-Mn)銅金屬層連接及相應(yīng)的 各通孔(Vl-Vn-I)，上述工藝已為本領(lǐng)域技術(shù)人員熟知，故不做進(jìn)一步討論。為簡(jiǎn)潔起見(jiàn)，在 圖4中，僅畫(huà)出IMD層128-132及形成于Mn及Mn-I層的相應(yīng)金屬圖案。盡管本實(shí)施例的 金屬層是銅制成，但其并非本發(fā)明的限制，所述金屬層的材料可包含銅、鋁、銅鋁混合或者 其它適合材料。依據(jù)本實(shí)施例，至少有一導(dǎo)電層610b制作在IMD層130中，且位于Mn層及Mn-I層之間。在某一實(shí)施例中，導(dǎo)電層6IOb的厚度比Mn層的厚度或Mn-I層的厚度小。導(dǎo)電層 610b可由不同于Mn層或Mn-I層的導(dǎo)電材料制成。舉例來(lái)說(shuō)，導(dǎo)電層610b可包含鋁、鈦、氮 化鈦、鉭、氮化鉭或者上述材料的任意組合。對(duì)于銅工藝，導(dǎo)電層610b可由鋁組成。經(jīng)由通 孔612b，導(dǎo)電層610b可電性耦接于形成于IMD層132中的上覆的電源或地環(huán)404a。導(dǎo)電 層610b也可經(jīng)由通孔614內(nèi)連接于鄰近金屬線404b。導(dǎo)電層610b可與集成電路芯片Id 中其它部分的MIM電容的頂板或者底板同時(shí)形成。通孔612b及614可具有與通孔712’相 似的剖面面積。導(dǎo)電層610b可因此為集成電路芯片Id提供布線路徑。本發(fā)明也可適用于鋁工藝。圖5是本發(fā)明另一實(shí)施例的剖面示意圖。如圖5所示， 集成電路芯片If包含半導(dǎo)體襯底100及形成于半導(dǎo)體襯底100上的電路元件(圖5中未 畫(huà)出)例如三極管、電容或者存儲(chǔ)單元。在半導(dǎo)體襯底100上形成有多層IMD。集成電路 芯片If可包含形成于其金屬層的鋁電源線或地線704。鋁電源線或地線704可被介電質(zhì) 層532覆蓋。經(jīng)由通孔912，嵌入(embedded)介電質(zhì)層532之下的介電質(zhì)層530中的導(dǎo)電 層711電性耦接于電源線或地線704。導(dǎo)電層711可包含鋁、鈦、氮化鈦、鉭、氮化鉭或者上 述材料的任意組合。導(dǎo)電層711位于鋁電源線或地線704及下層鋁導(dǎo)電層710之間。較佳 地，下層鋁導(dǎo)電層710是電性浮動(dòng)的，或者大體上不位于鋁電源線或地線704或?qū)щ妼?11 正下方的區(qū)域，以避免電容耦合效應(yīng)(capacitor coupling effect)。依據(jù)本實(shí)施例，導(dǎo)電層710的厚度介于4000埃至6000埃之間，導(dǎo)電層711的厚度 介于1000埃至2500埃之間，并且電容介電質(zhì)層720可為厚度介于250埃至450埃之間的 ONO層。在另一范例中，電性浮動(dòng)的鋁導(dǎo)電層710可被移除。MIM結(jié)構(gòu)的頂板及底板均可合并至本發(fā)明的內(nèi)連接方案中。因?yàn)镸IM的頂板距離 下層金屬線比MIM的底板距離下層金屬線更遠(yuǎn)，耦合效應(yīng)可被減小或者削弱。另一方面，當(dāng) 使用MIM的底板時(shí)，片電阻的減小由于通孔較厚的緣故而更為顯著。圖1-5中的通孔602、612、612a、612b、614及912可具有比圖1-5中的通孔V5、 712，、712及812更大的剖面面積?？蛇x地，圖1_5中的通孔602、612、612a、612b、614及912 可由多個(gè)通孔組成以等效地具有比圖1-5中的通孔V5、712’、712及812更大的剖面面積。 除位于模擬電路區(qū)域外，層600、610、600a、610b及700的結(jié)構(gòu)也可位于集成電路芯片上的 其它區(qū)域，或者位于不包含模擬電路的區(qū)域。應(yīng)當(dāng)注意，盡管本發(fā)明的結(jié)構(gòu)僅體現(xiàn)于圖1-4 中頂層金屬層Mn，依據(jù)本發(fā)明的某些實(shí)施例，本發(fā)明的結(jié)構(gòu)也可用于其它較低層的金屬層。以上所述僅為本發(fā)明的較佳實(shí)施例，本領(lǐng)域相關(guān)的技術(shù)人員依據(jù)本發(fā)明的精神所 做的等效變化與修飾，都應(yīng)當(dāng)涵蓋在所附的申請(qǐng)專(zhuān)利范圍內(nèi)。
權(quán)利要求
一種集成電路芯片，包含半導(dǎo)體襯底；第一內(nèi)連接線，具有位于該半導(dǎo)體襯底上的第一部分及第二部分，其中該第二部分與該第一部分分離；第二內(nèi)連接線，位于該第一內(nèi)連接線下方；第一通孔，將該第一部分電性耦接至該第二內(nèi)連接線；導(dǎo)電層，位于該第一內(nèi)連接線及該第二內(nèi)連接線之間；以及第二通孔，將該導(dǎo)電層電性耦接至該第二部分。
2.如權(quán)利要求1所述的集成電路芯片，其特征在于，該第一通孔及該第二通孔形成于 同一金屬層間介電質(zhì)層內(nèi)。
3.如權(quán)利要求2所述的集成電路芯片，其特征在于，該第一通孔比該第二通孔厚。
4.如權(quán)利要求1所述的集成電路芯片，其特征在于，該第一內(nèi)連接線及該第二內(nèi)連接 線是銅線。
5.如權(quán)利要求1所述的集成電路芯片，其特征在于，該導(dǎo)電層由非銅材料構(gòu)成。
6.如權(quán)利要求5所述的集成電路芯片，其特征在于，該導(dǎo)電層的材料包含鋁、鈦、氮化 鈦、鉭、氮化鉭或其任意組合。
7.如權(quán)利要求1所述的集成電路芯片，其特征在于，該導(dǎo)電層的厚度介于750埃至 6000埃之間。
8.如權(quán)利要求1所述的集成電路芯片，其特征在于，該第一通孔及該第二通孔是與該 第一內(nèi)連接線一起形成的鑲嵌銅通孔。
9.如權(quán)利要求1所述的集成電路芯片，其特征在于，該導(dǎo)電層與金屬_絕緣體_金屬電 容結(jié)構(gòu)的頂板或底板同時(shí)形成。
10.如權(quán)利要求1所述的集成電路芯片，其特征在于，該導(dǎo)電層更經(jīng)由第三通孔與第三 內(nèi)連接線電性?xún)?nèi)連接，該第三內(nèi)連接線與該第一內(nèi)連接線共面。
11.一種集成電路芯片，包含 半導(dǎo)體襯底，其上具有多個(gè)金屬層；電源線或地線，形成于該多個(gè)金屬層的最上層，該電源線或地線具有第一部分及第二 部分，其中該第二部分與該第一部分分離； 下層內(nèi)連接線，位于該電源線或地線下方；第一通孔，形成于金屬層間介電質(zhì)層中，用于將該第一部分電性耦接至該下層內(nèi)連接 線，該金屬層間介電質(zhì)層位于該電源線或地線與該下層內(nèi)連接線之間；以及金屬-絕緣體-金屬結(jié)構(gòu)，形成于該金屬層間介電質(zhì)層中，該金屬-絕緣體-金屬結(jié)構(gòu) 經(jīng)由第二通孔電性耦接至該第二部分。
12.如權(quán)利要求11所述的集成電路芯片，其特征在于，該金屬-絕緣體-金屬結(jié)構(gòu)包含 上層金屬板、下層金屬板以及介于該上層金屬板與該下層金屬板之間的電容介電質(zhì)層。
13.如權(quán)利要求12所述的集成電路芯片，其特征在于，該上層金屬板電性耦接至該電 源線或地線。
14.如權(quán)利要求13所述的集成電路芯片，其特征在于，該上層金屬板的材料包含鋁、 鈦、氮化鈦、鉭、氮化鉭或其任意組合。
15.如權(quán)利要求12所述的集成電路芯片，其特征在于，該下層金屬板電性耦接至該電 源線或地線。
16.如權(quán)利要求12所述的集成電路芯片，其特征在于，該下層金屬板是電性浮動(dòng)的。
17.如權(quán)利要求16所述的集成電路芯片，其特征在于，該下層金屬板包含鋁。
18.如權(quán)利要求12所述的集成電路芯片，其特征在于，該電容介電質(zhì)層包含氧化物介 電質(zhì)或者氧化物_氮化物_氧化物介電質(zhì)。
19.如權(quán)利要求11所述的集成電路芯片，其特征在于，該第一通孔比該第二通孔厚。
20.如權(quán)利要求11所述的集成電路芯片，其特征在于，該多個(gè)金屬層是銅層。
全文摘要
本發(fā)明提供一種集成電路芯片。所述集成電路芯片包含半導(dǎo)體襯底；第一內(nèi)連接線，具有位于半導(dǎo)體襯底上的第一部分及第二部分，其中第二部分與第一部分分離；第二內(nèi)連接線，位于第一內(nèi)連接線下方；第一通孔，將第一部分電性耦接至第二內(nèi)連接線；導(dǎo)電層，位于第一內(nèi)連接線與第二內(nèi)連接線之間；第二通孔，將導(dǎo)電層電性耦接至第二部分。以上所述的集成電路芯片可降低集成電路裝置的電壓降并改善芯片性能。
文檔編號(hào)H01L23/528GK101882611SQ20101000007
公開(kāi)日2010年11月10日 申請(qǐng)日期2010年1月6日 優(yōu)先權(quán)日2009年5月4日
發(fā)明者張?zhí)聿? 林世宏, 涂兆均, 黃志堅(jiān) 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司