專利名稱：監(jiān)視半導(dǎo)體晶片加工時(shí)等離子體引起的損傷的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)，具體地說涉及對(duì)半導(dǎo)體工藝過程的監(jiān)測。
背景技術(shù)：
在大規(guī)模生產(chǎn)設(shè)備中，大規(guī)模集成電路的制造包括成百個(gè)不連續(xù)的加 工步驟，加工步驟從引入空白半導(dǎo)體晶片開始，并且，覆蓋了全部的芯片 生產(chǎn)過程。制造工藝通常被設(shè)計(jì)為分段進(jìn)行， 一些工藝階段用于將半導(dǎo)體 器件被形成在硅的表面，另一些工藝階段包括在硅表面上形成相互金屬連
接的多個(gè)層。大多數(shù)的工藝步驟包括淀積材料層，通過光刻技術(shù)進(jìn)行布 圖，并且，蝕刻掉不需要的部分。淀積的材料主要包括電介質(zhì)材料和金屬 合金。在一些實(shí)例中，布圖層用作臨時(shí)保護(hù)膜。在其它情況下，它們是集 成電路芯片的功能部件。
射頻(RF )等離子體可以被廣泛地使用在許多這樣的工藝處理步驟中。 反應(yīng)離子刻蝕(RIE )提供需要獲得高度的布圖分辨率和精確的二維定位控 制的各相異性蝕刻。這里，氣體化學(xué)蝕刻是通過由RF等離子體提供的單向 離子轟擊支持的。在較高的壓力下完成的等離子體蝕刻是各向同性的。光 致抗蝕劑層經(jīng)常也被去除，但不是通過化學(xué)溶劑溶解，而是通過等離子體 灰化來更干凈地去除。
金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)是一種包括三個(gè)區(qū)域的 電子器件，其中一種類型半導(dǎo)體的兩個(gè)淺區(qū)域(源和漏)被另一種類型的 區(qū)域隔開。中部區(qū)域(溝道)的導(dǎo)電性，通過施加電壓到電極(柵)調(diào)整， 該電極(柵)覆蓋在溝道區(qū)域的上面，并且，由薄的電介質(zhì)層(柵氧化物) 與它分隔開。CMOS (互補(bǔ)MOS)技術(shù)成對(duì)使用MOSFET, —個(gè)是n-型溝 道器件(NMOS),而另一個(gè)是p-型溝道器件(PMOS)。這些器件的簡單 特性和它們的最小的熱消散，特別允許高度小型化，并因此獲得高密度的電路。
覆蓋在溝道區(qū)域上面的柵電介質(zhì)層通常由熱生長二氧化硅組成，并且，
是最關(guān)鍵的MOSFET的部件之一。在制造期間，電介質(zhì)薄膜對(duì)來自外部的
離子體的離子和電子轟擊。位于等離子體反應(yīng)器中的被布圖的半導(dǎo)體晶片 的表面具有多個(gè)暴露到等離子體的導(dǎo)體和電介質(zhì)的區(qū)域。這就會(huì)在等離子 體流中產(chǎn)生局部的不均勻，導(dǎo)致電荷生成在電浮置的導(dǎo)體表面上。
在柵氧化物層被形成以后，它被覆蓋有一層多晶硅，該處限定了柵電 極。該多晶硅層的蝕刻可以通過反應(yīng)離子蝕刻完成，將前者提供到一系列 的將柵氧化物曝光給RF等離子體的工藝中。在這一實(shí)例中，柵電極的區(qū)域 被覆蓋有光致抗蝕劑。當(dāng)蝕刻進(jìn)行時(shí)，暴露的多晶硅提供足夠的導(dǎo)電率， 防止本地電荷增加。然而,當(dāng)接近終點(diǎn)時(shí)，多晶硅層破碎，且殘留的、現(xiàn) 在為絕緣的、圍繞被光致抗蝕劑保護(hù)的柵電極的多晶硅的區(qū)域，起到累積 正電荷的天線的作用。這導(dǎo)致逐漸生成的正電勢足夠高，使得電流通過柵 氧化物。這些多晶硅環(huán)能夠呈現(xiàn)為高的天線對(duì)薄氧化物面積的比率，使得 大量的電流在氧化物中流動(dòng)。當(dāng)蝕刻進(jìn)行時(shí)，多晶硅的環(huán)消失，并且，該 天線區(qū)域被減少到柵電極本身的薄的邊緣。
電流流過柵氧化物的機(jī)制主要是Fowler-Nordheim (FN)隧穿。FN隧 穿發(fā)生在超過10 MV/cm的電場。因此，柵電極上積累的電荷只要能夠在 柵電極上引起10V的電勢，就足夠引起通過100埃的氧化物層的FN隧穿。 在常規(guī)的等離子體反應(yīng)器中非常容易達(dá)到這樣的電勢。過多的FN隧穿電 流最后導(dǎo)致在氧化物中形成正電荷界面陷阱，并且，隨后引起電介質(zhì)擊穿。
將半導(dǎo)體晶片多次暴露于RF等離子體和其它形式的離子輻射的結(jié)果，
是可能發(fā)生輻射損傷和在暴露的半導(dǎo)體部件上的電荷的累積，這導(dǎo)致?lián)p傷 電流流動(dòng)和陷阱電荷，不利地影響半導(dǎo)體器件。因此，在半導(dǎo)體晶片制造 工藝過程中，等離子體引起的損傷是公知的問題。有時(shí)，稱為"天線效應(yīng)" 或者"等離子體引起的柵氧化物損傷"，在集成電路工藝處理期間，等離 子體引起的損傷通常涉及到在絕緣節(jié)點(diǎn)中電荷的累積。這樣的損傷可能影
響集成電路器件的可靠性和性能。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種改進(jìn)的方法和設(shè)備來檢測半導(dǎo)體工藝 中產(chǎn)生的等離子體引起的損傷。
按照本發(fā)明的一個(gè)方面，提供了一種等離子體損傷檢測測試結(jié)構(gòu)，包
括第一天線；電壓源；地線；形成在硅片上的第一晶體管組，第一晶體 管組包括電連接到第三晶體管的第一晶體管，其中，第一晶體管組被電連 接到第一天線；形成在硅片上的第二晶體管組，第二晶體管組包括電連接 到第四晶體管的第二晶體管，其中，第二晶體管組被電連接到地線。
本發(fā)明還提供了一種等離子體損傷檢測測試結(jié)構(gòu)，包括第一天線； 電壓源；地線；形成在硅片上的第一MOS晶體管，第一MOS晶體管包括 第一源、第一柵、和第一漏；形成在硅片上的第二MOS晶體管，第二MOS 晶體管包括第二源、第二柵、和第二漏，其中，第一柵被電連接到第一天 線，第一漏被電連接到電壓源，第一源被電連接到地線，第二漏被電連接 到電壓源，以及，第二源被電連接到地線。
本發(fā)明又提供了一種等離子體損傷評(píng)估的方法，包括下列步驟在硅 襯底上形成測試結(jié)構(gòu)，所述測試結(jié)構(gòu)包括第一晶體管和第二晶體管；測量 第一晶體管的第一閾值電壓；測量第二晶體管的第二閾值電壓；確定在第 一閾值電壓和第二閾值電壓之間的差，所述差表示局部等離子體均勻性； 確定所述差的標(biāo)準(zhǔn)偏移，所述標(biāo)準(zhǔn)偏移表示整體等離子體均勻性。


本發(fā)明的上述的和/或附加的方面和優(yōu)點(diǎn)，從下面結(jié)合附圖對(duì)實(shí)施例的 描述中將變得明顯和容易理解，其中
圖1說明現(xiàn)有技術(shù)的等離子體引起的損傷測試器；
圖2說明按照本發(fā)明的實(shí)施例的具有"并聯(lián)"晶體管結(jié)構(gòu)和"對(duì)稱" 天線結(jié)構(gòu)的等離子體引起的損傷測試器的電路圖3說明按照本發(fā)明的實(shí)施例的具有"并聯(lián)"晶體管結(jié)構(gòu)和"不對(duì)稱" 天線結(jié)構(gòu)的等離子體引起的損傷測試器的電路圖；圖4說明按照本發(fā)明的實(shí)施例的具有"交叉-耦合"型晶體管結(jié)構(gòu)和"對(duì) 稱"天線結(jié)構(gòu)的等離子體引起的損傷測試器的電路圖5說明按照本發(fā)明的實(shí)施例的具有"交叉-耦合"型晶體管結(jié)構(gòu)和"不 對(duì)稱"天線結(jié)構(gòu)的等離子體引起的損傷測試器的電路圖6說明按照本發(fā)明的實(shí)施例的"交叉-耦合"配置；
圖7說明按照本發(fā)明的實(shí)施例的具有"并聯(lián)"晶體管結(jié)構(gòu)和"對(duì)稱" 天線結(jié)構(gòu)的等離子體引起的損傷測試器的電路圖8說明按照本發(fā)明的實(shí)施例的具有"并聯(lián)"晶體管結(jié)構(gòu)和"不對(duì)稱"
天線結(jié)構(gòu)的等離子體引起的損傷測試器的電路圖；和
圖9說明按照本發(fā)明的實(shí)施例的閾值電壓的標(biāo)準(zhǔn)偏移的圖形表示。
具體實(shí)施例方式
不同的實(shí)施例直接指向測試結(jié)構(gòu)和測量方法，監(jiān)視硅片的等離子體引 起的損傷?？偟膩碚f，與其它已知的方法相比較，本發(fā)明的實(shí)施例具有較 高的損傷靈敏度，并且，可以對(duì)電路電平?jīng)_擊進(jìn)行評(píng)估。檢測等離子體引 起的損傷的一個(gè)已知的技術(shù)使用金屬氧化物半導(dǎo)體(MOS)電容器或者連 接于天線的單個(gè)的晶體管，監(jiān)視充電效應(yīng)。通常，"天線"是在硅片處理 期間的暴露于等離子體的導(dǎo)體，例如，在等離子體蝕刻處理期間的金屬層 或者多晶硅(Poly-Si)層。圖1示出了已知的等離子體引起的損傷監(jiān)視技 術(shù)。如圖所示，使用了具有漏4、柵6、和源8的單個(gè)的晶體管2。柵6被 電連接到天線IO。這一現(xiàn)有技術(shù)具有有限的靈敏度，并且，它可能難于對(duì) 電路電平?jīng)_擊引起的損傷進(jìn)行評(píng)估。進(jìn)一步，這一技術(shù)通常僅監(jiān)視某些參 數(shù)或特性，例如，柵氧化物完整性損失(Lg殘余)、器件參數(shù)(Vt，Tm偏 移)，和可靠性參數(shù)(NBTI，HCI)。
在不同的實(shí)施例中，如在下面將更詳細(xì)討論的那樣，本發(fā)明揭示的測 試結(jié)構(gòu)可以使用與并聯(lián)型或者交叉-耦合型晶體管結(jié)構(gòu)匹配的結(jié)構(gòu)，監(jiān)視器 件損傷。而且，測試結(jié)構(gòu)可以使用監(jiān)視局部等離子體均勻性的對(duì)稱天線結(jié) 構(gòu)，和監(jiān)視不平衡天線設(shè)計(jì)的不對(duì)稱天線結(jié)構(gòu)。在不同的實(shí)施例中，許多
8電參數(shù)和可靠性參數(shù)能夠被特征化，包括柵氧化物完整性(Vbd)、器件 (Delta Vt， Delta Gm, Delta ldsat)，匹酉己(STDEV(Delta ldsat)， STDEV(Delta Vt))，和可靠性(NBTI，HCI)。另外，測試結(jié)構(gòu)被形成在硅片中，可以密切 近似在芯片上的實(shí)際的電路，例如放大器。
如在圖2中所示，具有"并聯(lián)"型晶體管結(jié)構(gòu)的測試器IO被示出。晶 體管12和晶體管14被這樣配置它們各自的柵16、 18可以分別被電連接 到天線結(jié)構(gòu)20、 22。在不同的實(shí)施例中，晶體管12、 14可以是MOS晶體 管。在這一實(shí)施例中的天線結(jié)構(gòu)20、 22是對(duì)稱的。晶體管12的漏24和晶 體管14的漏26可以被電連接在一起，并且被電連接到電壓源(表示為 VDD)。如圖所示，晶體管12的源28和晶體管14的源30可以被電連接 在一起，并且，被電連接到地線29 (表示為VSS)。
現(xiàn)在，參考圖3，具有"并聯(lián)"型晶體管結(jié)構(gòu)的測試器32被示出。類 似于圖1，晶體管12的漏24和晶體管14的漏26可以被電連接在一起， 并且，被電連接到電壓源(表示為VDD)。如圖所示，晶體管12的源28 和晶體管14的源30可以-波電連接在一起，并且，帔電連"l矣到地線29。在 這一實(shí)施例中，不對(duì)稱的天線結(jié)構(gòu)被使用，并且，只有晶體管的一個(gè)柵被 電連接到天線22。如圖所示，在這一實(shí)施例中，晶體管的柵18被電連接 到天線22，雖然，對(duì)于本領(lǐng)域普通技術(shù)人員來說，這是明顯的其它的柵 和其它的天線也可以被使用。
現(xiàn)在，參考圖4,具有"交叉-耦合，，型晶體管結(jié)構(gòu)的測試器34被示出。 這一實(shí)施例使用四個(gè)晶體管36、 38、 40和42。四個(gè)晶體管36、 38、 40和 42的每一個(gè)的漏44、 46、 48、和50可以全部被電連接在一起，并且，被 電連接到電壓源(表示為VDD)。晶體管中的兩個(gè)的柵，例如晶體管36 和38的柵52和54,可以分別被電連接在一起，并且，被電連接到天線 60。另外，晶體管中的兩個(gè)的4冊，例如晶體管40和42的4冊56和58，可 以分別被電連接在一起，并且，被電連接到天線62。如圖所示，晶體管36、 38、 40和42的源51、 53、 55、和57可以被電連接在一起，并且，被電連 4妄到地線59。
現(xiàn)在，參考圖5，具有"交叉-耦合，，型晶體管結(jié)構(gòu)的測試器64被示出。這一實(shí)施例^吏用四個(gè)晶體管36、 38、 40和42。類似于圖4，四個(gè)晶體管 36、 38、 40和42的每一個(gè)的漏44、 46、 48、和50,可以全部被電連接在 一起，并且，被電連接到電壓源(表示為VDD)。在這一實(shí)施例中，不對(duì) 稱的天線結(jié)構(gòu)被用于監(jiān)視不平衡的天線設(shè)計(jì)。于是，兩個(gè)晶體管中的柵， 例如晶體管40和42的柵56和58，可以分別被電連接在一起，并且，被 電連接到天線62。在這一實(shí)施例中，其它的柵，例如柵52和54,可以不 電連接到天線。晶體管36、 38、 40和42的源51、 53、 55、和57，可以被 電連接在一起，并且，被電連接到地線59。
圖6提供按照本發(fā)明的一些實(shí)施例的晶體管"交叉-耦合"配置的圖形 表示。如圖所示，"L"晶體管可以用LU84和LB86表示。"LU，，表示"左 上"，并且，LB代表"左下"。在不同的實(shí)施例中，"LU，，可以稱為漏， 并且，LB可以稱為源。如圖所示，"R"晶體管可以用RU卯和RB92表 示。"RU"表示"右上"，并且，"RB"代表"右下"。在不同的實(shí)施例 中，RU可以稱為漏，并且，LB可以稱為源。如圖所示，在交叉-耦合型實(shí) 施例中，LU84可以被連接到RB92,并且，LB86可以被連接到RU卯。
不同的測試器的實(shí)施例可以被用于測量電的和可靠性的參數(shù)，例如單 個(gè)晶體管漂移和匹配性能的衰減。如在圖7和8中所示，為了診斷的目的， 可以測量和分析晶體管12和14的閾值電壓。在圖7中，測試器被表示為 配置具有并聯(lián)匹配結(jié)構(gòu)和對(duì)稱的天線結(jié)構(gòu)(類似于在圖2中所示的實(shí)施 例)，以及，在圖8中的測試器被配置具有并聯(lián)匹配結(jié)構(gòu)和不對(duì)稱的天線 結(jié)構(gòu)(類似于在圖3中所示的實(shí)施例)。在圖7和8中，晶體管12的閾 值電壓用VtL表示，并且，晶體管14的閾值電壓用VtR表示。
圖9的圖形66表示匹配性能衰減與Vt匹配的關(guān)系。很明顯測試器 也能夠被用于測量其它的性能，例如單個(gè)晶體管的漂移。標(biāo)準(zhǔn)的Delta Vt 偏移被表示在垂直軸線68上。在這一實(shí)施例中，Delta Vt等于從V儀中減 去VtL，如在等式1中所示
Delta Vt = VtR - VtL 等式1
在該圖形上，通過點(diǎn)70a、 70b、 70c、和70d， Delta Vt表示參考的標(biāo) 準(zhǔn)偏移。使用在圖7中所示的測試結(jié)構(gòu)的Delta Vt的標(biāo)準(zhǔn)偏移，通過點(diǎn)72a、72b、 72c、和72d，被表示在該圖形上。使用在圖8中所示的測試結(jié)構(gòu)的 Delta Vt的標(biāo)準(zhǔn)偏移，通過點(diǎn)74a、 74b、 74c、和74d,被表示在該圖形上。 在圖7中所示的測試結(jié)構(gòu)，使用具有并聯(lián)晶體管裝置的對(duì)稱的天線結(jié)構(gòu)。 在圖8中所示的測試結(jié)構(gòu)，使用具有并聯(lián)晶體管裝置的不對(duì)稱的天線結(jié)構(gòu)。 Delta Vt表示局部等離子體均勻性，但是，Delta Vt的標(biāo)準(zhǔn)偏移指示出整體 等離子體均勻性。對(duì)于本領(lǐng)域普通技術(shù)人員來說，這是明顯的使用任何 合適的技術(shù)，例如使用測試探測器，能夠測量閾值電壓。另外，對(duì)于本領(lǐng) 域普通技術(shù)人員來說，這也是明顯的其它的測試結(jié)構(gòu)配置能夠被用于特 征化并求得其它的參數(shù)。本發(fā)明的實(shí)施例不限于在這里揭示的特定的實(shí)施例。因此，這里的實(shí) 施例是用來說明本發(fā)明的，而不是對(duì)本發(fā)明的限制。其它人士可以進(jìn)行變 化和修改，但是，不會(huì)偏離權(quán)利要求確定的保護(hù)范圍。于是，應(yīng)該明白 所有這樣的等同物、變化和修改，均落入由權(quán)利要求確定的范圍之中。總之，通過使用在這里說明的概念而產(chǎn)生的多個(gè)好處已經(jīng)被描述。前 述的對(duì)一個(gè)或多個(gè)實(shí)施例的描述，代表說明和描述的目的。這不是對(duì)揭示 的精密形式的窮盡或限制。按照上述的技術(shù)，可以進(jìn)行修改和變化。為了 說明原理和實(shí)際應(yīng)用， 一個(gè)或多個(gè)實(shí)施例已經(jīng)4皮選取和描述，因此，對(duì)本 領(lǐng)域熟練技術(shù)人員來說，能夠使用各種不同的實(shí)施例和不同的修改，適合 于預(yù)期的實(shí)際應(yīng)用。權(quán)利要求書確定所有的保護(hù)范圍。
權(quán)利要求
1.一種等離子體損傷檢測測試結(jié)構(gòu)，包括第一天線；電壓源；地線；形成在硅片上的第一晶體管組，第一晶體管組包括電連接到第三晶體管的第一晶體管，其中，第一晶體管組被電連接到第一天線；形成在硅片上的第二晶體管組，第二晶體管組包括電連接到第四晶體管的第二晶體管，其中，第二晶體管組被電連接到地線。
2. 按照權(quán)利要求1所述的測試結(jié)構(gòu)，還包括 第二天線；其中，第二晶體管組被電連接到第二天線。
3. 按照權(quán)利要求2所述的測試結(jié)構(gòu)，其中 第一晶體管包括第一源、第一柵、和第一漏； 第二晶體管包括第二源、第二柵、和第二漏； 第三晶體管包括第三源、第三柵、和第三漏；和 第四晶體管包括第四源、第四柵、和第四漏，其中 第一柵被電連接到第三柵，并且，第二柵被電連接到第四柵； 第 一柵和第三柵被電連接到第 一 天線；第二柵和第四柵被電連接到第二天線。
4. 按照權(quán)利要求3所述的測試結(jié)構(gòu)，其中第一源、第二源、第三源、 和第四源被電連接到地線；第一漏、第二漏、第三漏、和第四漏被電連接 到電壓源。
5. —種等離子體損傷檢測測試結(jié)構(gòu)，包括 第一天線；電壓源； 地線；形成在硅片上的第一MOS晶體管，第一MOS晶體管包括第一源、第一柵、和第一漏；形成在硅片上的第二MOS晶體管，第二MOS晶體管包括第二源、第 二柵、和第二漏，其中，第一柵被電連接到第一天線，第一漏被電連接到 電壓源，第一源被電連接到地線，第二漏被電連接到電壓源，以及，第二 源被電連接到地線。
6. 按照權(quán)利要求5所述的測試結(jié)構(gòu)，還包括 第二天線；其中，第二柵被電連接到第二天線。
7. 按照權(quán)利要求5所述的測試結(jié)構(gòu)，其中 第三MOS晶體管包括第三源、第三柵、和第三漏；第四MOS晶體管包括第四源、第四柵、和第四漏，其中，第三柵被電 連接到第一天線，其中，第三漏被電連接到電壓源，其中，第三源被電連 接到地線，其中，第二柵被電連接到第四柵，其中，第四漏被電連接到電 壓源，其中，第四源被電連接到地線。
8. 按照權(quán)利要求7所述的測試結(jié)構(gòu)，其中 第一柵^皮電連接到第三柵，并且，第四柵凈皮電連接到第二柵。
9. 一種等離子體損傷評(píng)估的方法，包括下列步驟 在硅襯底上形成測試結(jié)構(gòu)，所述測試結(jié)構(gòu)包括第一晶體管和第二晶體管；測量第 一 晶體管的第 一 閾值電壓； 測量第二晶體管的第二閾值電壓；確定在第一閾值電壓和第二閾值電壓之間的差，所述差表示局部等離 子體均勻性；確定所述差的標(biāo)準(zhǔn)偏移，所述標(biāo)準(zhǔn)偏移表示整體等離子體均勻性。
10. 按照權(quán)利要求9所述的方法，其中第一柵被電連接到天線。
11. 按照權(quán)利要求IO所述的方法，其中所述測試結(jié)構(gòu)還包括第三晶 體管和第四晶體管，第三晶體管包括第三源、第三柵、和第三漏，并且， 第四晶體管包括第四源、第四柵、和第四漏，其中第一晶體管包括第一源、第一柵、和第一漏，并且，第二晶體管包括第二源、第二柵、和第二
12. 按照權(quán)利要求11所述的方法，其中第一柵被電連接到天線。
13. 按照權(quán)利要求12所述的方法，其中所述測試結(jié)構(gòu)還包括第二天 線，其中第二柵和第四柵被電連接到第二天線。
14. 按照權(quán)利要求13所述的方法，還包括下列步驟 測量第一晶體管的第三閾值電壓； 測量第二晶體管的第四閾值電壓。
全文摘要
本發(fā)明公開了一種等離子體損傷檢測測試結(jié)構(gòu)。該等離子體損傷檢測測試結(jié)構(gòu)包括第一天線，電壓源，地線，含有第一源、第一柵和第一漏的第一晶體管。所述等離子體損傷檢測測試結(jié)構(gòu)還包括包含有第二源、第二柵和第二漏的第二晶體管。第一柵被電連接到所述第一天線，所述第一漏和所述第二漏被電連接到所述電壓源，并且，所述第一源和所述第二源被電連接到所述地線。在不同的實(shí)施例中，可以使用多種天線。天線可以具有多種結(jié)構(gòu)，例如對(duì)稱的配置或不對(duì)稱的配置。在不同的實(shí)施例中，可以使用并聯(lián)或交叉配置的多個(gè)晶體管。
文檔編號(hào)H01L21/66GK101577266SQ20081016768
公開日2009年11月11日 申請(qǐng)日期2008年10月21日 優(yōu)先權(quán)日2008年5月8日
發(fā)明者翁武得, 聶吉祥 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司