專利名稱：封裝載板的線路結構以及多芯片封裝體的制作方法
技術領域：
本發(fā)明涉及一種封裝載板的線路結構以及具有前述線路結構的多芯片封裝體，且
特別是有關于一種適于承載多個打線接合型態(tài)的發(fā)光二極管芯片的線路結構以及具有前述線路結構的多芯片封裝體。
背景技術：
目前世界各先進國家均已積極開發(fā)光電材料工業(yè)，由于發(fā)光二極管具有很長的使用壽命以及較低的耗電力，因此發(fā)光二極管的應用正趨向普遍化。發(fā)光二極管可應用在大型顯示的電子廣告牌、紅綠燈、汽車方向燈以及照明方面。目前的發(fā)光二極管產業(yè)朝著高亮度、低光損的目標邁進，以使發(fā)光二極管足以取代傳統(tǒng)的照明措施。 然而，目前要提高發(fā)光二極管的亮度、降低其光損失，除了從發(fā)光二極管本身結構改進以外，發(fā)光二極管芯片的封裝方式更是影響其發(fā)光亮度、發(fā)光均勻度與元件壽命的關鍵?，F(xiàn)有技術是以多芯片封裝的方式將多個發(fā)光二極管芯片封裝于同一基板上以形成一多芯片封裝體，如此一來，具有多個發(fā)光二極管芯片的多芯片封裝體的亮度、顏色將有更多的變化。多芯片封裝體中的多個發(fā)光二極管芯片彼此之間可采用并聯(lián)、串聯(lián)或串并聯(lián)的方式電性連接。 在現(xiàn)有技術中，多芯片封裝體中的多個芯片墊是以陣列的方式排列，且于各發(fā)光二極管芯片的周邊區(qū)域中配置有多個分別與不同電極連接的打線接墊。位于每一芯片墊的周邊區(qū)域中的這些打線接墊的方位都是相同的。各發(fā)光二極管芯片配置于各芯片墊上并通過一第一導線與一第二導線分別與位于各芯片墊的周邊區(qū)域中不同的打線接墊電性連接，以使發(fā)光二極管芯片彼此之間為并聯(lián)、串聯(lián)或串并聯(lián)。 當多芯片封裝體中的發(fā)光二極管芯片之間以串聯(lián)或串并聯(lián)的方式電性連接時，其中一發(fā)光二極管芯片可通過第一導線與第二導線分別與位于其周邊區(qū)域中的第一打線接墊以及第二打線接墊電性連接。其中另一發(fā)光二極管芯片則可通過第一導線與第二導線分別與位于其周邊區(qū)域中的第二打線接墊以及第三打線接墊電性連接。因此，前述二發(fā)光二極管芯片的打線方向不同。 然而，于打線工藝中，改變打線的方向將降低打線的速度以及打線工藝的良率，并導致產能低落且制作成本提高。因此，如何在不改變打線方向的情況下，使發(fā)光二極管芯片之間可以以串聯(lián)或串并聯(lián)的方式電性連接是目前亟待解決的課題。
發(fā)明內容
本發(fā)明提出一種封裝載板的線路結構，其有助于使之后的打線工藝不需改變打線方向。 本發(fā)明另提出一種多芯片封裝體，其于制作過程中，不需改變打線方向，故可以較快的打線速度制作且打線工藝的良率較佳。 本發(fā)明提出一種封裝載板的線路結構，適于承載多個打線接合型態(tài)的發(fā)光二極管芯片，線路結構包括多個芯片墊、多個第一打線接合墊、多個第二打線接合墊、多個第三打線接合墊、多個第四打線接合墊、一第一電極、一第二電極、一第三電極與一第四電極。這些芯片墊排列成MxN陣列，用以放置發(fā)光二極管芯片。第一打線接合墊其中之一、第二打線接合墊其中之一、第三打線接合墊其中之一與第四打線接合墊其中之一是依序排列于每一芯片墊的周邊區(qū)域，而第S列中的各第一至第四打線接合墊的方位相對于第S-l及S+l列中的各第一至第四打線接合墊的方位相差一個象限，其中M、N為大于1的正整數，而S為2 N的正整數。第一電極具有多個第一分支線路，這些第一分支線路分別與第1 N列的M個第一打線接合墊相連接。第二電極具有多個第二分支線路，這些第二分支線路分別與第1 N列的M個第二打線接合墊相連接。第三電極具有多個第三分支線路，這些第三分支線路分別與第1 N列的M個第三打線接合墊相連接。第四電極具有多個第四分支線路，這些第四分支線路分別與第1 N列的M個第四打線接合墊相連接。 在本發(fā)明的一實施例中，第S列中的各第一至第四打線接合墊的方位相對于第
s-i列中的各第一至第四打線接合墊的方位分別沿逆時針方向相差一個象限。 在本發(fā)明的一實施例中，第S列中的各第一至第四打線接合墊的方位相對于第
s-i列中的各第一至第四打線接合墊的方位分別沿順時針方向相差一個象限。 在本發(fā)明的一實施例中，第一電極具有一第一主體部，第二電極具有一第二主體部，第三電極具有一第三主體部，第四電極具有一第四主體部，且第一主體部、第二主體部、第三主體部與第四主體部依序順時針排列于由芯片墊排列而成的MxN陣列的周邊區(qū)域。
在本發(fā)明的一實施例中，第一分支線路系自第一主體部朝向芯片墊延伸，且分別與第1 N列的M個第一打線接合墊相連接。 在本發(fā)明的一實施例中，第四分支線路自第四主體部朝向芯片墊延伸，且分別與第1 N列的M個第四打線接合墊相連接。 在本發(fā)明的一實施例中，第一分支線路與第二分支線路彼此相互交錯排列。
在本發(fā)明的一實施例中，第三分支線路與第四分支線路彼此相互交錯排列。
本發(fā)明提出一種多芯片封裝體包括一基板、多個芯片墊、多個發(fā)光二極管芯片、一第一電極、一第二電極、一第三電極與一第四電極。芯片墊配置于基板上，芯片墊排列成MxN陣列。各芯片墊的周邊區(qū)域包括依序順時針排列的一第一打線接合墊、一第二打線接合墊、一第三打線接合墊與一第四打線接合墊。第S列中的各第一至第四打線接合墊的方位相對于第S-l及S+l列中的各第一至第四打線接合墊的方位分別相差一個象限，其中M、 N為大于1的正整數，而S為2 N的正整數。各發(fā)光二極管芯片配置于芯片墊其中之一上。第一電極具有多個第一分支線路，這些第一分支線路分別與第1 N列的M個第一打線接合墊相連接。第二電極具有多個第二分支線路，這些第二分支線路分別與第1 N列的M個第二打線接合墊相連接。第三電極具有多個第三分支線路，這些第三分支線路分別與第1 N列的M個第三打線接合墊相連接。第四電極具有多個第四分支線路，這些第四分支線路分別與第1 N列的M個第四打線接合墊相連接。各發(fā)光二極管芯片電性連接于各發(fā)光二極管芯片的同一側的打線接合墊其中之二，其中二打線接合墊選自第一打線接合墊、第二打線接合墊、第三打線接合墊與第四打線接合墊。 在本發(fā)明的一實施例中，第S列中的各第一至第四打線接合墊的方位相對于第
s-i列中的各第一至第四打線接合墊的方位沿逆時針方向相差一個象限。
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在本發(fā)明的一實施例中，第S列中的各第一至第四打線接合墊的方位相對于第
s-i列中的各第一至第四打線接合墊的方位沿順時針方向相差一個象限。 在本發(fā)明的一實施例中，第一電極具有一第一主體部，第二電極具有一第二主體部，第三電極具有一第三主體部，第四電極具有一第四主體部，且第一主體部、第二主體部、第三主體部與第四主體部依序順時針排列于由芯片墊排列而成的MxN陣列的周邊區(qū)域。
在本發(fā)明的一實施例中，基板包括一絕緣層，第一電極、第二電極、各第一至第四打線接合墊配置于絕緣層上，且第三電極與第四電極配置于絕緣層下并貫穿絕緣層以分別與第三打線接合墊及第四打線接合墊相連接。 在本發(fā)明的一實施例中，多芯片封裝體還包括多條第一導線與多條第二導線，其中該些第一導線與該些第二導線至少其中之一分別電性連接于各發(fā)光二極管芯片與位于各發(fā)光二極管芯片的同一側的打線接合墊其中之二 。 在本發(fā)明的一實施例中，成對的第一導線與成對的第二導線分別電性連接各發(fā)光二極管芯片與位于各發(fā)光二極管芯片的同一側的打線接合墊其中之二。 在本發(fā)明的一實施例中，多芯片封裝體還包括一覆蓋層，配置于絕緣層上并覆蓋
第一打線接合墊、第二打線接合墊、第三打線接合墊與第四打線接合墊，覆蓋層具有多個開
口以暴露出發(fā)光二極管芯片以及位于各發(fā)光二極管芯片周邊區(qū)域的第一至第四打線接合
墊鄰近各發(fā)光二極管芯片的部分。 在本發(fā)明的一實施例中，覆蓋層為樹脂。 承上所述，本發(fā)明的線路結構的第S列中的各第一 第四打線接合墊的方位相對于第S-l列中的各第一 第四打線接合墊的方位分別相差一個象限。因此，第一導線與第二導線都可分別與位于各發(fā)光二極管芯片的同一側的二打線接合墊電性連接。如此一來，本發(fā)明于制作第一導線或第二導線時，不需改變打線方向。 為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式，作詳細說明如下。
圖1A為本發(fā)明一實施例之封裝載板的線路結構的示意 圖1B為圖1A之封裝載板的線路結構的分解 圖2為本發(fā)明一實施例之多芯片封裝體的示意圖。
主要元件符號說明100線路結構110第一電極112第一分支線路114第一主體部120第二電極122第二分支線路124第二主體部130第三電極132第三分支線路
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134:第三主體部 140:第四電極 142:第四分支線路 144:第四主體部 200 :多芯片封裝體 210 :基板 212 :絕緣層 220 :發(fā)光二極管芯片 222、224、226、228 :發(fā)光二極管芯片的一側 230 :第一導線 240 :第二導線 250 :覆蓋層 C:芯片墊 OP:開口 P :打線接合墊 Pl :第一打線接合墊 P2 :第二打線接合墊 P3 :第三打線接合墊 P4:第四打線接合墊 S :封裝載板
具體實施例方式
圖1A為本發(fā)明一實施例的封裝載板的線路結構的示意圖，圖1B為圖1A之封裝載板的線路結構的分解圖。 請同時參照圖1A與圖1B，本實施例的封裝載板S的線路結構IOO適于承載多個打線接合型態(tài)的發(fā)光二極管芯片(未繪示)。線路結構100包括多個芯片墊C、一第一打線接合墊P1、一第二打線接合墊P2、一第三打線接合墊P3、一第四打線接合墊P4、一第一電極110、一第二電極120、一第三電極130與一第四電極140。這些芯片墊C排列成MxN陣列，用以放置發(fā)光二極管芯片，其中M、N為大于1的正整數。為方便說明，本實施例是以9個芯片墊C所排列而成的3x3陣列作說明，然并非用以限定本發(fā)明的芯片墊C的數目以及M值與N值。 第一打線接合墊P1、第二打線接合墊P2、第三打線接合墊P3與第四打線接合墊P4依序排列于每一芯片墊C的周邊區(qū)域。第S列中的各第一 第四打線接合墊Pl P4的方位相對于第S-l及S+l列中的各第一 第四打線接合墊Pl P4的方位分別相差一個象限，而S為2 N的正整數。于本實施例中，各打線接合墊P的方位例如是各打線接合墊P相對于其所對應的芯片墊C的中心點的方位。 在于本實施例中，當S為2時，第S列中的各第一 第四打線接合墊Pl P4的方位相對于第S-l列中的各第一 第四打線接合墊Pl P4的方位分別相差一個象限。舉例來說，第S列中的各第一 第四打線接合墊Pl P4的方位相較于第S-l列中的各第一 第四打線接合墊PI P4的方位分別為沿逆時針方向相差一個象限，而第S+l列中的各第一 第四打線接合墊PI P4的方位相較于第S列中的各第一 第四打線接合墊PI P4的方位分別為沿逆時針方向相差一個象限。也就是說，第S-l列中的各第一 第四打線接合墊PI P4的方位沿逆時針方向旋轉90度，則為第S列中的各第一 第四打線接合墊PI P4的方位，第S列中的各第一 第四打線接合墊PI P4的方位沿逆時針方向旋轉90度，則為第S+l列中的各第一 第四打線接合墊PI P4的方位。當然，在其它實施例中，也可以是第S列及第S+l列中的各第一 第四打線接合墊PI P4的方位相對于第S-l列及第S列中的各第一 第四打線接合墊PI P4的方位分別為沿順時針方向相差一個象限。 請再次參照圖1A與圖1B，為使第1 N列的M個第一打線接合墊P1與第一電極110相連接，第一電極110可具有多個第一分支線路112，以通過這些第一分支線路112分別與第1 N列的M個第一打線接合墊P1相連接。同理，第二電極120可具有多個第二分支線路122，以通過這些第二分支線路122分別與第1 N列的M個第二打線接合墊P2相連接。第三電極130可具有多個第三分支線路132，以通過這些第三分支線路132分別與第1 N列的M個第三打線接合墊P3相連接。第四電極140可具有多個第四分支線路142，以通過這些第四分支線路142分別與第1 N列的M個第四打線接合墊P4相連接。
此外，于本實施例中，第一 電極110具有一第一主體部114，第二電極120具有一第二主體部124，而第三電極130具有一第三主體部134，且第四電極140具有一第四主體部144。而且，第一主體部114、第二主體部124、第三主體部134與第四主體部144例如是依序順時針排列于由芯片墊C排列而成的MxN陣列的周邊區(qū)域。 于本實施例中，這些第一分支線路112可由第一主體部114向右延伸以依序與第1 N列的M個第一打線接合墊Pl連接。這些第二分支線路122可由第二主體部124向左延伸以依序與第1 N列的M個第二打線接合墊P2連接。由前述可知，這些第一分支線路112與這些第二分支線路122相互交錯排列但并不相連。 并且，于本實施例中，這些第三分支線路132可由第三主體部134向左延伸以依
序與第1 N列的M個第三打線接合墊P3連接。這些第四分支線路142可由第四主體部
144向右延伸以依序與第1 N列的M個第四打線接合墊P4連接。由前述可知，這些第三
分支線路132與這些第四分支線路142相互交錯排列但并不相連。值得注意的是，前述的
第一 第四分支線路112、122、132、142的排列方式僅為本發(fā)明的一種實施方式，然并非用
以限定本發(fā)明，而熟知此技藝者當可做各種更動與潤飾。 以下則將詳細介紹具有線路結構100的多芯片封裝體。 圖2為本發(fā)明一實施例的多芯片封裝體的示意圖。請參照圖1A、圖1B與圖2，本實施例的多芯片封裝體200包括一基板210、多個芯片墊C、多個發(fā)光二極管芯片220、一第一電極110、一第二電極120、一第三電極130與一第四電極140，其中這些芯片墊C與第一 第四電極110、120、130、140構成線路結構100。 請同時參照圖1A、圖1B與圖2，于本實施例中，為使第一電極110、第二電極120、第三電極130與第四電極140彼此之間絕緣，基板210具有一絕緣層212，而第一電極110、第二電極120、各第一 第四打線接合墊Pl P4皆配置于絕緣層212上。
第三電極130與第四電極140皆配置于絕緣層212下并貫穿絕緣層212以分別與
8第三打線接合墊P3及第四打線接合墊P4相連接。于圖1A中，由于第三電極130與第四電 極140皆配置于絕緣層212下，因此第三電極130與第四電極140皆以虛線表示。第三電 極130與第四電極140可通過貫穿絕緣層212的多個貫孔(未繪示)而分別與第三打線接 合墊P3及第四打線接合墊P4相連接。當然，于其它實施例中，亦可通過其它的線路布局方 式使第一電極110、第二電極120、第三電極130與第四電極140以及各第一 第四打線接 合墊Pl P4皆配置于同一平面上。 各發(fā)光二極管芯片220配置于芯片墊C其中之一上。各發(fā)光二極管芯片220電性 連接于各發(fā)光二極管芯片220的同一側的打線接合墊P其中之二，其中二打線接合墊P選 自第一打線接合墊Pl、第二打線接合墊P2、第三打線接合墊P3與第四打線接合墊P4。舉例 來說，多芯片封裝體200可具有多條第一導線230與多條第二導線240，其中第一導線230 與第二導線240至少其中之一分別電性連接各發(fā)光二極管芯片220與位于各發(fā)光二極管芯 片220的同一側的打線接合墊P其中之二。如此一來，發(fā)光二極管芯片220之間是以串并 聯(lián)的方式電性連接，其中位于同一列的發(fā)光二極管芯片220之間彼此并聯(lián)，而位于相鄰列 的發(fā)光二極管芯片220之間彼此串聯(lián)。 于本實施例中，每一發(fā)光二極管芯片220具有成對的第一導線230與第二導線 240。圖2繪示成對的第一導線230與成對的第二導線240分別電性連接于發(fā)光二極管芯 片220與位于各發(fā)光二極管芯片220同一側邊222的打線接合墊P其中之二。也就是說， 成對的第一導線230電性連接發(fā)光二極管芯片220與位于發(fā)光二極管芯片220 —側邊222 的打線接合墊P其中之一，而成對的第二導線240電性連接發(fā)光二極管芯片220與同樣位 于發(fā)光二極管芯片220的側邊222的另一打線接合墊P。值得注意的是，本實施例的各發(fā)光二極管芯片220具有四側222、224、226、228，而
成對的第一導線230與成對的第二導線240可分別與位于各發(fā)光二極管芯片220任一側的 二打線接合墊P電性連接，且每一對第一導線230與每一對第二導線240分別與位于發(fā)光 二極管芯片220同一側的二打線接合墊P電性連接。 相較于現(xiàn)有技術，由于本實施例的線路結構100的第S列中的各第一 第四打線 接合墊Pl P4的方位相對于第S-l列中的各第一 第四打線接合墊Pl P4的方位分別 相差一個象限，因此第一導線230與第二導線240都可分別與位于各發(fā)光二極管芯片220 的同一側的二打線接合墊P電性連接。如此一來，本實施例于制作第一導線230或第二導 線240時，不需改變打線方向。因此，在制作本實施例的多芯片封裝體200時，可以較快的 打線速度制作且打線工藝的良率較佳，進而可使產能提升并可使制作成本降低。
此外，在本實施例中，多芯片封裝體200還可具有一覆蓋層250，其配置于絕緣層 212上并覆蓋第一 第四電極110、120、130、140以及第一 第四打線接合墊Pl P4，以保 護第一 第四電極110、 120、 130、 140以及第一 第四打線接合墊P1 P4。覆蓋層250具 有多個開口 0P以暴露出發(fā)光二極管芯片220以及位于各發(fā)光二極管芯片220周邊區(qū)域的 第一 第四打線接合墊P1 P4鄰近各發(fā)光二極管芯片220的部分。覆蓋層250的材質包 括樹脂等絕緣材料。 綜上所述，本發(fā)明的線路結構的第S列中的各第一 第四打線接合墊的方位相對 于第S-l列中的各第一 第四打線接合墊的方位分別相差一個象限。因此，第一導線與第 二導線都可分別與位于各發(fā)光二極管芯片的同一側的二打線接合墊電性連接。如此一來，本發(fā)明于制作第一導線或第二導線時，不需改變打線方向。因此，于制作本發(fā)明的多芯片封 裝體時，可以較快的打線速度制作且打線工藝的良率較佳，進而可使產能提升并可使制作 成本降低。 雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬領域中具 有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的 保護范圍當視后附的申請專利范圍所界定的為準。
權利要求
一種封裝載板的線路結構，適于承載多個打線接合型態(tài)的發(fā)光二極管芯片，其特征在于該線路結構包括多個芯片墊，排列成MxN陣列，用以放置該些發(fā)光二極管芯片；多個第一打線接合墊、多個第二打線接合墊、多個第三打線接合墊與多個第四打線接合墊，其中該些第一打線接合墊其中之一、該些第二打線接合墊其中之一、該些第三打線接合墊其中之一與該些第四打線接合墊其中之一依序排列于每一該些芯片墊的周邊區(qū)域，而第S列中的各該些第一至第四打線接合墊的方位相對于第S-1及S+1列中的各該些第一至第四打線接合墊的方位相差一個象限，其中M、N為大于1的正整數，而S為2～N的正整數；第一電極，具有多個第一分支線路，分別與第1～N列的M個第一打線接合墊相連接；第二電極，具有多個第二分支線路，分別與第1～N列的M個第二打線接合墊相連接；第三電極，具有多個第三分支線路，分別與第1～N列的M個第三打線接合墊相連接；以及第四電極，具有多個第四分支線路，分別與第1～N列的M個第四打線接合墊相連接。
2. 如權利要求1所述的封裝載板的線路結構，其特征在于，所述第S列中的各該些第一至第四打線接合墊的方位相對于第S-l列中的各該些第一至第四打線接合墊的方位沿逆時針方向相差一個象限。
3. 如權利要求1所述的封裝載板的線路結構，其特征在于，所述第S列中的各該些第一至第四打線接合墊的方位相對于第S-l列中的各該些第一至第四打線接合墊的方位沿順時針方向相差一個象限。
4. 如權利要求1所述的封裝載板的線路結構，其特征在于，該第一電極具有第一主體部，該第二電極具有第二主體部，該第三電極具有第三主體部，該第四電極具有第四主體部，且該第一主體部、該第二主體部、該第三主體部與該第四主體部依序排列于由該些芯片墊排列而成的MxN陣列的周邊區(qū)域。
5. 如權利要求4所述的封裝載板的線路結構，其特征在于，該些第一分支線路自該第一主體部朝向該些芯片墊延伸，且分別與第1 N列的M個該些第一打線接合墊相連接。
6. 如權利要求4所述的封裝載板的線路結構，其特征在于，該些第四分支線路自該第四主體部朝向該些芯片墊延伸，且分別與第1 N列的M個該些第四打線接合墊相連接。
7. 如權利要求1所述的封裝載板的線路結構，其特征在于，該些第一分支線路與該些第二分支線路彼此相互交錯排列。
8. 如權利要求1所述的封裝載板的線路結構，其特征在于，該些第三分支線路與該些第四分支線路系彼此相互交錯排列。
9. 一種多芯片封裝體，其特征在于包括基板；多個芯片墊，配置于該基板上，該些芯片墊排列成MxN陣列，各該些芯片墊的周邊區(qū)域包括依序順時針排列的第一打線接合墊、第二打線接合墊、第三打線接合墊與第四打線接合墊，且第S列中的各該些第一至第四打線接合墊的方位相對于第S-l及S+l列中的各該第一至第四打線接合墊的方位分別相差一個象限，其中M、N為大于1的正整數，而S為2 N的正整數；多個發(fā)光二極管芯片，各該些發(fā)光二極管芯片配置于該些芯片墊其中之一上；第一電極，具有多個第一分支線路，分別與第1 N列的M個第一打線接合墊相連接；第二電極，具有多個第二分支線路，分別與第1 N列的M個第二打線接合墊相連接；第三電極，具有多個第三分支線路，分別與第1 N列的M個第三打線接合墊相連接；以及第四電極，具有多個第四分支線路，分別與第1 N列的M個第四打線接合墊相連接；其中，各該些發(fā)光二極管芯片電性連接于各該些發(fā)光二極管芯片同一側的該些打線接合墊其中之二，其中該二打線接合墊選自該第一打線接合墊、該第二打線接合墊、該第三打線接合墊以及該第四打線接合墊。
10. 如權利要求9所述的多芯片封裝體，其特征在于，所述第S列中的各該些第一至第四打線接合墊的方位相對于第S-l列中的各該些第一至第四打線接合墊的方位沿逆時針方向相差一個象限。
11. 如權利要求9所述的多芯片封裝體，其特征在于，所述第S列中的各該些第一至第四打線接合墊的方位相對于第S-l列中的各該些第一至第四打線接合墊的方位沿順時針方向相差一個象限。
12. 如權利要求9所述的多芯片封裝體，其特征在于，該第一 電極具有第一主體部，該第二電極具有第二主體部，該第三電極具有第三主體部，該第四電極具有第四主體部，且該第一主體部、該第二主體部、該第三主體部與該第四主體部依序順時針排列于由該些芯片墊排列而成的MxN陣列的周邊區(qū)域。
13. 如權利要求9所述的多芯片封裝體，其特征在于，該基板包括絕緣層，該第一電極、該第二電極、各該些第一至第四打線接合墊配置于該絕緣層上，而該第三電極與該第四電極配置于該絕緣層下并貫穿于該絕緣層以分別與該些第三打線接合墊及該些第四打線接合墊相連接。
14. 如權利要求9所述的多芯片封裝體，其特征在于，包括多條第一導線與多條第二導線，其中該些第一導線以及該些第二導線至少其中之一分別電性連接于各該些發(fā)光二極管芯片及位于各該些發(fā)光二極管芯片同一側的該些打線接合墊其中之二。
15. 如權利要求14所述的多芯片封裝體，其特征在于，其中成對的該第一導線與成對的該第二導線分別電性連接于各該些發(fā)光二極管芯片與位于各該些發(fā)光二極管芯片同一側的該些打線接合墊其中之二 。
16. 如權利要求9所述的多芯片封裝體，其特征在于，還包括覆蓋層，配置于該絕緣層上并覆蓋該些第一打線接合墊、該些第二打線接合墊、該些第三打線接合墊與該些第四打線接合墊，該覆蓋層具有多個開口以暴露出該些發(fā)光二極管芯片以及位于各該發(fā)光二極管芯片周邊區(qū)域的該第一至第四打線接合墊鄰近各該些發(fā)光二極管芯片的部分。
17. 如權利要求16所述的多芯片封裝體，其特征在于，該覆蓋層為樹脂。
全文摘要
本發(fā)明公開了一種封裝載板的線路結構以及多芯片封裝體，所述封裝載板的線路結構包括多個芯片墊、一第一電極、一第二電極、一第三電極與一第四電極。這些芯片墊排列成MxN陣列。各芯片墊的周邊區(qū)域包括依序順時針排列的一第一打線接合墊、一第二打線接合墊、一第三打線接合墊與一第四打線接合墊，且第S列中的各第一～第四打線接合墊的方位相對于第S-1列中的各第一～第四打線接合墊的方位分別相差一個象限。第一電極與各第一打線接合墊相連接。第二電極與各第二打線接合墊相連接。第三電極與各第三打線接合墊相連接。第四電極與各第四打線接合墊相連接。
文檔編號H01L23/48GK101764117SQ20081018968
公開日2010年6月30日 申請日期2008年12月26日 優(yōu)先權日2008年12月26日
發(fā)明者趙自皓 申請人:億光電子工業(yè)股份有限公司