專(zhuān)利名稱(chēng)：用于布圖布線(xiàn)系統(tǒng)中設(shè)計(jì)優(yōu)化的填充單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于通過(guò)布局的應(yīng)力工程提高集成電路性能的方法 和系統(tǒng)，以及由此制造的產(chǎn)品。
背景技術(shù)：
很長(zhǎng)時(shí)間以來(lái)就知道諸如硅和鍺這樣的半導(dǎo)體材料表現(xiàn)出壓電
效應(yīng)(機(jī)械應(yīng)力引起的電阻中的改變)。例如，參見(jiàn)C.S.Smith
"Piezoresistance effect in germanium and silicon", Phys. Rev.， vol.94, pp. 42-49 ( 1954),在此通過(guò)引用并入。壓電效應(yīng)已經(jīng)成為某些類(lèi) 型的壓力傳感器和應(yīng)變儀的基礎(chǔ)，但是僅在最近其才在集成電路制 造中受到關(guān)注。在集成電路制造中， 一種主要的機(jī)械應(yīng)力源是使用 的不同材料的不同的擴(kuò)張和收縮。例如，典型的制造技術(shù)包括通過(guò) 用淺溝絕緣(STI)區(qū)域?qū)⑵鋰@來(lái)電絕緣一個(gè)或多個(gè)晶體管的組的 有源區(qū)域，該淺溝絕緣區(qū)域被蝕刻進(jìn)入硅并且用絕緣物，諸如氧化 物填充。填充在提高的溫度執(zhí)行。在接下來(lái)的晶片冷卻過(guò)程中，氧 化物趨向于比周邊的硅收縮小，并且因而在器件的硅區(qū)域上形成側(cè) 向壓應(yīng)力的狀態(tài)。重要的是由STI區(qū)域在形成金屬氧化物半導(dǎo)體場(chǎng) 效應(yīng)晶體管(MOSFET)溝道的石圭上施加的應(yīng)力，因?yàn)?，此?yīng)力的 壓電影響能夠影響載流子的遷移率以及因此通過(guò)溝道的電流(I o n )。 通常，溝道中的電子遷移率越高，晶體管的切換速度越快。
施加在硅區(qū)域的應(yīng)力隨著到應(yīng)力產(chǎn)生界面的距離迅速減弱。在 過(guò)去，因此，當(dāng)處理技術(shù)不能生產(chǎn)今天的極窄溝道寬度時(shí)，由于只 有擴(kuò)散區(qū)域的邊緣(接近STI區(qū)域)受到影響，所以應(yīng)力引起的對(duì) 性能的影響可以忽略。溝道區(qū)域距STI區(qū)域很遠(yuǎn)從而不能產(chǎn)生任何 重要的影響。然而，隨著處理技術(shù)不斷收縮，壓電效應(yīng)對(duì)晶體管性能的影響不再是可忽略的。
已經(jīng)開(kāi)發(fā)了各種方法來(lái)模擬在單個(gè)晶體管級(jí)應(yīng)力對(duì)集成電路器 件行為的影響。這些方法包括，例如，采用技術(shù)計(jì)算機(jī)輔助設(shè)計(jì)
(TCAD )系統(tǒng)的全尺寸分析；以及在R.A. Bianchi等的，"Accurate Modeling of Trench Isolation Induced Mechanical Stress Effect on MOSFET Electrical Performance" ， IEEE IEDM Tech. Digest, pp. 117-120 ( 2002年12月)，美國(guó)專(zhuān)利公開(kāi)No.2002/0173588 ( 2003 ), 以及在http:〃www.device.eecs.berkeley.edu/上可4尋到的，力口州大學(xué)伯 克利分校(2003 ) , Xuemei (Jane) Xi等的，"BSIM4.3.0 Model, Enhancements and Improvements Relative to BSIM4.2.1"中描述的著名 的"擴(kuò)散長(zhǎng)度"(LOD)方法，所有內(nèi)容在此通過(guò)參考并入本文。
使用由用于分析在單個(gè)晶體管級(jí)的應(yīng)力影響的各種方法來(lái)表征 的行為來(lái)得出器件的電路級(jí)參數(shù)(例如SPICE參數(shù))用于后繼的宏 觀級(jí)電路分析。該分析能夠幫助預(yù)測(cè)電路是否將按預(yù)期操作并具有 什么裕度，或者是否需要修改設(shè)計(jì)或者布局。如果需要修改，其典 型地包括應(yīng)用某種通用經(jīng)驗(yàn)法則，諸如根據(jù)應(yīng)力分析增加任意晶體 管的尺寸，其證明是弱于期望。但是增加晶體管尺寸會(huì)降低其它性 能度量，例如功率消耗，因此妥協(xié)方案變得必需。此外，應(yīng)力對(duì)晶 體管性能的影響是布局敏感的。由于集成電路布局中典型的不規(guī)則 導(dǎo)致對(duì)布局中不同晶體管的性能的影響量的不同，因而典型地必須 逐晶體管地手工地做出這些類(lèi)型的妥協(xié)方案。更進(jìn)一步，如果使用 自動(dòng)布圖布線(xiàn)軟件重布局修改的電路設(shè)計(jì)，則修改的布局將不同于 原始的，并且顯示出與原始的不同的應(yīng)力效應(yīng)，通常完全推翻為調(diào) 節(jié)原始布局應(yīng)力影響而進(jìn)行的電路修改。

發(fā)明內(nèi)容
在此描述的本發(fā)明針對(duì)用于改進(jìn)集成電路布局及制造過(guò)程，以 更好地考慮應(yīng)力效應(yīng)和其它影響電路性能的效應(yīng)的方法和系統(tǒng)。在 本發(fā)明的一個(gè)方面中，提供一種系統(tǒng)和方法，用于將集成電路設(shè)計(jì)布局到在其間具有間隙的多個(gè)電路布局單元，并向至少 一個(gè)間隙子集的每個(gè)給定間隙中，插入從預(yù)定的數(shù)據(jù)庫(kù)中選出的相應(yīng)填充單元,所述選擇依賴(lài)于對(duì)與給定間隙相鄰的至少 一個(gè)電路單元的性能參數(shù)上的期望的影響。電路布局單元可以按行排列，并且在一些實(shí)施例
鄰的兩個(gè)電路單元的性能參數(shù)的期望的影響。預(yù)定填充單元可以包
括，例如，偽擴(kuò)散區(qū)域、偽多晶硅線(xiàn)、N阱邊界偏移，以及蝕刻停止層邊界偏移。在實(shí)施例中，為了容納所選的填充單元可以移動(dòng)電路布局單元。


將針對(duì)特定實(shí)施例，并參考附圖來(lái)描述本發(fā)明，其中圖4示出示例性數(shù)字集成電路設(shè)計(jì)流程的簡(jiǎn)化表示。圖5、 10、 11和12共同形成說(shuō)明在實(shí)現(xiàn)本發(fā)明的方面中涉及的圖4中的步驟的部分的流程圖。
圖1示出集成電路設(shè)計(jì)的典型布局區(qū)域的平面圖。
圖1A示出如圖1所示的沿線(xiàn)A-A獲得的芯片的截面圖。
圖2示出圖1的布局的更大區(qū)域。
圖3是類(lèi)似圖2的布局的另一個(gè)視圖。
圖6、 7、 8和9示出類(lèi)似于圖1的電路布局單元的題述電路布局單元上的相對(duì)側(cè)上的示例填充單元設(shè)計(jì)。
圖13是適合于執(zhí)行圖4、 5、 10、 11和12中示出的各種步驟的計(jì)算機(jī)系統(tǒng)的簡(jiǎn)化塊圖。
具體實(shí)施例方式
給出以下描述使得任何本領(lǐng)域普通技術(shù)人員能夠進(jìn)行和使用本發(fā)明，并且在特定應(yīng)用和其需求的背景下提供以下描述。所揭示實(shí)
并且在此限定的通用原理，可以適用于其它實(shí)施例和應(yīng)用，而不脫離本發(fā)明的精神和范圍。因此，并非意指將本發(fā)明限制于所示的實(shí) 施例，而是本發(fā)明與同在此所描述的原理和特性相 一 致的最寬范圍 相符合。
施加在晶體管溝道區(qū)域的壓應(yīng)力在某些類(lèi)型情形下增強(qiáng)晶體管 性能，并在其它類(lèi)型情形下降低晶體管性能。例如縱向或者橫向施
加在N溝道晶體管的溝道上的壓應(yīng)力，能夠降低晶體管的某些性能 參數(shù)，其中N溝道晶體管電流在單晶硅(100)平面晶體表面上沿 <110〉方向。特別地，電子和空穴遷移率以及由此Ion和晶體管的切 換速度，通常能夠降低20- 30。/。Gpa。減少或者減輕N溝道晶體管 的溝道上的壓應(yīng)力的布局增強(qiáng)，因此，非常有可能增強(qiáng)這些晶體管 的性能。作為另一個(gè)例子，橫向施加在P溝道晶體管的溝道上的壓 應(yīng)力常常能夠以70。/。Gpa的大小降低空穴遷移率，以及由此的Ion 和晶體管切換速度。在另一方面，縱向施加在P溝道晶體管的溝道 上的壓應(yīng)力常常能夠以90%Gpa的大小增強(qiáng)空穴遷移率以及由此的 Ion和晶體管切換速度。由此，減少或減輕P溝道晶體管的溝道中的 橫向壓應(yīng)力的布局增強(qiáng)，以及增加P溝道晶體管的溝道中的縱向壓 應(yīng)力的布局增強(qiáng)，都非?？赡茉鰪?qiáng)這些晶體管的性能。
圖1示出集成電路設(shè)計(jì)的典型布局區(qū)域100的平面圖。圖1A示 出如圖1所示的沿線(xiàn)A-A獲得的結(jié)果芯片的截面。在圖1中示出的 是兩個(gè)P溝道晶體管110和112，以及兩個(gè)N溝道晶體管114和116。 兩個(gè)P溝道晶體管共享擴(kuò)散區(qū)域118，而兩個(gè)N溝道晶體管共享不 同的擴(kuò)散區(qū)域120。每個(gè)晶體管具有由它的擴(kuò)散區(qū)域限定的溝道和跨 越該擴(kuò)散區(qū)域的柵導(dǎo)體。每個(gè)晶體管的漏極和源極區(qū)域是柵導(dǎo)體相 對(duì)側(cè)的擴(kuò)散區(qū)域的部分，但是是否一個(gè)構(gòu)成源極和另一個(gè)構(gòu)成漏極 或者反之，依賴(lài)于所實(shí)現(xiàn)的電路。
在典型的CMOS方式中，為了形成邏輯反相器元件，柵導(dǎo)體跨 越P擴(kuò)散和N擴(kuò)散以便限定P溝道和N溝道晶體管。因此，在圖1 中，柵導(dǎo)體122跨越兩個(gè)擴(kuò)散區(qū)域來(lái)限定晶體管110和114,而柵導(dǎo) 體124跨越兩個(gè)擴(kuò)散區(qū)域來(lái)限定晶體管112和116。由于添加了柵堆
9疊的其它組件(未示出)，諸如隔離物，以及柵極下源極和漏極摻 雜物的側(cè)向擴(kuò)散，在典型制造過(guò)程中的晶體管溝道與柵導(dǎo)體本身稍 有不同(在圖中從左到右)。如在此所使用的，術(shù)語(yǔ)"區(qū)域，，表示 布局平面圖中的二維區(qū)域。在區(qū)域"中"的應(yīng)力被認(rèn)為是在接近于 電流流過(guò)的區(qū)域的表面的應(yīng)力。在此處所描述的實(shí)施例中，做出在 區(qū)域"中"應(yīng)力等于在區(qū)域表面"處，，應(yīng)力的近似。在另一個(gè)實(shí)施 例中，在芯片體積中的應(yīng)力也可以被考慮，包括在表面以下的深度 處。
如在此所使用的以及圖1所示的，晶體管的"縱向"方向是晶 體管導(dǎo)通時(shí)源極和漏極之間的電流方向。"橫向"方向是垂直于縱 向方向的，并且垂直于電流方向的方向。晶體管的縱向和橫向方向 都被認(rèn)為是"側(cè)向"方向，意味著平行于表面的方向。其它"側(cè)向" 方向包括那些(未示出)平行于表面但是與縱向和橫向方向都成角 度地相交的方向。"垂直"方向垂直于溝道表面，并且由此垂直于 所有可能的側(cè)向方向。布局中的結(jié)構(gòu)的"長(zhǎng)度"是縱向方向上它的 長(zhǎng)度，而它的"寬度"是橫向方向上它的寬度?？梢杂蓤Dl的布局 中看出，溝道長(zhǎng)度遠(yuǎn)小于其寬度，其對(duì)于邏輯電路中使用的晶體管
是典型的。在圖1和1A還示出的是布局的X、 Y和Z坐標(biāo)軸。主要 由于光刻的原因，在邏輯電路設(shè)計(jì)中所有晶體管相同定向是普遍的， 并且與此習(xí)慣相符合，在圖l的布局中，所有四個(gè)晶體管是這樣的 定向，晶體管的縱向方向是在布局的X方向，而晶體管的橫向方向 是在布局的Y方向。Z方向，在圖1A中可見(jiàn)，與X和Y方向都垂 直，表示進(jìn)入集成電路芯片的深度。
此外，術(shù)語(yǔ)"區(qū)域"，如在此所4吏用的，不必表明物理邊界。 也就是， 一個(gè)"區(qū)域"能包含多個(gè)"子區(qū)域，，，在此認(rèn)為子區(qū)域它 們本身也是"區(qū)域"。因此，稱(chēng)擴(kuò)散區(qū)域內(nèi)的一個(gè)區(qū)域，即使其沒(méi) 有以任何方式被物理地限定也是合理的。在圖1A中，多于一個(gè)的源 極和漏極擴(kuò)散區(qū)域的集合共享單個(gè)整個(gè)擴(kuò)散區(qū)域。然而，在另一個(gè) 實(shí)施例中，源極、漏極以及溝道區(qū)域全部側(cè)向與整個(gè)擴(kuò)散區(qū)域同延。同樣，在另一個(gè)實(shí)施例中，源極和漏極擴(kuò)散區(qū)域可能由不同于溝道
區(qū)域(例如Si)的材料(例如SiGe)制成。在所有情形下，可以說(shuō) 源極擴(kuò)散區(qū)域形成"至少部分"擴(kuò)散區(qū)域，漏極擴(kuò)散區(qū)域形成"至 少部分"擴(kuò)散區(qū)域，而溝道區(qū)域甚至能夠在其被物理地限定之前存 在。
圖1還分別示出電源和地?cái)U(kuò)散母線(xiàn)126和128。典型地，金屬軌 覆蓋這些擴(kuò)散母線(xiàn)，并且由于當(dāng)前討論主要涉及布局特征的平面圖， 無(wú)論是叫擴(kuò)散母線(xiàn)還是叫金屬軌，產(chǎn)生很小的差異。為了方便，由 此，在此簡(jiǎn)單地將母線(xiàn)和軌叫作"導(dǎo)體，，。
如能從圖1中看到的，晶體管及它們的擴(kuò)散區(qū)域被側(cè)向安置在 電源和地導(dǎo)體的行中。電源和地導(dǎo)體，和任何其它電壓的電源導(dǎo)體 一起，在此有時(shí)全都被叫作"電源導(dǎo)體"。
圖2示出圖1的布局的更大區(qū)域。如在圖2中示出的，這布局 包括電源軌(導(dǎo)體)，其擴(kuò)展跨越X維中的芯片的大部分或者全部。 特別地但不是排他地，該配置對(duì)于ASIC、標(biāo)準(zhǔn)單元和FPGA是通用 的。電源導(dǎo)體126和128 (圖1 )也在圖2中示出。在典型的2-電壓 電路中(電源和地)，軌在Y維中交替地為電源和地。邏輯電路的 晶體管被放置在軌對(duì)之間的行中，通常在各個(gè)單元或者宏單元，諸 如圖2中210、 212和214中。典型地，單元在Y維上相同大小，但 是可以在X維上改變大小。單元212,例如，包含有4個(gè)具有兩個(gè) 擴(kuò)散區(qū)域的晶體管(如圖1所示的)。圖2中的單元214將擴(kuò)散區(qū) 域表示為較小的矩形，并且軌之間的且擴(kuò)散區(qū)域外部的區(qū)域是包含 氧化物的STI區(qū)域。所有這些STI區(qū)域按慣例在擴(kuò)散區(qū)域上，包括 在晶體管溝道以?xún)?nèi)，縱向地并且纟黃向地，施加壓應(yīng)力。張力的STI 也是可能的，與壓力的STI相比其對(duì)于器件具有相反的效果。
轉(zhuǎn)回到圖1，已經(jīng)插入箭頭來(lái)顯示出在四個(gè)溝道區(qū)域上施加的 STI引起的壓應(yīng)力的各種分量。可以看出，應(yīng)力在橫向上和縱向上施 加。在圖1中還示出一些橫向應(yīng)力分量。如上所述，除了P溝道晶 體管110和112上的縱向應(yīng)力，其趨向于加強(qiáng)性能，所有這些壓應(yīng)力分量趨向于降低晶體管性能。在圖1中由加黑的箭頭指示出性能 增強(qiáng)應(yīng)力分量。特別地，值得注意的是所有橫向應(yīng)力分量是有害的。
圖3是類(lèi)似于圖2的另外的布局視圖。在圖3中，能夠看到單 元典型地排列成行，并且在初始單元布圖之后，間隙共同地存在于 布局中。由于它們?cè)从陔娐吩O(shè)計(jì)，在此在圖3中示出的單元有時(shí)被 稱(chēng)作是"電路布局單元"。單元中的大多數(shù)晶體管典型地是這樣的 定向，從而它們縱向方向是縱向沿著行(在圖3的示例中水平地)。 可以從圖中看出，電路布局單元之間的間隙位于與單元相同的行中， 并且每個(gè)(除了可能的在行末端的間隙)具有在相同行中鄰近它的 電路布局單元對(duì)。如在此使用的，術(shù)語(yǔ)"鄰近的"意思是"接近的"。 兩個(gè)"鄰近的"項(xiàng)可以或者可以不是彼此接觸的，但是在它們之間 沒(méi)有相同類(lèi)型的項(xiàng)。例如，兩個(gè)特定單元的"鄰近"意味著在它們 之間沒(méi)有第三單元，盡管這兩個(gè)特定單元自身可以由間隙分隔。在 此不同類(lèi)型的兩個(gè)項(xiàng)(諸如單元和間隙)被認(rèn)為是彼此"鄰近"的， 條件是在它們之間沒(méi)有任何類(lèi)型的其它項(xiàng)。
間隙與行中的其它單元具有相同高度，但是具有變動(dòng)的寬度。 間隙的寬度由布圖布線(xiàn)系統(tǒng)在沿電路單元的行對(duì)位置進(jìn)行優(yōu)化時(shí)來(lái) 確定。在優(yōu)化單元放置時(shí)，傳統(tǒng)地考慮多個(gè)因素，例如，電路密度 最大值、擁擠分辨率、定時(shí)考慮(諸如最小化延遲，或者在兩個(gè)或 更多信號(hào)路徑中均衡延遲)以及電源分布考慮。布圖布線(xiàn)系統(tǒng)提出 了一個(gè)成本函數(shù)，其量化它將考慮的每個(gè)因素，并將它們以一種方 式組合，該方式根據(jù)預(yù)限定的優(yōu)先級(jí)集合來(lái)加權(quán)它們。然后，布圖 布線(xiàn)系統(tǒng)迭代地搜索最小化成本函數(shù)的電路單元的排列。
在電路單元已經(jīng)被放置在布局行中后，為了維持電源/地以及晶 體管阱中的連續(xù)性，典型的系統(tǒng)在間隙中增加填充單元。這些填充 單元的內(nèi)部能接近于空，或者有時(shí)它們包含用于設(shè)計(jì)優(yōu)化的偽或者 有源特征。填充單元內(nèi)容，在常規(guī)的布局中，不依賴(lài)于任何鄰近電 路單元的內(nèi)容。系統(tǒng)流程
圖4示出示例性數(shù)字集成電路設(shè)計(jì)流程的簡(jiǎn)化表示。在高的層 次上，過(guò)程由產(chǎn)品構(gòu)思(步驟400)開(kāi)始，并且在EDA (電子設(shè)計(jì) 自動(dòng)化)軟件設(shè)計(jì)過(guò)程中實(shí)現(xiàn)(步驟410)。當(dāng)設(shè)計(jì)完成時(shí)，進(jìn)行制 造過(guò)程(步驟450)和封裝及組裝過(guò)程(步驟460)，最終導(dǎo)致完成 的集成電路芯片(結(jié)果470)。
EDA軟件設(shè)計(jì)過(guò)程(步驟410)實(shí)際上由許多步驟412-430構(gòu)成， 多個(gè)步驟為簡(jiǎn)化以線(xiàn)性方式顯示。在實(shí)際的集成電路設(shè)計(jì)過(guò)程中， 特殊的設(shè)計(jì)可能不得不返回某些步驟，直到通過(guò)某些測(cè)試。類(lèi)似地， 在任何實(shí)際設(shè)計(jì)過(guò)程中，這些步驟可以以不同的順序和組合出現(xiàn)。 由此，作為上下文和一般的解釋而不是特定的集成電路的特定或推 薦的設(shè)計(jì)流程提供這些描述。
現(xiàn)在將提供EDA軟件設(shè)計(jì)過(guò)程(步驟410)的組成步驟的簡(jiǎn)要 描述。
系統(tǒng)設(shè)計(jì)(步驟412):設(shè)計(jì)人員描述其希望實(shí)現(xiàn)的功能，他們 可以執(zhí)行假設(shè)分析的規(guī)劃來(lái)精化功能、檢查成本等等。在該階段中 可以產(chǎn)生硬件-軟件架構(gòu)劃分。在該步驟中可以使用的來(lái)自Synopsys 7>司的示例EDA軟件產(chǎn)品包括Model Architect, Saber、 System Studio 以及DesignWare⑧產(chǎn) 品O
邏輯設(shè)計(jì)和功能驗(yàn)證(步驟414):在該階段中將會(huì)編寫(xiě)用于系 統(tǒng)中的模塊的VHDL或Verilog代碼，并且會(huì)就功能的準(zhǔn)確性而對(duì)設(shè) 計(jì)進(jìn)行檢查。更具體地說(shuō)，檢查該設(shè)計(jì)，確保它會(huì)響應(yīng)于特定的輸 入激勵(lì)而產(chǎn)生正確輸出。在該步驟中可以使用的來(lái)自Synopsys公司 的示例EDA軟件產(chǎn)品包括VCS、 VERA、 DesignWare 、 Magellan, Formality 、 ESP以及LED A產(chǎn)品。
綜合和用于測(cè)試的設(shè)計(jì)(步驟416):在這里，VHDL/Verilog -陂轉(zhuǎn)換成網(wǎng)表。該網(wǎng)表可以針對(duì)目標(biāo)4支術(shù)而進(jìn)行優(yōu)化。此外，在這 里還進(jìn)行測(cè)試的設(shè)計(jì)和執(zhí)行以允許檢查已完成的芯片。在該步驟中 可以使用的來(lái)自Synopsys公司的示例EDA軟件產(chǎn)品包括DesignCompiler 、 Physical Compiler、 Test Compiler、 Power Complier、 FPGA Compiler 、 TetraMAX以及Design Ware 產(chǎn)品。
網(wǎng)表驗(yàn)證(步驟418):在該步驟會(huì)就與定時(shí)限度的相容性以及 與VHDL/Verilog源代碼的對(duì)應(yīng)性而對(duì)網(wǎng)表進(jìn)行檢查。在該步驟中可 以使用的來(lái)自Synopsys公司的示例EDA軟件產(chǎn)品包括Formality、 PrimeTime以及VCS產(chǎn)品。
設(shè)計(jì)規(guī)劃(步驟420):在這里將構(gòu)造芯片的整個(gè)平面布置圖， 并且將針對(duì)定時(shí)和頂層布線(xiàn)而對(duì)其進(jìn)行分析。在該步驟可以使用的 來(lái)自Synopsys公司的示例EDA軟件產(chǎn)品包括Astro和IC Compiler產(chǎn)品。
物理實(shí)施(步驟422):布圖(電路元件的定位)和布線(xiàn)(電路 元件的連接)可以在這個(gè)步驟中進(jìn)行。在該步驟中可以使用的來(lái)自 Synopsys公司的示例EDA軟件產(chǎn)品包括Astro和IC Compiler產(chǎn)品。 本發(fā)明的某些方面可以在這個(gè)步驟期間，或僅在這個(gè)步驟之后發(fā)生。
分析和提取(步驟424):在該步驟會(huì)在晶體管級(jí)驗(yàn)證電路功能， 而這轉(zhuǎn)而將會(huì)允許假設(shè)分析精化。在該步驟中可以使用的來(lái)自 Synopsys公司的示例EDA軟件產(chǎn)品包括AstroRail、 PrimeRail、 Primetime以及StarRC/XT產(chǎn)品。本發(fā)明的某些方面也可以在這個(gè)步 驟期間發(fā)生。
物理驗(yàn)證(步驟426):在該步驟中將會(huì)執(zhí)行各種檢查功能，以 便確保下列各項(xiàng)的正確性制造過(guò)程、電問(wèn)題、光刻問(wèn)題以及電路。 在該步驟可以使用的來(lái)自Synopsys公司的示例EDA軟件產(chǎn)品包括 Hercuks產(chǎn)品。
流片(tape-out)(步驟427):該步驟提供"流片"數(shù)據(jù)用于生成 光刻掩模以便產(chǎn)生完成的芯片。在該步驟中可以使用的來(lái)自 Synopsys公司的示例EDA軟件產(chǎn)品包括CATS(R)系列產(chǎn)品。
分辨率增強(qiáng)(步驟428 ):該步驟包括對(duì)布局執(zhí)行幾何操作，以 便提高設(shè)計(jì)的制造能力。在該步驟中可以使用的來(lái)自Synopsys公司 的示例EDA軟件產(chǎn)品包括Proteus、 ProteusAF以及PSMGen產(chǎn)品。
14掩模預(yù)備(步驟430 ):該步驟包括掩模自身的寫(xiě)入。 圖5是示出在實(shí)現(xiàn)本發(fā)明的方面中涉及的步驟422和424(圖4) 的部分的流程圖。對(duì)于在此的所有流程圖，可以理解的是圖5中的 許多步驟能夠被組合，并行地執(zhí)行或者以不同的順序執(zhí)行，而不影 響要實(shí)現(xiàn)的功能。在步驟510，粗略地相應(yīng)于圖4中步驟400和 412-420,設(shè)計(jì)者指定電路設(shè)計(jì)。如在此所使用的，"集成電路設(shè)計(jì)，， 是晶體管級(jí)的設(shè)計(jì)，在VHDL綜合之后且在布局之前。設(shè)計(jì)者能夠 通過(guò)或者在晶體管級(jí)指定它或者在更高層次指定它，并且手工地或 者自動(dòng)地通過(guò)一個(gè)或多個(gè)子步驟，將其轉(zhuǎn)換為晶體管級(jí)，來(lái)"指定" 集成電路設(shè)計(jì)。
在步驟512,電路設(shè)計(jì)經(jīng)歷"布圖"和可選地"布線(xiàn)"，由此得 到"布局"。步驟512粗略地相應(yīng)于步驟422 (圖4)的部分。如在 此所使用的，"布局"限定掩模集合，其當(dāng)在制造過(guò)程中應(yīng)用時(shí)， 一起限定集成電路器件的物理特征。除了其他之外，這些特征可以 包括晶體管源極、漏極和溝道區(qū)域，及擴(kuò)散區(qū)域，及STI區(qū)域等等， 并且這些特征一起限定諸如在集成電路設(shè)計(jì)中指定的晶體管這樣的 電路結(jié)構(gòu)。由"布局，，限定的掩模，如該術(shù)語(yǔ)在此所使用的，在它 們被完成用于制造之前，可以(且典型地是)經(jīng)歷諸如步驟426-430 (圖4)的一個(gè)或多個(gè)后處理步驟。盡管布局典型地為所有制造過(guò)程 步驟限定掩模，將可以理解的是，對(duì)于本發(fā)明的一些方面，集成電 路設(shè)計(jì)僅需要被編譯到布局的要點(diǎn)，其限定得比所有這樣的掩模要 少。例如，對(duì)于一些方面，布局不需要還為所謂的"后端"制造步 驟，諸如布線(xiàn)以及通孔層的形成限定掩模。
在步驟514,各種過(guò)程，已知的以及將要開(kāi)發(fā)的，能夠用來(lái)增強(qiáng) 布局。這些過(guò)程本身對(duì)于本發(fā)明不重要。
在步驟516，選擇預(yù)限定的專(zhuān)門(mén)化的填充單元，并插入到單元之 間的間隙。這些填充單元是預(yù)限定的，用于調(diào)整鄰近電路單元的性 能參數(shù)，不是僅打算來(lái)維持電源/地和晶體管阱中連續(xù)性的常規(guī)填充 單元。在一個(gè)實(shí)施例中，選擇填充單元并插入到布局中的所有間隙。盡管這可以包括相當(dāng)多間隙，通過(guò)從預(yù)定表中選擇填充單元，能夠 極大地促進(jìn)該過(guò)程，其中該表通過(guò)在間隙的任意或者兩個(gè)側(cè)上的單 元的特定布局屬性來(lái)索引。在另外的實(shí)施例中，只有在所選單元的
兩側(cè)上的間隙接收填充單元。例如，所選的單元可以?xún)H包括在關(guān)鍵 信號(hào)路徑中的單元。在關(guān)鍵信號(hào)路徑中的單元的表通常已經(jīng)從布圖 布線(xiàn)系統(tǒng)知曉，或者從初步布局的已知的分析中知曉。
同樣，在一個(gè)實(shí)施例中，在此有時(shí)被稱(chēng)作是"被動(dòng)的"實(shí)施例， 不改變布局中電路單元的任意一個(gè)的位置，用填充單元填充所選擇 的間隙。在另一個(gè)實(shí)施例中，在此有時(shí)被稱(chēng)作是"主動(dòng)的"實(shí)施例， 或者是為了增加間隙寬度以容納更寬的預(yù)限定的填充單元，或者是 為了減小間隙寬度以允許更窄的預(yù)限定的填充單元在填充單元兩側(cè) 接觸(并由此適當(dāng)?shù)赜绊?電路單元，而移動(dòng)某些單元。如果移動(dòng) 一個(gè)單元以容納更寬的預(yù)限定的填充單元，通常在同一行內(nèi)移動(dòng)它。 然而， 一些實(shí)施例，還允許電路單元跳到不同(通常鄰近的)的行。 這些實(shí)施例在此有時(shí)被稱(chēng)作是"主動(dòng)的"實(shí)施例。
如果移動(dòng)電^各單元，首選是電路單元的排列在移動(dòng)之前和之后 "拓樸等價(jià)，，。如在此所使用的，如果在不刪掉任何互連或者在不 將它們(或者它們中的任何部分)重布線(xiàn)到不同的層的情況下，從 一種排列能夠變形為另 一種排列，那么認(rèn)為兩種布局電路單元的排 列是"拓樸等價(jià)，，的?；ミB的拉伸、移動(dòng)、重定向以及重布線(xiàn)而不 是將它們的部分移動(dòng)到不同層，不影響拓樸等價(jià)。注意，違背拓樸 等價(jià)規(guī)則的兩個(gè)排列，事實(shí)上，能夠仍然拓樸等價(jià)，原因是所具有 的不違反拓樸等價(jià)有關(guān)的規(guī)則，將一種變形為另一種的能力。例如， 如果一個(gè)要以需要改變層的方式重布線(xiàn)互連，當(dāng)層改變能夠避免時(shí)， 那么層改變重布線(xiàn)本身不影響拓樸等價(jià)。只有當(dāng)不能避免規(guī)則違背 時(shí)，才喪失拓樸等價(jià)。
在步驟518，仍然能夠執(zhí)行其它布局加強(qiáng)過(guò)程。同樣，這些過(guò)程
或者是目前已知的，或者是將被開(kāi)發(fā)的，并且它們本身對(duì)本發(fā)明是 不重要的。在步驟520，確定由填充單元和其它布局增強(qiáng)所解決的電路單元 參數(shù)性能是否是可接受的。同樣，如果在步驟516移動(dòng)電路單元， 那么將可以理解的是之前在步驟512中由布圖布線(xiàn)系統(tǒng)執(zhí)行的一些 優(yōu)化可能被降低了性能。在這種情形下，在步驟520,確定在電路單 元性能參數(shù)的提高和布圖布線(xiàn)系統(tǒng)所考慮的其它成本因素的降低之 間的結(jié)果平衡是否是可接受的。如果是，那么用戶(hù)能夠進(jìn)行隨后的 EDA過(guò)程的步驟，諸如分析和抽取步驟424等等(步驟522)。如 在此所使用的，在此有時(shí)將針對(duì)應(yīng)力效應(yīng)而修改的布局稱(chēng)作是依賴(lài) 于由步驟512的自動(dòng)化產(chǎn)生布局而形成的。如在此所使用的，如果 前一布局影響給定布局，則給定布局依賴(lài)于前一布局而形成。如果 存在干預(yù)步驟或者時(shí)間周期，或者如果在步驟512的布局和給定布 局之間存在其它執(zhí)行的步驟，給定布局仍然能夠依賴(lài)于前一布局。 如果干預(yù)步驟組合多個(gè)布局，則認(rèn)為給定布局依賴(lài)于每個(gè)前一布局 而形成。
步驟520中提及的電路單元性能參數(shù)是能夠隨后用在高層次功 能模擬中的任意單元參數(shù)。例如，如果電路單元包括CMOS反相器， 則可以使用諸如功率消耗、切換速度、驅(qū)動(dòng)力和輸入電容這樣的性 能參數(shù)。如果電路單元包括單個(gè)晶體管，那么可以使用諸如SPICE 參數(shù)這樣的性能參數(shù)。該SPICE參數(shù)能夠包括電子遷移率、Ion以及 晶體管切換速度。在實(shí)施例中，步驟520中提及的性能參數(shù)可以是 更高層次的參數(shù)，包含多于一個(gè)晶體管單元的功能。例如，信號(hào)路 徑中的總時(shí)間延遲可用作步驟520中評(píng)估的性能參數(shù)。注意，如在 此所使用的，認(rèn)為"參數(shù)"僅僅是時(shí)隙或者容器。其本身不是值。 然而，在特定電路或者結(jié)構(gòu)中，參數(shù)能夠具有值。本討論稱(chēng)作這樣 的值是特定參數(shù)"值"。
填充單元的類(lèi)型
在更詳細(xì)地討論選擇和插入填充單元的步驟516之前，討論在
頂i影響是有用的。在此處所描述的實(shí)施例中，填充單元包括五種能夠
影響鄰近電路單元的結(jié)構(gòu)類(lèi)型擴(kuò)散區(qū)域、多晶硅線(xiàn)、接觸、阱邊 界偏移和蝕刻停止層邊界偏移。所有都是偽結(jié)構(gòu)，意味著它們沒(méi)有 電連接到電路。
填充單元中的擴(kuò)散區(qū)域趨向于降低縱向(沿行的長(zhǎng)度方向)施 加在鄰近電路單元上的壓應(yīng)力。由于電路單元中的晶體管通常以與 行的長(zhǎng)度方向?qū)?zhǔn)它們的縱向方向定向，該擴(kuò)散區(qū)域?qū)②呄蛴跍p少 施加在鄰近電路單元的晶體管溝道上的縱向壓應(yīng)力。結(jié)果，該擴(kuò)散 區(qū)域趨向于降低附近P溝道晶體管的切換速度及Ion，并趨向于提高 附近N溝道晶體管的切換速度及Ion。因此，如果想要最大化切換速 度和Ion，那么具有縱向放置在N溝道晶體管附近的擴(kuò)散區(qū)域，并且 不具有縱向布置在P溝道晶體管附近的擴(kuò)散區(qū)域的填充單元，可能 是好的選擇。在圖6中能夠看到該排列，其中在圖1的單元614兩 側(cè)的填充單元610和620中，分別包括擴(kuò)散區(qū)域616和618,縱向布 置在電路單元614中N溝道晶體管的擴(kuò)散區(qū)域120，并且沒(méi)有擴(kuò)散 區(qū)域縱向布置在電路單元614中P溝道晶體管的擴(kuò)散區(qū)域118。
有時(shí)，想要降低切換速度和Ion,而不是升高它們，諸如在必須 具有至少特定延遲，以滿(mǎn)足目標(biāo)器件的保持時(shí)間需求的信號(hào)路徑中。 在這種情形下，可能選擇填充單元610和620，其包括縱向布置在電 路單元614的P溝道晶體管的擴(kuò)散區(qū)域118的擴(kuò)散區(qū)域，以及沒(méi)有 縱向布置在電路單元614的N溝道晶體管的擴(kuò)散區(qū)域120的擴(kuò)散區(qū) 域。
可以理解的是最近的擴(kuò)散區(qū)域邊界越接近鄰近電路單元中最近 的晶體管，影響將越強(qiáng)。因此，在當(dāng)前實(shí)施例中可用的填充單元設(shè) 計(jì)的種類(lèi)，包括兩個(gè)或三個(gè)設(shè)計(jì)，其具有在距填充單元邊緣不同的 距離處的它們的擴(kuò)散區(qū)域。此外，在以上描述的"-陂動(dòng)"實(shí)施例中， 或者填充單元必須填充全部間隙，或者多于一個(gè)填充單元必須插入 以填充全部間隙。因此，有需要使得有大量不同填充單元設(shè)計(jì)寬度 可用。更進(jìn)一步，控制插入的填充單元對(duì)間隙相對(duì)側(cè)上的電路單元的 的影響經(jīng)常是重要的。如果后者電路單元是關(guān)鍵信號(hào)路徑的一部分， 這是尤其重要的。能夠用兩種不同策略來(lái)考慮該需要。在一個(gè)實(shí)施
例中，可用的填充單元設(shè)計(jì)包括僅具有間隙寬度一半的類(lèi)型；適合 于左鄰近電路單元需要的填充單元設(shè)計(jì)被插入到間隙的左側(cè)，而適 合于右鄰近電路單元需要的填充單元設(shè)計(jì)被插入到間隙的右側(cè)。在 另一個(gè)實(shí)施例中，可用的填充單元設(shè)計(jì)包括對(duì)左鄰近電路單元具有 第一期望影響和對(duì)右鄰近電路單元具有第二期望影響的類(lèi)型。
通過(guò)至少兩種不同的機(jī)制，填充單元中的偽擴(kuò)散區(qū)域的形狀和 鄰近影響鄰近電路單元的性能參數(shù)。電路單元的晶體管溝道中應(yīng)力 的降低是一種機(jī)制，之前討論過(guò)。但是，通過(guò)光學(xué)鄰近效應(yīng)，偽擴(kuò) 散區(qū)域的形狀和鄰近也影響鄰近電路單元的性能。通常，光學(xué)鄰近 效應(yīng)是不期望的，并且是要校正的。但是，通過(guò)選擇對(duì)鄰近電路單 元的擴(kuò)散區(qū)域的形狀或尺寸有期望的影響的填充單元設(shè)計(jì)，在此還 可以用它們獲益。
第二種結(jié)構(gòu)類(lèi)型是偽多晶硅線(xiàn)，其能夠包括在填充單元設(shè)計(jì)中 以便主要在包括在柵堆疊層之上的接觸蝕刻停止層(CESL)的制造 過(guò)程中影響鄰近電路單元。 一般地，在制造過(guò)程中柵堆疊的形成之 后，在晶片上方涂覆接觸蝕刻停止層(CESL)，也稱(chēng)作蓋層。該層 經(jīng)常是氮化物材料，并且一般地在具有各種達(dá)到-2.5Gpa的壓應(yīng)力和 具有各種達(dá)到+1.5Gpa的張應(yīng)力的預(yù)應(yīng)變配方設(shè)計(jì)中可利用。這些殘 余應(yīng)力耦合到晶體管溝道區(qū)域，并且能夠增強(qiáng)或者降低晶體管性能。 在一些制造過(guò)程中，在晶片上沉積然后在P溝道晶體管上方蝕刻掉 張應(yīng)變蓋層。在其它制造過(guò)程中，在晶片上沉積然后在N溝道晶體 管上方蝕刻掉壓應(yīng)變蓋層。然而在第三種制造過(guò)程類(lèi)型中，先涂覆 一種材料的層，在一種類(lèi)型晶體管上方蝕刻掉，然后涂覆第二種材 料的層，在第二種類(lèi)型晶體管上方蝕刻掉。后一過(guò)程通常被叫做是 DSL(雙應(yīng)力線(xiàn))。在所有三種類(lèi)型過(guò)程中，兩種材料之間的界面 典型地在N溝道和P溝道擴(kuò)散區(qū)域之間中間，粗略地與N阱和P阱
19注入的邊緣相 一 致。獲得的蓋層因此在N溝道晶體管上方可拉伸， 或者在P溝道晶體管上壓縮，或者是兩者。從應(yīng)變蓋層材料耦合到 晶體管溝道區(qū)域的壓縱向應(yīng)力能夠提高P溝道晶體管的性能，并且 耦合到晶體管溝道區(qū)域的張縱向應(yīng)力能夠提高N溝道晶體管的性 能。
應(yīng)力具有最大性能影響的晶體管溝道的深度是或者在或是剛好 低于晶片的表面，正好低于蓋層。因此，通過(guò)以受控的模式推翻從 蓋層到晶片表面的應(yīng)力耦合來(lái)控制或者精細(xì)調(diào)節(jié)晶體管溝道中經(jīng)歷 的應(yīng)力量。由于蓋層在設(shè)置在晶片上的任何多晶硅結(jié)構(gòu)上方升起， 能夠通過(guò)在鄰近電路單元附近的橫向定向的偽多晶硅線(xiàn)的使用來(lái)影 響該一禹合。
圖7示出在來(lái)自圖1的單元614的相對(duì)側(cè)上的兩個(gè)填充單元710 和712。這些填充單元包括靠近電路單元614的橫向定向的多晶硅 線(xiàn)，由此減少?gòu)慕佑|蝕刻停止層到電路單元614中晶體管溝道區(qū)域 的應(yīng)力(壓力或者張力)耦合。多晶硅線(xiàn)716和718布置在電路單 元614的P溝道擴(kuò)散區(qū)域的縱向相對(duì)側(cè)上，且多晶硅線(xiàn)720和722 布置在電路單元614的N溝道擴(kuò)散區(qū)域的縱向相對(duì)側(cè)上。圖7的實(shí) 施例使用雙應(yīng)力線(xiàn)，兩個(gè)蓋層材料在圖7中虛線(xiàn)724表示出的分隔 線(xiàn)處相遇。壓縮材料布置在P溝道晶體管上方(圖中行的上半部)， 且拉伸材料布置在N溝道晶體管上方(圖中行的下半部)。由此， 圖7的實(shí)施例中示出的所有多晶硅線(xiàn)716、 718、 720和722趨向于 減少到電路單元614的晶體管溝道區(qū)域的縱向應(yīng)力耦合，由此，趨 向于降低它們的晶體管切換速度和Ion。將被理解的是，類(lèi)似于以上 描述的擴(kuò)散結(jié)構(gòu)，可以使得多種不同的填充單元設(shè)計(jì)可利用，以用 于升高或者降低電路單元性能參數(shù)，該填充單元設(shè)計(jì)在行的上半部 或者下半部中出現(xiàn)或者沒(méi)出現(xiàn)多晶硅線(xiàn)，并且如果出現(xiàn)，在到填充 單元的邊緣的不同距離處。對(duì)于具有多晶硅結(jié)構(gòu)的填充單元設(shè)計(jì)， 也可以使得以上描述的擴(kuò)散結(jié)構(gòu)的其它變形可利用。
像偽擴(kuò)散區(qū)域一樣，填充單元中的多晶硅線(xiàn)的形狀和鄰近，不僅通過(guò)晶體管溝道應(yīng)力降低，還作為光學(xué)鄰近效應(yīng)的結(jié)果，影響鄰 近電路單元的性能參數(shù)。光學(xué)鄰近效應(yīng)對(duì)于偽多晶硅結(jié)構(gòu)能夠比對(duì) 于偽擴(kuò)散區(qū)域更重要，原因是它們?cè)卩徑娐穯卧木w管柵結(jié)構(gòu) 的形狀和長(zhǎng)度(在縱向維度中)上具有的影響。許多晶體管性能參 數(shù)對(duì)于柵極的形狀和長(zhǎng)度高度敏感。使用偽多晶硅線(xiàn)的填充單元設(shè) 計(jì)的選擇應(yīng)該考慮光學(xué)鄰近效應(yīng)以及應(yīng)力效應(yīng)。
第三種類(lèi)型結(jié)構(gòu)是偽接觸，其可以包括在填充單元設(shè)計(jì)中以便 同樣主要在包括在柵堆疊層之上的接觸蝕刻停止層的制造過(guò)程中影 響鄰近電路單元。偽接觸可以用與多晶硅線(xiàn)非常相同的方式，減輕 在附近晶體管溝道區(qū)域上的應(yīng)力。然而，由于偽接觸的尺寸典型地 較小，影響也典型地較小。此外，同樣由于偽接觸非常小的尺寸， 基于光學(xué)鄰近的效應(yīng)更小。即使這樣，可以使具有多種數(shù)量和布置 的偽接觸的填充單元設(shè)計(jì)可利用以用于例如，鄰近電路單元的性能 參數(shù)的非常精細(xì)的調(diào)諧。以上描述的選擇具有偽多晶硅結(jié)構(gòu)的填充 單元設(shè)計(jì)的許多相同的考慮，也可以用于選擇具有偽接觸的填充單 元設(shè)計(jì)。
第四種類(lèi)型結(jié)構(gòu)是阱邊界偏移，其能夠包括在填充單元設(shè)計(jì)中
以便影響鄰近電路單元。在典型的CMOS器件中，N溝道晶體管或 者直接形成在P型襯底中或者形成在襯底中形成的P型阱("P-阱") 中，并且P溝道晶體管形成在襯底中形成的N型阱("N-阱")中。 在電路單元中，通常在單個(gè)N-阱中形成所有P溝道晶體管，所述N-阱延伸跨越電路單元的整個(gè)上半部，并且如果使用P-阱，在單個(gè)P-阱中形成所有N溝道晶體管，所述P-阱延伸跨越電路單元的整個(gè)下 半部。常規(guī)填充單元還包括跨越整個(gè)上半部的N-阱，由此沿著整個(gè) 單元行縱向延伸該阱。如果使用P-阱，由于相同的原因，P-阱也延 伸豆?fàn)幵教畛鋯卧南掳氩?。N-阱的邊界通常限定為電路單元中縱向 定向的直線(xiàn)。
典型地，通過(guò)在襯底上方形成并構(gòu)圖光刻膠，并且隨后使用高 能注入過(guò)程向未覆蓋的區(qū)域注入摻雜物來(lái)制造阱。眾所周知，摻雜
21物能夠側(cè)向驅(qū)散光刻膠側(cè)壁進(jìn)入到有源區(qū)域，由此向晶體管溝道區(qū) 域注入額外的摻雜物。該效應(yīng)被稱(chēng)為"阱鄰近效應(yīng)"。設(shè)置為接近
阱光刻膠掩模的邊緣的晶體管將因此具有升高的閾值電壓vt。
圖8示出填充單元設(shè)計(jì)怎樣能夠被使用來(lái)以受控方式升高電路 單元的某些晶體管的Vt。圖8示出圖1的電路單元614的相對(duì)側(cè)上 兩個(gè)填充單元810和812。在電路單元614和左及右鄰近填充單元 810和812中，分別示出N-阱814、 816和818，由點(diǎn)劃線(xiàn)象征性地 限制。能夠看到，在兩個(gè)填充單元中，N-阱邊界已經(jīng)向內(nèi)偏移，由 此形成與電路單元814的任一側(cè)非常接近的兩個(gè)N-阱邊界，同P溝 道晶體管縱向?qū)?zhǔn)。在制造期間，通過(guò)在晶片上方涂覆光刻膠以及 在期望N-阱注入的區(qū)域上方將其蝕刻掉，形成N-阱816和818。由 于邊界的偏移，該光刻膠將包括與電路單元814的任一側(cè)非常接近 的橫向定向側(cè)壁。在高能注入期間， 一些N-阱摻雜物將驅(qū)散這些壁， 并進(jìn)入到鄰近電路單元的附近P溝道晶體管的溝道區(qū)域。這些填充 單元設(shè)計(jì)因此將趨向于升高電路單元614中附近P溝道晶體管的閾 值電壓。
圖9示出阱邊界使用的另一變型，在包括諸如914(在電路單元 614中)和916和918 (在電路單元614的兩側(cè)上的填充單元內(nèi))的 P-阱的制造過(guò)程中是有用的。在圖9中，每個(gè)填充單元的P-阱邊界 已經(jīng)被向內(nèi)偏移，由此形成非常接近電路單元614的任一側(cè)的兩個(gè) P-阱邊界，同N溝道晶體管縱向?qū)?zhǔn)。在制造期間，通過(guò)在晶片上 涂覆光刻膠并在期望P-阱注入的區(qū)域上方將其蝕刻掉，將形成P-阱 916和918。由于邊界偏移，該光刻膠將包括非常接近電路單元614 的兩側(cè)橫向定向的側(cè)壁。在高能注入期間，P-阱摻雜物的一些將驅(qū) 散這些壁并進(jìn)入到鄰近電if各單元614的附近N溝道晶體管的溝道區(qū) 域。這些填充單元設(shè)計(jì)將趨向于升高電路單元的附近N溝道晶體管 的閾值電壓。
第五種類(lèi)型的結(jié)構(gòu)是蝕刻停止層邊界偏移，其能夠包括在填充 單元設(shè)計(jì)中以便影響鄰近電路單元。如上所述，在制造過(guò)程的柵堆疊的形成之后，典型地在晶片上方涂覆接觸蝕刻停止層或者蓋層。
在 一 些制造過(guò)程中，蝕刻停止層包括N溝道晶體管上方的張應(yīng)變蓋 層，反之，在其它制造過(guò)程中，蝕刻停止層包括在P溝道晶體管上 方的壓應(yīng)變蓋層。在DSL (雙應(yīng)力線(xiàn))制造過(guò)程中，蝕刻停止層包 括兩者。在所有三種類(lèi)型過(guò)程中，蝕刻停止層材料具有邊界，在此 被稱(chēng)作蝕刻停止層邊界，典型地在N溝道和P溝道擴(kuò)散區(qū)域之間的 中間。
由于用于構(gòu)圖蝕刻停止層的掩模典型地與用于構(gòu)圖N -阱注入的 掩模相同，蝕刻停止層邊界典型地與N-阱邊界相一致。因此，由于 之前提及的，常規(guī)填充單元包括跨越單元延伸的N-阱，蝕刻停止層 的邊界，像N-阱邊界一樣，通常也限定電路單元中縱向定向的直線(xiàn)。 但是如圖8和9所示以及以上討論的，能夠在填充單元中橫向偏移 該邊界。在圖8的實(shí)施例中，減小填充單元內(nèi)N-阱尺寸的邊界偏移 還減小填充單元內(nèi)壓縮應(yīng)變的蝕刻停止層的尺寸。這減少了施加在 電路單元614中P溝道晶體管的溝道區(qū)域上的壓縱向應(yīng)力。圖8的 填充單元設(shè)計(jì)因此將趨向于降低電路單元614中附近P溝道晶體管 的晶體管切換速度和Ion。同樣，在圖9的實(shí)施例中，減小填充單元 內(nèi)P-阱尺寸的邊界偏移也減小填充單元內(nèi)張應(yīng)變蓋層的尺寸。這減 少了施加在電路單元614中N溝道晶體管的溝道區(qū)域上的張縱向應(yīng) 力。圖9的填充單元因此將趨向于降低電路單元614中附近N溝道 晶體管的晶體管切換速度和Ion。
注意，對(duì)于用于N-阱注入的掩模不同于用于蝕刻停止層構(gòu)圖的 掩模的制造過(guò)程，沒(méi)有理由不能利用不同填充單元，其中蝕刻停止 層中的邊界偏移(如果有)不同于阱注入的邊界偏移(如果有)。 在這種方式下，通過(guò)填充單元的正確選擇，能夠獨(dú)立于諸如電路單 元中晶體管的切換速度和Ion這樣的其它性能參數(shù)來(lái)調(diào)節(jié)電路單元 中晶體管閾值電壓。
另外，將可以理解的是，類(lèi)似于以上描述的擴(kuò)散、多晶硅和接 觸結(jié)構(gòu)，可以使多種不同填充單元設(shè)計(jì)可利用以用于以期望方式調(diào)節(jié)電路單元性能參數(shù)，該填充單元設(shè)計(jì)的N-阱邊界和/或蝕刻停止層邊界或者向上或者向下偏移變化的量，并且在到填充單元或者左或者右邊界或者兩者的變化的距離處。也可以使得以上描述的對(duì)于其它結(jié)構(gòu)的變型可利用于具有N-阱和蝕刻停止層變型的填充單元設(shè)計(jì)。
能夠看到，可以使用以上五種類(lèi)型結(jié)構(gòu)的任意或者所有結(jié)構(gòu)以及其它結(jié)構(gòu)，以及使用每種結(jié)構(gòu)的若干變型來(lái)提供預(yù)限定的填充單元設(shè)計(jì)。在一個(gè)實(shí)施例中，為將在其中實(shí)現(xiàn)相應(yīng)結(jié)構(gòu)的特殊掩模層例如，擴(kuò)散區(qū)域結(jié)構(gòu)的擴(kuò)散掩模、多晶硅結(jié)構(gòu)的多晶硅掩模、接觸結(jié)構(gòu)的空掩模以及N-阱邊界偏移的N-阱掩模，分別地提供預(yù)限定的填充單元設(shè)計(jì)。布局系統(tǒng)能夠從掩模層的每個(gè)中挑選并選出選擇的任何組合，其將對(duì)左鄰近或者右鄰近電路單元或者兩者的性能參數(shù)產(chǎn)生期望的影響。然而，優(yōu)選地，每個(gè)預(yù)限定的填充單元設(shè)計(jì)指示在單元中經(jīng)受變化的所有掩模層的組合配置。在任一種情形下，預(yù)限定的填充單元設(shè)計(jì)被組織到數(shù)據(jù)庫(kù)，其根據(jù)對(duì)左鄰近電路單元的性能參數(shù)的期望影響，及對(duì)右鄰近電路單元性能參數(shù)的期望影響，填充單元的寬度，及左和右鄰近電路單元的某些布局屬性(諸如多晶硅線(xiàn)或者晶體管擴(kuò)散區(qū)域邊界到鄰近間隙的電路單元邊緣之間的距離，和最近擴(kuò)散邊界的橫向位置和尺寸)來(lái)索引。能夠看到，通
增強(qiáng)系統(tǒng)能夠使用非常簡(jiǎn)便i因此非?？焖俚囊?guī)則用于將填充單元插入到所考慮的每個(gè)間隙。
如在此所使用的，術(shù)語(yǔ)"數(shù)據(jù)庫(kù)"不是必須意味任何結(jié)構(gòu)個(gè)體。例如，兩個(gè)或者多個(gè)單獨(dú)的數(shù)據(jù)庫(kù)，當(dāng)一起考慮時(shí)，仍然組成像在此使用的術(shù)語(yǔ)那樣的"數(shù)據(jù)庫(kù)"。在此描述的數(shù)據(jù)庫(kù)可以放置在計(jì)算機(jī)存儲(chǔ)器、硬盤(pán)驅(qū)動(dòng)器、光驅(qū)動(dòng)器、其它存儲(chǔ)介質(zhì)或者任何其它計(jì)算機(jī)可讀存儲(chǔ)設(shè)備中，和/或能夠通過(guò)多于一個(gè)的計(jì)算機(jī)可讀存儲(chǔ)器實(shí)例傳播。如在此使用的，術(shù)語(yǔ)"計(jì)算機(jī)可讀介質(zhì)"指的是任何一個(gè)或多個(gè)計(jì)算機(jī)可讀存儲(chǔ)設(shè)備。插入填充單元
返回到方法中，圖IO是步驟516 (圖5)的實(shí)施例的流程圖，用于選擇和插入填充單元。在步驟1010中，通過(guò)使用有效的填充單元在要增強(qiáng)的所有電路單元中開(kāi)始循環(huán)。如所述的，在許多實(shí)施例中，這可以是布局中所有的電路單元，或者僅僅是所選擇的單元。在圖IO的實(shí)施例中，僅涉及那些在關(guān)鍵信號(hào)路徑中的電路單元。
在步驟1012中，確定需要在左或者右選擇適合的填充單元設(shè)計(jì)的當(dāng)前電路單元的任意布局屬性。類(lèi)似地，如果還需要涉及左鄰近電路單元，那么確定該單元的任何所需的布局屬性，如果也涉及右鄰近電路單元，也確定右鄰近電路單元的所需的布局屬性。
在步驟1014中，確定當(dāng)前電路單元(以及可選的左和/或右鄰近單元)期望怎樣的性能參數(shù)的影響。如前所述，通常期望升高所包括的晶體管的切換速度和Ion，但是有時(shí)期望降低這些參數(shù)的值。同樣，在一些情形下，可以期望實(shí)現(xiàn)P溝道和N溝道晶體管的不同影響。在一些情形下，還期望的是升高Vt以降低泄漏功率。
在步驟1016中，當(dāng)前電路單元和左鄰近電路單元所期望的影響以及它們的布局屬性，被用來(lái)索引到填充單元設(shè)計(jì)的數(shù)據(jù)庫(kù)中，以便為左鄰近當(dāng)前電路單元的間隙選擇滿(mǎn)意的設(shè)計(jì)。所選擇的填充單元隨后被插入到左鄰近間隙。類(lèi)似地，在步驟1018中，當(dāng)前電路單元和右鄰近電路單元所期望的影響以及它們的布局屬性，被用來(lái)索引到填充單元設(shè)計(jì)的數(shù)據(jù)庫(kù)中，以便為右鄰近于當(dāng)前電路單元的間隙選擇滿(mǎn)意的設(shè)計(jì)。所選擇的填充單元隨后被插入到右鄰近間隙。
在步驟1020中，確定是否已經(jīng)涉及了所有期望的電路單元，并且如果不是，過(guò)程返回到步驟1010,用于涉及下一個(gè)電路單元。否則，如果所有期望的電路單元都已經(jīng)被涉及，隨后步驟516的過(guò)程結(jié)束。
圖11是用于填充左鄰近間隙的步驟1016的實(shí)施例的流程圖。在步驟1110中，首先確定左鄰近電路單元是否在關(guān)鍵路徑中。如果是，那么在步驟1112中，基于當(dāng)前電路單元以及左鄰近電路單元的布局屬性和對(duì)其所期望的影響，為左鄰近間隙選擇填充單元設(shè)計(jì)。如果不是，那么在步驟1114中，僅基于當(dāng)前電路單元的布局屬性和對(duì)其所期望的影響為左鄰近間隙選擇填充單元設(shè)計(jì)。在兩者之一 的情形下，在"主動(dòng)的"實(shí)施例中，在步驟1116,如果需要就移動(dòng)左鄰近單元以便為所選的填充單元提供充足的空間。如所述的，在一個(gè)主動(dòng)實(shí)施例中，移動(dòng)被限制在在它的當(dāng)前行中移動(dòng)電路單元。在另一個(gè)實(shí)施例中，電路單元可以被移動(dòng)到鄰近或者非鄰近的行。在二者之一的情形下，實(shí)施例還可以允許移動(dòng)其它單元(除了左鄰近電路單元)以給所選擇的填充單元充足的空間。在步驟1118中，所選擇的填充單元被插入到與當(dāng)前單元接觸，左鄰近于當(dāng)前單元的間隙中。步驟1016結(jié)束于步驟1120。
圖12是用于填充右鄰近間隙的步驟1018的實(shí)施例的流程圖。如同步驟1016，在步驟1210中，首先確定右鄰近電路單元是否在關(guān)鍵路徑中。如果是，那么在步驟1212,基于當(dāng)前電路單元和右鄰近電路單元的布局屬性及對(duì)其所期望的影響，為右鄰近間隙選擇填充單元設(shè)計(jì)。如果否，那么在步驟1214中，僅僅基于當(dāng)前電路單元的布局屬性及對(duì)其所期望的影響，為右鄰近間隙選擇填充單元設(shè)計(jì)。在二者之一的情形下，在"主動(dòng)的，，實(shí)施例中，在步驟1216中，如
果需要就移動(dòng)右鄰近單元從而為所選擇的填充單元提供充足的空間。在步驟1218中，所選擇的填充單元被插入到與當(dāng)前單元相接觸，右鄰近于當(dāng)前單元的間隙中。步驟1018結(jié)束于步驟1220
在此影響晶體管的應(yīng)力以及使用應(yīng)力提高晶體管性能的方法的描述，應(yīng)用于當(dāng)前在半導(dǎo)體工業(yè)中使用的標(biāo)準(zhǔn)晶體取向，(100)晶片表面和<110>溝道方向。對(duì)于晶片和晶體管溝道的替換可能的晶體取向，應(yīng)力分布僅僅微小地改變，但是應(yīng)力對(duì)載流子遷移率的影響不但在數(shù)量上，而且在符號(hào)上能顯著地改變。因此，所描述的方法仍然能夠用于晶片和晶體管的任意晶體取向，但是填充單元中的結(jié)構(gòu)的類(lèi)型和位置對(duì)于每種指定情形，將需要調(diào)節(jié)。對(duì)于可替代的半
26導(dǎo)體，像鍺和組合物半導(dǎo)體，像GaAs、 InP、 SiC,也是同樣情況。在這一點(diǎn)上，應(yīng)該注意的是，將所選擇的填充單元引入布局中是有益的，甚至在電路單元性能沒(méi)有改變的情況下也是有益的，因?yàn)椋瑑H由移除或減少否則電路單元性能所具有的對(duì)其在特殊布局中的位置和周邊的敏感性就可以獲得益處。例如，如果電路設(shè)計(jì)中的微小改變導(dǎo)致特定晶體管在所得的布局中的不同定位，并且如果應(yīng)力效應(yīng)隨后導(dǎo)致晶體管的Ion值依賴(lài)于其在布局中的位置以及它的鄰居，那么電路設(shè)計(jì)中的微小改變?cè)诓季植襟E之后可能產(chǎn)生意識(shí)不到的結(jié)果。這需要設(shè)計(jì)者重新訪(fǎng)問(wèn)圖4中EDA過(guò)程中上游的步驟來(lái)改正意識(shí)不到的結(jié)果。隨后在電路設(shè)計(jì)中應(yīng)用改正，在布局后可能再次產(chǎn)生意識(shí)不到的結(jié)果，還需要設(shè)計(jì)者再次改變電路設(shè)計(jì)等等。應(yīng)力修改步驟，其減少了電路單元性能對(duì)其在布局中的位置的敏感性，因此，能夠通過(guò)幫助使電路設(shè)計(jì)步驟與布局步驟隔離來(lái)減少重新訪(fǎng)問(wèn)上游EDA步驟的需要，因而是有益的。從而，在另一個(gè)實(shí)施例中，圖5的決定步驟520能夠由詢(xún)問(wèn)應(yīng)力修改的布局是否移除電路單元性能中布局引起的變化，以及是否在成本函數(shù)中的其它因素的任何增加勝過(guò)了該獲益的決定步驟來(lái)替換。
布局敏感性的去除在標(biāo)準(zhǔn)單元的環(huán)境下尤其有益，因?yàn)椴季忠蕾?lài)的應(yīng)力能夠?qū)е乱蕾?lài)于單元布置和其鄰居的相同單元的從實(shí)例到實(shí)例的定時(shí)變化。標(biāo)準(zhǔn)單元設(shè)計(jì)的前提是優(yōu)選地可以使用并重用相同的單元設(shè)計(jì)和布局，任何地方都沒(méi)有進(jìn)行期望的調(diào)整以考慮它的使用環(huán)境。因此，在標(biāo)準(zhǔn)單元布局中可使用以上技術(shù)的一些或全部，以便將單元與外部應(yīng)力影響隔離。特別地，例如，具有偽擴(kuò)散的填充單元可以;故插入到電路單元兩側(cè)的間隙中，以減少來(lái)自外部應(yīng)力源的內(nèi)部晶體管的應(yīng)力相互作用。
圖13是適合于執(zhí)行圖4和5中所示各種步驟的計(jì)算機(jī)系統(tǒng)1310的簡(jiǎn)化框圖。在一個(gè)實(shí)施例中，使用單個(gè)計(jì)算機(jī)系統(tǒng)用于執(zhí)行所有步驟，而在另一個(gè)實(shí)施例中，使用不同的計(jì)算機(jī)系統(tǒng)用于步驟中各種不同的步驟。計(jì)算機(jī)系統(tǒng)1310典型地包括至少一個(gè)處理器1314，這些外部設(shè)備可以包 括存儲(chǔ)子系統(tǒng)1324,包括存儲(chǔ)器子系統(tǒng)1326以及文件存儲(chǔ)子系統(tǒng) 1328,用戶(hù)接口輸入i殳備1322,用戶(hù)接口輸出設(shè)備1320,以及網(wǎng)絡(luò) 接口子系統(tǒng)1316。輸入和輸出設(shè)備允許用戶(hù)與計(jì)算機(jī)系統(tǒng)1310交 互。網(wǎng)絡(luò)接口子系統(tǒng)1316提供到外部網(wǎng)絡(luò)的接口 ，包括到通信網(wǎng)絡(luò) 1318的接口 ，并且通過(guò)通信網(wǎng)絡(luò)1318耦合到其它計(jì)算機(jī)系統(tǒng)中的相 應(yīng)接口設(shè)備。通信網(wǎng)絡(luò)1318可以包括多個(gè)互連的計(jì)算機(jī)系統(tǒng)和通信 鏈路。這些通信鏈路可以是有線(xiàn)鏈路，光學(xué)鏈路，無(wú)線(xiàn)鏈路，或者 用于信息通信的任何其它機(jī)制。而在一個(gè)實(shí)施例中，通信網(wǎng)絡(luò)1318 是因特網(wǎng)，在其它實(shí)施例中，通信網(wǎng)絡(luò)1318可以是任何適合的計(jì)算 機(jī)網(wǎng)絡(luò)。
用戶(hù)接口輸入設(shè)備1322可以包括鍵盤(pán)、指示設(shè)備，諸如鼠標(biāo)， 軌跡球，觸摸板或者圖形輸入板，掃描儀，包含到顯示器內(nèi)的觸摸 屏，音頻輸入設(shè)備，諸如語(yǔ)音識(shí)別系統(tǒng)，麥克風(fēng)，及其它類(lèi)型的輸 入設(shè)備。總之，術(shù)語(yǔ)"輸入設(shè)備"的使用意在包括所有將信息輸入 到計(jì)算機(jī)系統(tǒng)1310中或者到計(jì)算機(jī)網(wǎng)絡(luò)1318上的可能類(lèi)型的設(shè)備 以及方式。
用戶(hù)接口輸出設(shè)備1320可以包括顯示子系統(tǒng)，打印機(jī)，傳真機(jī)， 或者非可視顯示器諸如音頻輸出設(shè)備。顯示子系統(tǒng)可以包括陰極射 線(xiàn)管(CRT),平板設(shè)備諸如液晶顯示器(LCD)，投影設(shè)備，或 者一些用于創(chuàng)建可視圖像的其它機(jī)制。顯示子系統(tǒng)還可以諸如通過(guò) 音頻輸出設(shè)備提供非可視顯示?？傊?，術(shù)語(yǔ)"輸出設(shè)備"的使用意 在包括所有從計(jì)算機(jī)系統(tǒng)1310向用戶(hù)或者其它機(jī)器或計(jì)算機(jī)系統(tǒng)輸 出信息的所有可能類(lèi)型的設(shè)備和方式。
存儲(chǔ)子系統(tǒng)1324存儲(chǔ)基本程序和數(shù)據(jù)結(jié)構(gòu)，其提供本發(fā)明的某 些實(shí)施例的功能。例如，實(shí)現(xiàn)發(fā)明某些實(shí)施例的功能的各種模塊， 可以存儲(chǔ)在存儲(chǔ)子系統(tǒng)1324中。這些軟件模塊，當(dāng)由處理器1314 執(zhí)行時(shí)，執(zhí)行圖4和5的計(jì)算機(jī)實(shí)現(xiàn)的步驟。
存儲(chǔ)器子系統(tǒng)1326典型地包括大量存儲(chǔ)器，其包括用于在程序執(zhí)行期間指令和數(shù)據(jù)的存儲(chǔ)的主隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(RAM) 1330和在 其中存儲(chǔ)固定指令的只讀存儲(chǔ)器(ROM)1332。文件存儲(chǔ)子系統(tǒng)1328 提供程序和數(shù)據(jù)文件的持久存儲(chǔ)，并且可以包括硬盤(pán)驅(qū)動(dòng)器，與可 移除介質(zhì)相關(guān)的軟盤(pán)驅(qū)動(dòng)器，CD-ROM驅(qū)動(dòng)器，光盤(pán)驅(qū)動(dòng)器，或者 其它可移除介質(zhì)盒式磁帶。實(shí)現(xiàn)本發(fā)明某些實(shí)施例的功能的數(shù)據(jù)庫(kù) 和模塊可由文件存儲(chǔ)子系統(tǒng)1328存儲(chǔ)。
總線(xiàn)子系統(tǒng)1312提供用于使計(jì)算機(jī)系統(tǒng)1310的各種組件和子 系統(tǒng)如想要地彼此通信的機(jī)制。盡管總線(xiàn)子系統(tǒng)1312被圖示出為單 個(gè)總線(xiàn)，總線(xiàn)子系統(tǒng)的可替換實(shí)施例可以使用多路總線(xiàn)。
計(jì)算機(jī)系統(tǒng)1310本身可以是包括個(gè)人計(jì)算機(jī)、便攜式計(jì)算機(jī)、 工作站、計(jì)算機(jī)終端、網(wǎng)絡(luò)計(jì)算機(jī)、電視、大型機(jī)或者任何其它數(shù) 據(jù)處理系統(tǒng)或用戶(hù)設(shè)備的各種類(lèi)型。由于計(jì)算機(jī)和網(wǎng)絡(luò)經(jīng)常改變的 性質(zhì)，圖13中描述的計(jì)算機(jī)系統(tǒng)1310說(shuō)明僅意味著為示例本發(fā)明 某些實(shí)施例目的的特定例子。計(jì)算機(jī)系統(tǒng)1310的許多其它配置是可 能的，其與圖13中描述的計(jì)算機(jī)系統(tǒng)相比，具有更多或更少的組件。
為示例和描述的目的提供了本發(fā)明優(yōu)選實(shí)施例的在前描述。并 非意圖是窮盡本發(fā)明或者將本發(fā)明限制在所揭示的確切形式。顯然，
和描述實(shí)施例以便最好地解釋本發(fā)明的原理和其實(shí)際應(yīng)用，由此， 使其它本領(lǐng)域普通技術(shù)人員理解本發(fā)明的各種實(shí)施例，所述各種實(shí) 施例具有適合于特定使用預(yù)期的各種修改。本發(fā)明的范圍由所附權(quán) 利要求及它們的等價(jià)物限定。
權(quán)利要求
1.一種用于布局集成電路設(shè)計(jì)的方法，用于與數(shù)據(jù)庫(kù)一起使用，該數(shù)據(jù)庫(kù)限定多個(gè)填充單元設(shè)計(jì)，布局用于制造根據(jù)設(shè)計(jì)的集成電路器件中使用，包括步驟提供集成電路設(shè)計(jì)的第一布局，所述第一布局限定多個(gè)掩模，所述掩模當(dāng)應(yīng)用在制造過(guò)程中時(shí)限定多個(gè)集成電路特征，所述特征限定在其間具有間隙的多個(gè)電路布局單元；并且將相應(yīng)的填充單元插入到至少間隙子集中的每個(gè)給定間隙中，該相應(yīng)的填充單元是根據(jù)鄰近該給定間隙的至少一個(gè)電路單元的性能參數(shù)上的期望影響而從所述數(shù)據(jù)庫(kù)中選出的。
2. 根據(jù)權(quán)利要求1的方法，其中在所述第一布局中，多個(gè)電路 布局單元按行排列，每個(gè)間隙被布置在一個(gè)行中，在同一行中相應(yīng) 的電^各單元對(duì)之間，并且其中，將相應(yīng)的填充單元插入到每個(gè)給定間隙的步驟，包 括根據(jù)鄰近給定間隙的兩個(gè)電路單元的性能參數(shù)上的期望影響來(lái)選 擇相應(yīng)的填充單元的步驟。
3. 根據(jù)權(quán)利要求l的方法，其中性能參數(shù)是包括晶體管電子遷 移率、Ion、切換速度、信號(hào)路徑延遲、泄漏以及功率的組中的成員。
4. 根據(jù)權(quán)利要求1的方法，其中期望的影響是要提高性能參數(shù)。
5. 根據(jù)權(quán)利要求l的方法，其中期望的影響是要降低性能參數(shù) 對(duì)電路布局單元的布局鄰居的敏感性。
6. 根據(jù)權(quán)利要求l的方法，其中插入相應(yīng)填充單元的步驟包括 將第一填充單元插入到鄰近于題述電路布局單元的間隙中的步驟，所述第一填充單元包括與在該題述電路布局單元中的N溝道晶體管 的擴(kuò)散區(qū)域縱向?qū)?zhǔn)的偽擴(kuò)散區(qū)域。
7. 根據(jù)權(quán)利要求l的方法，其中所述集成電路器件的制造包括 將蝕刻停止層涂覆在所述集成電路器件的柵堆疊層上方的步驟，其中，插入相應(yīng)的填充單元的步驟包括將第 一填充單元插入到鄰近于題述電路布局單元的間隙中的步驟，該第一填充單元包括橫 向定向的偽多晶硅線(xiàn)。
8. 根據(jù)權(quán)利要求l的方法，其中插入相應(yīng)的填充單元的步驟包 括將第一填充單元插入到鄰近于題述電路布局單元的間隙中的步 驟，該第一填充單元包括偽接觸區(qū)域。
9. 根據(jù)權(quán)利要求l的方法，其中題述電路布局單元包括形成在 P溝道晶體管之下而沒(méi)有形成在N溝道晶體管之下的N-阱，該N-阱具有縱向定向的阱邊界，并且，其中插入相應(yīng)的填充單元的步驟包括將第 一填充單元插 入到鄰近于題述電路布局單元的間隙中的步驟，該第 一填充單元包 括N-阱邊界，其的至少部分與題述電路布局單元的N阱的N-阱邊界 不一致。
10. 根據(jù)權(quán)利要求1的方法，其中所述集成電路器件的制造包括 在所述集成電路器件的柵堆疊層上方涂覆蝕刻停止層的步驟，該蝕 刻停止層具有縱向定向的邊界，并且，其中插入相應(yīng)的填充單元的步驟包括將第 一填充單元插 入到鄰近于題述電路布局單元的間隙中的步驟，該第 一 填充單元包 括蝕刻停止層邊界，其的至少部分與題述電路布局單元的蝕刻停止 層邊界不一致。
11. 根據(jù)權(quán)利要求1的方法，其中性能參數(shù)上的期望影響包括提 高題述電路布局單元中的CMOS電路中晶體管的電子遷移率，并且，其中插入相應(yīng)的填充單元的步驟包括將第一填充單元插 入到鄰近于題述電路布局單元的間隙中的步驟，該第 一 填充單元包 括與題述電路布局單元中N溝道晶體管的擴(kuò)散區(qū)域縱向?qū)?zhǔn)的偽擴(kuò) 散區(qū)域，該第一填充單元沒(méi)有任何與題述電路布局單元中任何P溝 道晶體管的擴(kuò)散區(qū)域縱向?qū)?zhǔn)的擴(kuò)散區(qū)域。
12. 根據(jù)權(quán)利要求1的方法，其中性能參數(shù)上的期望影響至少部 分來(lái)自于應(yīng)力效應(yīng)。
13. 根據(jù)權(quán)利要求1的方法，其中性能參數(shù)上的期望影響至少部分地來(lái)自于光學(xué)鄰近效應(yīng)。
14. 根據(jù)權(quán)利要求1的方法，其中性能參數(shù)上的期望影響至少部 分地來(lái)自于阱鄰近效應(yīng)。
15. 根據(jù)權(quán)利要求1的方法，進(jìn)一步包括移動(dòng)電路布局單元中特 定一個(gè)的位置以給相應(yīng)的填充單元中的一個(gè)提供空間的步驟。
16. 根據(jù)權(quán)利要求15的方法，其中移動(dòng)步驟包括以保持拓樸等 價(jià)的方式移動(dòng)特定電路布局單元的位置的步驟。
17. 根據(jù)權(quán)利要求15的方法，其中在所述第一布局中，多個(gè)電 路布局單元按行排列，并且，其中移動(dòng)特定電路布局單元的位置的步驟包括在相同的 行內(nèi)并且不喪失拓樸等價(jià)地移動(dòng)特定布局單元的步驟。
18. 根據(jù)權(quán)利要求15的方法，其中在所述第一布局中，多個(gè)電 路布局單元按行排列，并且，其中移動(dòng)特定電路布局單元的位置的步驟包括將特定布 局單元移動(dòng)到布局單元的鄰近行的步驟。
19. 一種系統(tǒng)，用于布局集成電路設(shè)計(jì)，用于與數(shù)據(jù)庫(kù)一起使用， 該數(shù)據(jù)庫(kù)限定多個(gè)填充單元設(shè)計(jì)，布局用于制造根據(jù)設(shè)計(jì)的集成電路器件中使用，包括用于提供集成電路設(shè)計(jì)的第一布局的裝置，所述第一布局限定 多個(gè)掩模，所述掩模當(dāng)應(yīng)用在制造過(guò)程中時(shí)限定多個(gè)集成電路特征， 所述特征限定在其間具有間隙的多個(gè)電路布局單元；以及用于將相應(yīng)的填充單元插入到至少間隙子集中的每個(gè)給定間隙 中的裝置，該相應(yīng)的填充單元是根據(jù)鄰近該給定間隙的至少 一個(gè)電 路單元的性能參數(shù)上的期望影響而從所述數(shù)據(jù)庫(kù)中選出的。
20. 根據(jù)權(quán)利要求19的系統(tǒng)，其中在所述第一布局中，多個(gè)電 路布局單元按行排列，每個(gè)間隙被安排在一個(gè)行中，在同一行中相應(yīng)的電路單元對(duì)之間，并且其中，用于將相應(yīng)的填充單元插入到每個(gè)給定間隙的裝置， 包括用于根據(jù)鄰近給定間隙的兩個(gè)電路單元的性能參數(shù)上的期望影響，選擇相應(yīng)的填充單元的裝置。
21.根據(jù)權(quán)利要求19的系統(tǒng)，進(jìn)一步包括用于移動(dòng)電路布局單元中特定一個(gè)的位置以為相應(yīng)的填充單元中的 一個(gè)提供空間的裝 置。
全文摘要
提供一種系統(tǒng)和方法，用于將集成電路設(shè)計(jì)布局到多個(gè)電路布局單元中，多個(gè)電路布局單元在其間具有間隙，并且將相應(yīng)的填充單元插入到至少間隙的子集中的每個(gè)給定間隙中，相應(yīng)的填充單元是根據(jù)鄰近于該給定間隙的至少一個(gè)電路單元的性能參數(shù)上的期望影響而從預(yù)限定的數(shù)據(jù)庫(kù)中選擇的。電路布局單元可以按行排列，并且在一些實(shí)施例中，用于給定間隙的適合的填充單元的選擇依賴(lài)于鄰近于給定間隙的兩個(gè)電路單元的性能參數(shù)上的期望影響。預(yù)限定的填充單元可以包括，例如，偽擴(kuò)散區(qū)域、偽多晶硅線(xiàn)、N-阱邊界偏移以及蝕刻停止層邊界偏移。在實(shí)施例中，能夠移動(dòng)電路布局單元以容納所選擇的填充單元。
文檔編號(hào)H01L21/82GK101681878SQ200880014154
公開(kāi)日2010年3月24日 申請(qǐng)日期2008年7月30日 優(yōu)先權(quán)日2007年10月26日
發(fā)明者D·普拉瑪尼克, J-c·F·李, 林錫偉 申請(qǐng)人:新思科技有限公司