專利名稱：薄膜和使用該薄膜的半導體裝置的制造方法
技術領域：
本發(fā)明涉及形成在半導體基板上、在用于特定的功能之后能夠除去的薄膜和使用該薄膜的半導體制造方法。
背景技術：
集成電路通過進行微細化而實現(xiàn)高集成化和高性能化。但是，在圖案尺寸進入納米領域的現(xiàn)今，即使進行微細化也不能夠期待晶體管性能的提高。
作為解決該問題、實現(xiàn)晶體管性能的提高的方法之一，正在研究使載流子遷移率提高的技術。作為使載流子遷移率提高的方法之一，
具有在晶體管正上方堆積具有拉伸應力(nMOS晶體管的情況)、或壓縮應力(pMOS晶體管的情況)的氮化硅(SiN)膜，向溝道施加應力的方法(例如日本特開2007-19515號公報)。
使用圖19對該技術進行簡單的說明。在硅基板11上形成有源極12、漏極13、柵極絕緣膜14、柵極電極15、側壁隔離物16、鎳硅化物17，在其上形成有具有較大應力的也稱作應力襯里的氮化硅膜(SiN膜)18、 19。 nMOS晶體管上的SiN膜18具有拉伸應力，由此向溝道區(qū)域20施加拉伸應力。另一方面，在pMOS晶體管上堆積的SiN膜19具有壓縮應力，向溝道區(qū)域21施加壓縮應力。結果，在nMOS晶體管中電子的遷移率增大，在pMOS晶體管中空穴的遷移率增大。
但是，在具有應力的SiN膜之下堆積有側壁間隔膜16，隔著該膜施加應力，因此，實質上向溝道施加的應力并不那么大。
為了更有效地施加應力，已知優(yōu)選除去側壁間隔層16，在柵極的周圍直接堆積SiN膜18、 19 (例如日本特開2007-49166號公報)。
但是，側壁間隔膜16是本來是用作離子注入的掩模的膜。在對柵極電極15進行蝕刻之后，進行離子注入，形成被稱作延展部的區(qū)域，之后形成該側壁間隔膜。以側壁間隔層作為掩模進行深的擴散層的離子注入，完成所謂的源極12和漏極13的形成。
如上所述，側壁間隔膜用作離子注入的掩模，因此要求它在離子注入氣氛中穩(wěn)定，在除去用于離子注入的抗蝕劑時使用的硫酸/過氧化氫混合溶液中穩(wěn)定等。因此， 一般使用SiN膜。
眾所周知，SiN膜是穩(wěn)定的膜，在硫酸/過氧化氫混合溶液中不溶解，熱磷酸作為唯一能夠溶解SiN膜的蝕刻溶液被使用。但是，即使使用熱磷酸其蝕刻速度也較緩慢，側壁間隔膜的除去需要相當長的時間。因此，在側壁間隔膜的除去中存在鎳硅化物17也被蝕刻，擴散層(源極12、漏極13)的電阻增大這樣的問題。因此，要求能夠在短時間內被蝕刻的側壁間隔膜技術，使得不蝕刻鎳硅化物17。
如上所述，當為了向溝道部有效地施加應力而希望除去側壁間隔膜時，存在源極12和漏極13上的鎳硅化物也被蝕刻，使電阻增大這樣的課題。

發(fā)明內容
本發(fā)明的目的在于，提供使得能夠不蝕刻鎳硅化物等其它膜地迅速除去半導體裝置所利用的側壁間隔膜等薄膜的薄膜、和使用該薄膜的半導體裝置的制造方法。
本發(fā)明的第一方面的薄膜在半導體裝置的制造過程中使用，上述薄膜包含硅、鍺和氧。
本發(fā)明的第二方面的半導體裝置的制造方法包括形成包含硅、鍺和氧的薄膜的步驟；對上述薄膜進行蝕刻的步驟；和在進行上述蝕刻后，除去殘留的薄膜的步驟。
本發(fā)明的第三方面的半導體裝置的制造方法包括在具有活性區(qū)域和元件分離區(qū)域的半導體層的上述活性區(qū)域上形成柵極電極的步驟；使用與上述半導體層、上述元件分離區(qū)域和上述柵極電極不同的材料，在上述柵極電極的側面上形成由包含硅、鍺和氧的薄膜構成的側壁間隔層的步驟；作為掩模使用上述元件分離區(qū)域、上述柵極電極和上述側壁間隔層，向上述活性區(qū)域內導入雜質，在上述活性區(qū)域內形成一對源極和漏極區(qū)域的步驟；在上述半導體層上、上述元件分離區(qū)域上、上述側壁間隔層上和上述柵極電極上覆蓋金屬膜的步驟；使上述金屬膜與上述半導體層和上述柵極電極反應，使上述源極和漏極區(qū)域以及上述柵極電極部分低電阻化的步驟；使用難以蝕刻上述元件
分離區(qū)域、上述柵極電極的低電阻化部分、上述源極和漏極區(qū)域的低電阻化部分、和上述側壁間隔層，易于蝕刻上述金屬膜的未反應部分
的第一蝕刻劑，除去上述金屬膜的未反應部分的步驟；和使用難以蝕刻上述元件分離區(qū)域、上述柵極電極的低電阻化部分、上述源極和漏極區(qū)域的低電阻化部分，易于蝕刻上述側壁間隔層的第二蝕刻劑，除去上述側壁間隔層的步驟。
本發(fā)明的第四方面的半導體裝置的制造方法包括在具有第一導電型的活性區(qū)域、第二導電型的活性區(qū)域和元件分離區(qū)域的半導體層的上述第一導電型的活性區(qū)域上和上述第二導電型的活性區(qū)域上分別形成柵極電極的步驟；使用與上述半導體層、上述元件分離區(qū)域和上述柵極電極不同的材料，在形成在上述第一導電型的活性區(qū)域上的柵極電極的側面上和形成在上述第二導電型的活性區(qū)域上的柵極電極的側面上分別形成由包含硅、鍺和氧的薄膜構成的側壁間隔層的步驟；以第一掩模材料覆蓋上述半導體層的形成第一導電型的晶體管的區(qū)域的步驟；作為掩模使用上述元件分離區(qū)域、在上述第一導電型的活性區(qū)域上形成的柵極電極、在該柵極電極的側面上形成的側壁間隔層、和上述第一掩模材料，向上述第一導電型的活性區(qū)域內導入雜質，在上述第一導電型的活性區(qū)域內形成第二導電型的一對源極和漏極區(qū)域的步驟；在除去上述第一掩模材料之后，以第二掩模材料覆蓋上述半導體層的形成第二導電型的晶體管的區(qū)域的步驟；作為掩模使用上述元件分離區(qū)域、在上述第二導電型的活性區(qū)域上形成的柵極電極、在該柵極電極的側面上形成的側壁間隔層、和上述第二掩模材料，向上述第二導電型的活性區(qū)域內導入雜質，在上述第二導電型的半導體層內形成第一導電型的一對源極和漏極區(qū)域的步驟；在除去上述第二掩模材料之后，在上述半導體層上、上述元件分離區(qū)域上、上述側壁間隔層上和上述柵極電極上覆蓋金屬膜的步驟；使上述金屬膜與上述半導體層和上述柵極電極反應，使上述源極和漏極區(qū)域以及上述柵極電極部分低電阻化的步驟；使用難以蝕刻上述元件分離區(qū)域、上述柵極電極的低電阻化部分、上述源極和漏極區(qū)域的低電阻化部分、和上述側壁間隔層，易于蝕刻上述金屬膜的未反應部分的第一蝕刻劑，除去
上述金屬膜的未反應部分的步驟；和使用難以蝕刻上述元件分離區(qū)域、上述柵極電極的低電阻化部分、上述源極和漏極區(qū)域的低電阻化部分，易于蝕刻上述側壁間隔層的第二蝕刻劑，除去上述側壁間隔層的步驟。


圖1是表示本發(fā)明的一實施方式的薄膜在硫酸/過氧化氫混合溶液中的蝕刻速度、和在磷酸中的蝕刻速度的圖。
圖2是表示本發(fā)明的一實施方式的膜的紅外分光圖的圖。
圖3是表示本發(fā)明的一實施方式的薄膜帶來的效果的一個例子的圖。
圖4A是表示組成分析的結果的圖。圖4B是表示組成分析的結果的圖。圖5A是表示組成分析的結果的圖。圖5B是表示組成分析的結果的圖。
圖6是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工序的截面圖。
圖7是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工序的截面圖。
圖8是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工序的截面圖。
圖9是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工序的截面圖。
圖IO是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工序的截面圖。
圖11是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工序的截面圖。
圖12是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工序的截面圖。
圖13是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工序的截面圖。
9圖14是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工 序的截面圖。
圖15是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工 序的截面圖。
圖16是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工 序的截面圖。
圖17是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工 序的截面圖。
圖18是表示本發(fā)明的一實施例的半導體裝置的制造方法的主要工 序的截面圖。
圖19是表示現(xiàn)有技術的晶體管的截面圖。
具體實施例方式
為了達成上述目的而考慮兩種方法。其中一個是提供不蝕刻鎳硅 化物而蝕刻SiN膜的溶液的方法，另一個是提供在熱磷酸中能夠高速 且短時間地進行蝕刻的膜的方法。
本實施方式以后者為目標，特別提供能夠實現(xiàn)作為側壁間隔膜的 功能，且在熱磷酸中能夠容易地被蝕刻的膜。
在此，再次總結側壁間隔膜所要求的性質，如下所述。
(1) 側壁間隔膜本來用作離子注入的掩模，因此在離子注入處理 中不會變質；
(2) 在離子注入時使用的抗蝕劑的除去處理(氧等離子體灰化、 和使用硫酸/過氧化氫混合溶液的殘渣除去工序)中不被蝕刻。
特別重要的是在硫酸/過氧化氫混合溶液中不被蝕刻，本實施方式 的目的在于提供一種在硫酸/過氧化氫混合溶液中不溶解，在熱磷酸中 能夠容易地被蝕刻的膜。
為了達成本目的，發(fā)明人反復銳意研究，結果發(fā)現(xiàn)，含有硅、鍺 和氧的膜滿足該要求。即，在本實施方式中，使實現(xiàn)側壁間隔層的功 能的膜為含硅、鍺和氧的膜。
在圖1中，作為一個例子，表示將四甲基鍺(TMGe)和二氧化碳 作為基底氣體并向其中添加甲硅烷(SiH4)而形成的膜在硫酸/過氧化氫混合溶液、和熱磷酸中的蝕刻速度。當增加甲硅烷氣體的添加量時， 磷酸中的蝕刻速度具有峰值，另一方面，硫酸/過氧化氫中的蝕刻速度 單調下降。
如圖1所示，含硅、鍺和氧的膜的基本優(yōu)點在于，形成的膜在磷 酸中的蝕刻速度總是比在硫酸/過氧化氫混合溶液中的蝕刻速度高。
利用該優(yōu)點，能夠得到含硅、鍺和氧的膜在磷酸中易于被蝕刻， 在硫酸/過氧化氫混合溶液中難以被蝕刻的效果。
進一步，如圖1所示，當甲硅烷的流量相對于TMGe和甲硅垸的 合計流量為20%以上時，形成的薄膜顯示了在硫酸/過氧化氫混合溶液 中的蝕刻速度持續(xù)下降，但相反地在磷酸中的蝕刻速度開始上升的現(xiàn) 象。
根據(jù)該現(xiàn)象，通過將甲硅烷的流量設定為相對于TMGe和甲硅烷 的合計流量的20%以上，能夠得到下述優(yōu)點能夠得到能夠提高在磷 酸中的蝕刻速度與在硫酸/過氧化氫混合溶液中的蝕刻速度的差的薄 膜。
進一步，在甲硅垸的流量相對于TMGe和甲硅烷的合計流量為40 %以上時，形成的薄膜在磷酸中的蝕刻速度顯示為最高值。
根據(jù)該結果，通過將甲硅烷的流量設定為相對于TMGe和甲硅烷 的合計流量的40%以上，能夠得到下述優(yōu)點能夠得到在磷酸中的蝕 刻速度最高的薄膜。
進一步，當甲硅烷的流量相對于TMGe和甲硅烷的合計流量為50 %以上時，形成的薄膜在硫酸/過氧化氫混合溶液中幾乎不會被蝕刻。
根據(jù)該現(xiàn)象，通過將甲硅烷的流量設定為相對于TMGe和甲硅烷 的合計流量的50%以上，能夠得到幾乎不會被硫酸/過氧化氫混合溶液 蝕刻的優(yōu)點。
另外，當甲硅烷的流量相對于TMGe和甲硅烷的合計流量為40% 以上時，形成的薄膜在磷酸中的蝕刻速度開始下降。在甲硅烷的流量 超過60%時形成的薄膜在磷酸中的蝕刻速度與在硫酸/過氧化氫混合 溶液中的蝕刻速度的差，與甲硅烷的流量低于20%時形成的薄膜的該 蝕刻速度的差為大致相同程度。
根據(jù)這樣的結果，如果以優(yōu)選的范圍進行數(shù)值設定，則可以是(1) 甲硅烷的流量相對于TMGe和甲硅烷的合計流量為20%以 上60%以下
(2) 甲硅烷的流量相對于TMGe和甲硅烷的合計流量為40%
(3) 甲硅烷的流量相對于TMGe和甲硅垸的合計流量為50%以 上60%以下。
圖2表示對該膜進行紅外分光分析而得的光譜。在1000cm"附近 觀察到Si-O-Si伸縮振動，能夠明確隨著甲硅烷的流量從0%增大到20 %，形成Si-O-Si網(wǎng)絡。
另外，為了更精密地控制溶液中的蝕刻速度，也可以向由硅、鍺 和氧構成的膜中進一步添加碳、氫中的任一種或其兩者。
圖3表示本實施方式的效果的一個例子?？芍獰崃姿嶂械谋灸さ?蝕刻速度超過100nm/min,與一直以來使用的SiN膜相比蝕刻速度大 幅度增大。因為側壁間隔膜的膜厚一般為30 50nm左右，所以能夠以 30秒左右進行蝕刻。如果是這種程度的時間，則鎳硅化物幾乎不會被 蝕刻。通過將本實施方式的薄膜在半導體裝置中使用，能夠不導致擴 散層的電阻增大地除去側壁間隔膜。
圖4A和圖4B表示上述薄膜的組成分析的結果。在組合分析中使 用RBS (Rutherford Backscattering Spectrometry,盧瑟福背散射譜法)。
如圖4A所示，僅由TMGe形成的薄膜的構成元素是鍺(Ge)、碳 (C)、氧(0)、氫(H)。在本分析所使用的薄膜中，它們的存在比率 分別是21.3%、 16.9%、 15.0%、 46.7%。
當在TMGe之外還流通甲硅烷時，會向形成的薄膜中添加硅(Si)。 當甲硅烷的流量相對于TMGe和甲硅烷的合計流量以20X、 40%、 60 %增加時，如圖4A所示，在形成的薄膜中Ge的存在比率降低，取而 代之Si的存在比率升高。
圖4B是以折線圖表示圖4A所示的分析結果的圖。
如圖4B所示，Ge和Si的存在比率在甲硅烷的流量超過約25 %時 發(fā)生逆轉。進一步，當甲硅烷的流量超過50%時，C和Si的存在比率 也逆轉。
當將甲硅烷的流量相對于TMGe和甲硅烷的合計流量設定為50% 以上而形成薄膜時，如參照圖1所進行的說明那樣，能夠得到幾乎不會被硫酸/過氧化氫混合溶液蝕刻的薄膜。在這樣的薄膜中，如果將構
成要素按照存在比率由高到低的順序進行排列的話，則如圖4B所示， 為H、 O、 Si、 C、 Ge。以這樣的順序含有H、 O、 Si、 C、 Ge的薄膜， 根據(jù)圖4B，是將甲硅垸的流量設定為相對于TMGe和甲硅烷的合計流 量的約50%以上約70%以下而形成的薄膜。以下表示具體的數(shù)值例 H二35X以上45X以下、0=19%以上25%、 Si=15% 20%、 C=13 %以上15%以下、Ge二6X以上7.5X以下。
圖5A和圖5B與圖4A和圖4B同樣，是表示上述薄膜的組成分析 的結果的圖。圖5A所示的數(shù)值是，基于圖4A所示的分析結果，計算 形成的薄膜中的Si與Ge的比率(Si/Ge)、 O與Si+Ge的比率(0/ (Si 十Ge))、 C與Si+Ge的比率(C/ (Si+Ge))、以及H與Si + Ge的比 率(H/ (Si+Ge))而得的數(shù)值，圖5B是以折線圖表示圖5A所示的 數(shù)值的圖。
如圖5B所示，當將甲硅烷的流量設定為相對于TMGe和甲硅烷的 合計流量為50%以上時，該薄膜的上述比率為Si/Ge=2.0以上3.5 以下、0/ (Si + Ge) 二0.8以上1.0以下、C/ (Si + Ge) =0.5以上0.7 以下、H/ (Si+Ge) =1.2以上2.2以下。
接著，參照附圖將利用本實施方式的薄膜的半導體裝置的制造方 法作為本發(fā)明的一實施例進行具體的說明。
在本實施例中，對將由硅、鍺、氧構成的膜(以下根據(jù)需要簡寫 成GeSiO)作為離子注入處理的掩模使用的例子進行說明。
首先，如圖6所示，例如在由硅構成的半導體基板31，使用公知 的技術形成用于形成n溝道型絕緣柵場效應晶體管例如n溝道型 MOSFET (nMOS晶體管)的p型半導體區(qū)域(在本例中為p阱)，和 用于形成p溝道型絕緣柵場效應晶體管例如P溝道型MOSFET(nMOS 晶體管)的n型半導體區(qū)域(在本例中為n阱)。接著，在半導體基板 31，例如使用STI (ShallowTrench Isolation,淺溝槽隔離)技術形成元 件分離區(qū)域33，在半導體基板31的表面區(qū)域劃分出活性區(qū)域AA。作 為元件分離區(qū)域33的材料的一個例子，使用氧化硅。接著，在半導體 基板31的活性區(qū)域AA上，例如使用熱氧化法形成由氧化硅構成的柵 極絕緣膜32。接著，如圖7所示，在柵極絕緣膜32和元件分離區(qū)域33上形成 導電性膜，通過使用光刻法對該導電性膜進行圖案形成，分別在n型 阱的活性區(qū)域上和p型阱的活性區(qū)域上形成柵極電極34。在為nMOS 晶體管的情況下，作為柵極電極34的材料，例如使用含砷(As)或磷 (P)作為n型雜質的多晶硅膜或者多晶硅鍺膜即可。此外，在為pMOS 晶體管的情況下，例如使用含有硼(B)作為p型雜質的多晶硅膜或者 多晶硅鍺膜即可?；蛘咭部梢孕纬刹缓s質的多晶硅膜，在將該多晶 硅膜通過使用光刻法的圖案形成而加工成柵極電極34之后，向形成在 p型阱上的柵極電極34和p型阱進行n型雜質的離子注入，同樣地向 形成在n型阱上的柵極電極34和n型阱進行p型雜質的離子注入。
接著，如圖8所示，之后以光致抗蝕劑40對形成pMOS晶體管的 n型阱上進行覆蓋。接著，對露出的p型阱，使用元件分離區(qū)域33、 柵極電極34和光致抗蝕劑40作為掩模，進行n型雜質例如砷的離子 注入，形成nMOS晶體管的延展部35n。
接著，如圖9所示，在除去光致抗蝕劑40之后，此次，相反地用 光致抗蝕劑41對形成nMOS晶體管的p型阱上進行覆蓋。接著，對露 出的n型阱，使用元件分離區(qū)域33、柵極電極34和光致抗蝕劑41作 為掩模，進行p型雜質例如硼的離子注入，形成pMOS晶體管的延展 部35p。
接著，如圖IO所示，在除去光致抗蝕劑41之后，以覆蓋柵極電 極34的側面和上表面的方式，在半導體基板31的整個面上，使用CVD 法例如PECVD (Plasma-Enhanced CVD，等離子體增強CVD)法形成 作為側壁間隔層的薄膜36。在本例中，薄膜36是包含硅、鍺和氧的膜， 例如可以是GeSiO膜。在GeSiO膜中，如上所述，為了更精密地控制 溶液中的蝕刻速度，能夠進一步添加碳、氫中的任一種或其兩者。例 如，在本例中，采用GeSiCOH膜。該GeSiCOH膜能夠通過將四甲基 鍺(TMGe)和二氧化碳作為基底氣體、向該基底氣體中添加甲硅烷 (SiH4)的PECVD法而形成。作為具體的成膜條件的例子，能夠在下 述條件下進行成膜TMGe和甲硅烷(SiH4)的合計流量為200sccm、 二氧化碳的流量為2000sccm、甲硅烷(SiH4)的流量從圖1所示的范 圍中適當選擇由SilVSiH4+TMGe規(guī)定的流量、腔室內壓力為267Pa、基板溫度為300°C。作為厚度的例子，能夠為30nm 50nm。在本例中， 作為一個例子，設為30nm。此外，作為GeSiCOH膜的基底氣體，除 了上述的TMGe之外，還能夠使用GeHt和CH類氣體(例如CH4、C2H4、 C2H2)的混合氣體。此外，作為GeSiCOH膜的成膜裝置，也可以代替 PECVD使用利用高密度等離子體的CVD裝置，也能夠使用PVD裝置。
接著，如圖11所示，使用各向異性蝕刻對薄膜36進行蝕刻。作 為各向異性蝕刻的一個例子，有RIE (Reactive Ion Etching,反應離子 蝕刻)。通過對薄膜36進行蝕刻，在柵極電極34的側面上形成由 GeSiCOH膜構成的側壁間隔層36'。
接著，如圖12所示，以光致抗蝕劑42對n型阱上進行覆蓋。接 著，對露出的p型阱，使用元件分離區(qū)域33、柵極電極34、側壁間隔 層36'和光致抗蝕劑42作為掩模，進行n型雜質例如砷的離子注入， 形成nMOS晶體管的源極/漏極區(qū)域37n。
接著，如圖13所示，在除去光致抗蝕劑42之后，以光致抗蝕劑 43對p型阱上進行覆蓋。接著，對露出的n型阱，使用元件分離區(qū)域 33、柵極電極34、側壁間隔層36，和光致抗蝕劑43作為掩模，進行p 型雜質例如硼的離子注入，形成pMOS晶體管的源極/漏極區(qū)域37p。 另夕卜，光致抗蝕劑42，在本例中，由使用硫酸/過氧化氫混合溶液(SPM) 的濕蝕刻被除去。GeSiO膜、在GeSiO膜中還添加有碳、氫中的任一 種或其兩者的膜，在硫酸/過氧化氫混合溶液中是穩(wěn)定的。因此，能夠 抑制在除去光致抗蝕劑42時的濕蝕刻中不小心除去側壁間隔層36'的 情況的發(fā)生。
接著，如圖14所示，將光致抗蝕劑43除去，例如通過使用硫酸/ 過氧化氫混合溶液的濕蝕刻進行除去，之后為了使源極/漏極區(qū)域37n、 37p活化，利用尖峰RTA (Spike Rapid Thermal Anneal)在IOOO'C左右 的高溫下進行熱處理。接著，以覆蓋柵極電極34的側面和上表面的方 式，在半導體基板31的整個面上，例如使用濺射法形成金屬膜44。在 本例中，金屬膜44是鎳(Ni)，使用濺射法例如以30nm的厚度形成。
接著，如圖15所示，將形成有圖14所示的金屬膜44的構造體， 在氮氣氛中在500'C下迸行30秒鐘的熱處理。由此，金屬膜44中的金 屬，在本例中為鎳，與柵極電極以及構成半導體基板31的導電物，在本例中為硅，發(fā)生反應，在金屬膜44和柵極電極34接觸的部分、以 及金屬膜44和半導體基板31接觸的部分(在本例中，半導體基板31 中的源極/漏極區(qū)域37n、 37p的部分)形成反應層，在本例中形成鎳硅 化物(NiSi) 38。通過形成鎳硅化物38，柵極電極34和源極/漏極區(qū)域 37n、 37p部分低電阻化。
接著，如圖16所示，使用難以蝕刻元件分離區(qū)域33、柵極電極 34的低電阻化部分(鎳硅化物38)、源極/漏極區(qū)域的低電阻化部分(鎳 硅化物38)、和側壁間隔層36',且易于蝕刻金屬膜44的未反應部分 的蝕刻劑，除去金屬膜44的未反應部分。這種蝕刻劑的例子是硫酸/ 過氧化氫混合溶液。在本例中，通過使用硫酸/過氧化氫混合溶液進行 濕蝕刻，除去金屬膜44的未反應部分，即除去鎳。由此，在柵極電極 34上和源極/漏極區(qū)域37n、 37p上剩下鎳硅化物38。此外，由包含硅、 鍺和氧的膜，或在該膜中添加有碳、氫中的任一種或其兩者的膜構成 的側壁間隔層36',在硫酸/過氧化氫混合溶液中不會被蝕刻，因此， 側壁間隔層36'殘留在柵極電極34的側面上。
接著，如圖17所示，使用難以蝕刻元件分離區(qū)域33、柵極電極 34的低電阻化部分(鎳硅化物38)、源極和漏極區(qū)域的低電阻化部分 (鎳硅化物38)，且易于蝕刻側壁間隔層36'的蝕刻劑，除去側壁間 隔層36'。在本例中，將圖16所示的己除去金屬膜44的未反應部分的 構造體浸漬在磷酸中。側壁間隔層36'的從柵極電極34的側面上開始 的水平方向的厚度t大約是30nm，并且各向同性地被蝕刻，因此，即 使將過蝕刻估算在內也能夠以30秒鐘進行除去。
這樣，如圖18所示，能夠得到構造體，其成為已從柵極電極34 的側面上除去側壁間隔膜的半導體裝置。
如圖18所示，根據(jù)本實施例形成的上述構造體，能夠不蝕刻鎳硅 化物38地除去側壁間隔層。之后，例如在柵極的周圍直接堆積SiN膜， 從而能夠更有效地向溝道區(qū)域施加應力，能夠提高晶體管的載流子遷 移率。
這樣，根據(jù)上述一實施方式和一實施例，能夠提供使得能夠不蝕 刻鎳硅化物等其它膜地迅速除去半導體裝置所利用的側壁間隔膜等薄 膜的薄膜，以及使用該薄膜的半導體裝置的制造方法。以上，依據(jù)一實施方式和一實施例對本發(fā)明進行了說明，但本發(fā) 明并不限定于上述一實施方式和一實施例，能夠進行各種變形。并且, 對于本發(fā)明的實施例來說，上述一實施例并不是唯一的。例如，在上 述一實施例中，對一實施方式的薄膜在半導體裝置的制造過程中被使 用，應用于在該制造過程中被除去的側壁間隔層的例子進行了說明， 但在半導體裝置的制造過程中被除去的薄膜并不限于側壁間隔層。一
實施方式的薄膜例如也能夠應用于例如導通孔(viahole)、接觸孔形成 時的硬質掩模。
此外，在一實施例中，作為具有n型和p型的半導體區(qū)域的半導 體層，舉例表示了具有n型阱和p型阱的半導體基板31，但半導體層 并不限定于半導體基板31，例如也可以是在絕緣膜之上具有p型半導 體層和n型半導體層的所謂SOI基板、用于形成薄膜晶體管的半導體 薄膜。
此外，在一實施例中，表示了形成nMOS晶體管和pMOS晶體管 這兩者的例子，但也能夠僅形成nMOS晶體管或pMOS晶體管中的任 意一方。在這種情況下，省略圖8、圖9、圖12和圖13所示的形成光 致抗蝕劑40、 41、 42、 43的工序，并且僅將n型雜質或p型雜質中的 任一方導入活性區(qū)域即可。
此外，在一實施例中形成有延展部35n、 35p，但在形成側壁間隔 層36'的情況下也并非必須形成。例如，在溝道長已微細化的晶體管 中，在用于活性化的熱處理時，延展部35n彼此間或35p彼此間接觸， 產(chǎn)生源極 漏極間短路的不良情況。因此，根據(jù)需要形成延展部35n、 35p即可。
進一步，在一實施例中，使側壁間隔層36'為包含硅、鍺和氧的 膜，并且除去側壁間隔層36'。
但是，例如，包含硅、鍺和氧的膜，在一實施方式中，如參照圖l 所說明的那樣，具有在硫酸/過氧化氫混合液中難以被蝕刻，或不會被 蝕刻的效果。硫酸/過氧化氫混合液是除去光致抗蝕劑時、除去金屬膜 例如鎳膜等時在半導體裝置的制造過程的蝕刻工序中所使用的蝕刻劑 的一種。具有在半導體裝置的制造過程的蝕刻工序中難以被蝕刻或不 會被蝕刻的效果的膜 即使不是像在一實施例中說明的側壁間隔層36'那樣被除去的膜也能夠進行使用。例如，也能夠使用于阻止蝕刻的進 行的蝕刻阻擋層，具有用于限制雜質的導入?yún)^(qū)域、局部蝕刻半導體基 板或層間絕緣膜等、使得在薄膜上產(chǎn)生局部的化學反應的開口 (窗) 的硬質掩模。蝕刻阻擋層和硬質掩模并不一定是從半導體裝置中被除 去的膜，也存在殘留在半導體裝置中的情況。 一實施方式的薄膜，例 如包含硅、鍺和氧的薄膜，或在這三個元素之外還包含碳、氫中的任 一個或其兩者的薄膜，也能夠使用于殘留在半導體裝置中的，例如蝕 刻阻擋層和硬質掩模等。
此外，上述一實施方式和一實施例能夠在不脫離本發(fā)明的主旨的 范圍內進行各種變形。
權利要求
1.一種薄膜，其在半導體裝置的制造過程中使用，該薄膜的特征在于所述薄膜是包含硅、鍺和氧的薄膜。
2. 如權利要求l所述的薄膜，其特征在于所述薄膜，除包含所述硅、鍺和氧之外，還包含碳和氫中的至少 一種。
3. 如權利要求l所述的薄膜，其特征在于-所述薄膜是將四甲基鍺(TMGe)和二氧化碳作為基底氣體，向該基底氣體中添加甲硅烷(SiH4)而形成的，所述薄膜通過使所述甲硅烷的流量相對于四甲基鍺和甲硅烷的合 計流量為20%以上60%以下而形成。
4. 如權利要求1所述的薄膜，其特征在于 所述薄膜是將四甲基鍺(TMGe)和二氧化碳作為基底氣體，向該基底氣體中添加甲硅烷(SiH4)而形成的，所述薄膜通過使所述甲硅垸的流量相對于四甲基鍺和甲硅垸的合 計流量為40%而形成。
5. 如權利要求l所述的薄膜，其特征在于所述薄膜是將四甲基鍺(TMGe)和二氧化碳作為基底氣體，向該 基底氣體中添加甲硅烷(SiH4)而形成的，所述薄膜通過使所述甲硅烷的流量相對于四甲基鍺和甲硅烷的合 計流量為50%以上60%以下而形成。
6. —種半導體裝置的制造方法，其特征在于，包括 形成包含硅、鍺和氧的薄膜的步驟； 對所述薄膜進行蝕刻的步驟；和 在進行所述蝕刻后，除去殘留的所述薄膜的步驟。
7. 如權利要求6所述的半導體裝置的制造方法，其特征在于 所述薄膜，除包含所述硅、鍺和氧之外，還包含碳和氫中的至少一種。
8. —種半導體裝置的制造方法，其特征在于，包括 在具有活性區(qū)域和元件分離區(qū)域的半導體層的所述活性區(qū)域上形成柵極電極的步驟；使用與所述半導體層、所述元件分離區(qū)域和所述柵極電極不同的 材料，在所述柵極電極的側面上形成由包含硅、鍺和氧的薄膜構成的側壁間隔層的步驟；使用所述元件分離區(qū)域、所述柵極電極和所述側壁間隔層作為掩 模，向所述活性區(qū)域內導入雜質，在所述活性區(qū)域內形成一對源極和 漏極區(qū)域的步驟；在所述半導體層上、所述元件分離區(qū)域上、所述側壁間隔層上和 所述柵極電極上用金屬膜進行覆蓋的步驟；使所述金屬膜與所述半導體層以及所述柵極電極反應，使所述源 極和漏極區(qū)域、以及所述柵極電極部分低電阻化的步驟；使用難以蝕刻所述元件分離區(qū)域、所述柵極電極的低電阻化部分、 所述源極和漏極區(qū)域的低電阻化部分、以及所述側壁間隔層，且易于 蝕刻所述金屬膜的未反應部分的第一蝕刻劑，除去所述金屬膜的未反 應部分的步驟；和使用難以蝕刻所述元件分離區(qū)域、所述柵極電極的低電阻化部分、 所述源極和漏極區(qū)域的低電阻化部分，且易于蝕刻所述側壁間隔層的 第二蝕刻劑，除去所述側壁間隔層的步驟。
9. 一種半導體裝置的制造方法，其特征在于，包括 在具有第一導電型的活性區(qū)域、第二導電型的活性區(qū)域和元件分離區(qū)域的半導體層的所述第一導電型的活性區(qū)域上和第二導電型的活 性區(qū)域上分別形成柵極電極的步驟；使用與所述半導體層、所述元件分離區(qū)域和所述柵極電極不同的 材料，在形成于所述第一導電型的活性區(qū)域上的柵極電極的側面上、和形成于所述第二導電型的活性區(qū)域上的柵極電極的側面上，分別形 成由包含硅、鍺和氧的薄膜構成的側壁間隔層的步驟；以第一掩模材料覆蓋所述半導體層的形成第一導電型的晶體管的 區(qū)域的步驟；使用所述元件分離區(qū)域、在所述第一導電型的活性區(qū)域上形成的 柵極電極、在該柵極電極的側面上形成的側壁間隔層、和所述第一掩 模材料作為掩模，向所述第一導電型的活性區(qū)域內導入雜質，在所述 第一導電型的活性區(qū)域內形成第二導電型的一對源極和漏極區(qū)域的步 驟；在除去所述第一掩模材料之后，以第二掩模材料覆蓋所述半導體 層的形成第二導電型的晶體管的區(qū)域的步驟；使用所述元件分離區(qū)域、在所述第二導電型的活性區(qū)域上形成的 柵極電極、在該柵極電極的側面上形成的側壁間隔層、和所述第二掩 模材料作為掩模，向所述第二導電型的活性區(qū)域內導入雜質，在所述 第二導電型的半導體層內形成第一導電型的一對源極和漏極區(qū)域的步 驟；在除去所述第二掩模材料之后，在所述半導體層上、所述元件分 離區(qū)域上、所述側壁間隔層上、和所述柵極電極上用金屬膜進行覆蓋 的步驟；使所述金屬膜與所述半導體層以及所述柵極電極反應，使所述源 極和漏極區(qū)域、以及所述柵極電極部分低電阻化的步驟；使用難以蝕刻所述元件分離區(qū)域、所述柵極電極的低電阻化部分、 所述源極和漏極區(qū)域的低電阻化部分、以及所述側壁間隔層，且易于 蝕刻所述金屬膜的未反應部分的第一蝕刻劑，除去所述金屬膜的未反 應部分的步驟；和使用難以蝕刻所述元件分離區(qū)域、所述柵極電極的低電阻化部分、 所述源極和漏極區(qū)域的低電阻化部分，且易于蝕刻所述側壁間隔層的 第二蝕刻劑，除去所述側壁間隔層的步驟。
10.如權利要求8所述的半導體裝置的制造方法，其特征在于 所述側壁間隔層，除包含所述硅、鍺和氧之外，還包含碳和氫中的至少一種。
11. 如權利要求9所述的半導體裝置的制造方法，其特征在于-所述側壁間隔層，除包含所述硅、鍺和氧之外，還包含碳和氫中的至少一種。
12. 如權利要求8所述的半導體裝置的制造方法，其特征在于所述第一蝕刻劑是包含硫酸和過氧化氫的混合液。
13. 如權利要求9所述的半導體裝置的制造方法，其特征在于所述第一蝕刻劑是包含硫酸和過氧化氫的混合液。
14. 如權利要求8所述的半導體裝置的制造方法，其特征在于-所述第二蝕刻劑是磷酸。
15. 如權利要求9所述的半導體裝置的制造方法，其特征在于所述第二蝕刻劑是磷酸。
16. 如權利要求12所述的半導體裝置的制造方法，其特征在于所述金屬膜含鎳。
17. 如權利要求13所述的半導體裝置的制造方法，其特征在于所述金屬膜含鎳。
18. 如權利要求14所述的半導體裝置的制造方法，其特征在于-所述金屬膜含鎳。
19. 如權利要求15所述的半導體裝置的制造方法，其特征在于所述金屬膜含鎳。
全文摘要
本發(fā)明提供一種薄膜和使用該薄膜的半導體裝置的制造方法。該薄膜在半導體裝置的制造過程中使用，其形成在半導體基板上，在使用于特定的功能之后，能夠被除去，該薄膜包含硅、鍺和氧。
文檔編號H01L21/8238GK101681835SQ200880017520
公開日2010年3月24日 申請日期2008年5月19日 優(yōu)先權日2007年5月25日
發(fā)明者加藤良裕, 吹上紀明 申請人:東京毅力科創(chuàng)株式會社