專利名稱：半導(dǎo)體裝置和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如將使用于有源矩陣驅(qū)動(dòng)的顯示裝置中的薄膜晶體管(Thin Film Transistor :TFT)在玻璃基板上形成的半導(dǎo)體裝置。
背景技術(shù)：
以往，使用在玻璃基板上形成非晶硅或多晶硅的薄膜晶體管(ThinFilm Transistor)并進(jìn)行液晶顯示面板等的驅(qū)動(dòng)的所謂的有源矩陣驅(qū)動(dòng)的液晶顯示裝置。特別地，使用通過(guò)使用移動(dòng)度高且高速動(dòng)作的多晶硅來(lái)將周邊驅(qū)動(dòng)器集成化的硅 設(shè)備(半導(dǎo)體裝置)。但是，在多晶硅中，由于結(jié)晶性的不完整性引起的間隙內(nèi)的定域能級(jí) (localized level)、晶界附近的缺陷、間隙內(nèi)定域能級(jí)，產(chǎn)生移動(dòng)度下降、S系數(shù)(亞闕值 系數(shù))增大，因此未必能說(shuō)使用多晶硅的薄膜晶體管在其性能方面充分。特別地，為了將要 求更高性能的圖像處理器和定時(shí)控制器、CPU、存儲(chǔ)器、電源電路等系統(tǒng)集成化，更高性能的 半導(dǎo)體裝置是不可缺少的，但以上述多結(jié)晶硅的薄膜晶體管不能滿足該要求。于是，作為形成更加高性能的半導(dǎo)體裝置的技術(shù)，提案有如下技術(shù)將由單晶硅薄 膜構(gòu)成的薄膜晶體管等設(shè)備預(yù)先形成在半導(dǎo)體基板上，再將其貼附在玻璃基板等絕緣基板 上。作為上述技術(shù)的一個(gè)例子，例如在專利文獻(xiàn)1中，公開(kāi)有如下技術(shù)將預(yù)先形成的 單晶硅薄膜晶體管使用粘接劑轉(zhuǎn)印在玻璃基板上。但是，在上述專利文獻(xiàn)1的半導(dǎo)體裝置及其制造方法中，使用粘接劑，因此產(chǎn)生在 貼附操作中耗費(fèi)工時(shí)、生產(chǎn)性差等問(wèn)題。此外，接合部分為粘接劑，因此對(duì)于完成后的半導(dǎo) 體裝置，也具有耐熱性差、對(duì)動(dòng)作性能賦予不好影響的問(wèn)題。于是，作為能夠解決這些問(wèn)題的方法，例如存在專利文獻(xiàn)2中公開(kāi)的技術(shù)。在專利 文獻(xiàn)2的半導(dǎo)體裝置中，在接合于玻璃基板等絕緣基板的單晶硅基板的表面，形成有形成 M0S型的單晶硅薄膜晶體管的一部分的氧化膜、柵極圖案、雜質(zhì)離子注入部，并且，在該單晶 硅基板的規(guī)定的深度設(shè)置有規(guī)定濃度的氫離子注入部(剝離層)。根據(jù)該結(jié)構(gòu)，對(duì)于絕緣基板，在形成有氧化膜的一側(cè)接合單晶硅基板后，通過(guò)施加 熱處理，基板間的接合通過(guò)原子彼此的結(jié)合強(qiáng)固，并且在剝離層中通過(guò)熱處理能夠剝離。由 此，能夠容易地得到M0S型單晶硅薄膜晶體管。專利文獻(xiàn)1 日本國(guó)公報(bào)專利公報(bào)“特表平7-503557號(hào)公報(bào)(公表日1995年4 月13日)”專利文獻(xiàn)2 日本國(guó)公開(kāi)專利公報(bào)“特開(kāi)2004-165600號(hào)公報(bào)(
公開(kāi)日2004年6 月10日)”

發(fā)明內(nèi)容
但是，在上述現(xiàn)有技術(shù)中，存在晶體管的特性變差這樣的問(wèn)題。具體而言，上述薄 膜晶體管為向柵極、源極、漏極3個(gè)端子施加電壓從而動(dòng)作的結(jié)構(gòu)，因此溝道區(qū)域的電位為浮游狀態(tài)(浮動(dòng)狀態(tài))。因此，在容易受到周圍的電場(chǎng)的影響，特別是在柵極長(zhǎng)度短的晶體 管中，當(dāng)漏極電壓變大時(shí)，產(chǎn)生柵極附近的電位由于源極電場(chǎng)而下降的現(xiàn)象(DIBL:Drain Induced Barrier Lowering(漏致勢(shì)壘降低效應(yīng)))。由此，晶體管的闕值變化的短溝道現(xiàn) 象變得顯著。像這樣，產(chǎn)生如下問(wèn)題在上述薄膜晶體管中，沒(méi)有固定溝道區(qū)域的電位，因此 由于漏極電壓的變化，溝道區(qū)域的電位變動(dòng)，與此相伴，晶體管的闕值也變動(dòng)。此外，在上述現(xiàn)有的技術(shù)中，在氫離子注入部(剝離層)中被剝離由此形成的剝離 面(界面)，成為凹凸?fàn)疃教剐圆睢Ｒ矔?huì)因此產(chǎn)生晶體管特性變動(dòng)的問(wèn)題?？芍蔀榫?體管特性的指標(biāo)的闕值電壓，并不限定于上述的基板電位的變動(dòng)所引起的影響，也會(huì)因薄 膜硅層的厚度而變化。因此，在如現(xiàn)有技術(shù)那樣將單晶硅基板的一部分分離從而形成薄膜 晶體管時(shí)，界面變?yōu)榘纪範(fàn)顣r(shí)，硅薄膜的膜厚不均勻，導(dǎo)致晶體管的闕值電壓變動(dòng)。為了抑 制這樣的硅薄膜晶體管的膜厚的偏差，例如考慮通過(guò)研磨等將上述界面平坦化，但存在難 以對(duì)應(yīng)大型基板等的技術(shù)上的問(wèn)題，高精度地抑制上述界面的平坦度是非常困難的。如上所述，在上述現(xiàn)有的技術(shù)中，存在晶體管的闕值電壓變動(dòng)等晶體管的特性變 差這樣的問(wèn)題。本發(fā)明是鑒于上述問(wèn)題而完成的，其目的在于，提供一種通過(guò)抑制薄膜晶體管的 特性變動(dòng)能夠?qū)崿F(xiàn)高性能化的半導(dǎo)體裝置和包括該半導(dǎo)體裝置的顯示裝置。為了解決上述問(wèn)題，本發(fā)明的半導(dǎo)體裝置是通過(guò)在剝離層剝離一部分而形成的包 含場(chǎng)效應(yīng)型晶體管的第一基板與第二基板相互貼合而構(gòu)成的半導(dǎo)體裝置，該半導(dǎo)體裝置的 特征在于，與上述第一基板的上述場(chǎng)效應(yīng)型晶體管的溝道區(qū)域?yàn)橥粚?dǎo)電型、并且比該溝 道區(qū)域高濃度的高濃度雜質(zhì)區(qū)域，與該溝道區(qū)域電連接而形成，以使得該溝道區(qū)域的電位 被固定。本發(fā)明的半導(dǎo)體裝置，如上所述，由剝離層剝離一部分而形成的包含場(chǎng)效應(yīng)型晶 體管(例如，CMOS晶體管)的第一基板、與例如玻璃基板等第二基板相互貼合而構(gòu)成。在這樣的半導(dǎo)體裝置中，根據(jù)上述結(jié)構(gòu)，例如與構(gòu)成CMOS晶體管的NM0S晶體管的 溝道區(qū)域?yàn)橥粚?dǎo)電型(P型)、并且比該溝道區(qū)域高濃度的P型高濃度雜質(zhì)區(qū)域，與該溝道 區(qū)域電連接而形成，以使得該溝道區(qū)域的電位被固定。此外，在PM0S晶體管中，與其溝道區(qū) 域?yàn)橥粚?dǎo)電型(N型)，并且比該溝道區(qū)域高濃度的N型高濃度雜質(zhì)區(qū)域，與該溝道區(qū)域電 連接而形成，以使得該溝道區(qū)域的電位被固定。另外，溝道區(qū)域是指，包含形成于柵極下的 溝道的半導(dǎo)體區(qū)域。由此，在現(xiàn)有技術(shù)中，能夠?qū)⒆優(yōu)楦∮螤顟B(tài)的溝道區(qū)域的電位固定，因此能夠抑制 晶體管的闕值的變動(dòng)。具體而言，例如在NM0S晶體管中，與溝道區(qū)域?yàn)橥粚?dǎo)電型的N型 高濃度雜質(zhì)區(qū)域與源極電極電連接，由此溝道區(qū)域和源極區(qū)域通過(guò)N型高濃度雜質(zhì)區(qū)域電 連接。由此，溝道區(qū)域的電位與源極區(qū)域的電位相同，因此溝道區(qū)域的電位不會(huì)因漏極電壓 的變化等而變動(dòng)從而被固定。因此，能夠抑制晶體管的闕值的變動(dòng)。像這樣，能夠抑制晶體管的闕值的變動(dòng)，因此能夠抑制晶體管的特性變動(dòng)，能夠?qū)?現(xiàn)半導(dǎo)體裝置的高性能化。本發(fā)明的半導(dǎo)體裝置，優(yōu)選在上述半導(dǎo)體裝置中，上述高濃度雜質(zhì)區(qū)域在上述場(chǎng) 效應(yīng)型晶體管的源極區(qū)域內(nèi)形成。根據(jù)上述的結(jié)構(gòu)，高濃度雜質(zhì)區(qū)域在源極區(qū)域內(nèi)形成，因此通過(guò)高濃度雜質(zhì)區(qū)域，能夠?qū)系绤^(qū)域和源極區(qū)域容易地電連接。由此，能夠?qū)系绤^(qū)域的電位固定在與源極區(qū) 域的電位相同的電位。本發(fā)明的半導(dǎo)體裝置優(yōu)選在上述半導(dǎo)體裝置中，上述高濃度雜質(zhì)區(qū)域，在上述源 極區(qū)域內(nèi)與上述溝道區(qū)域鄰接形成。由此，能夠進(jìn)一步容易地將溝道區(qū)域和源極區(qū)域電連接。本發(fā)明的半導(dǎo)體裝置優(yōu)選在上述半導(dǎo)體裝置中，上述高濃度雜質(zhì)區(qū)域，在上述源 極區(qū)域內(nèi)，以不與上述溝道區(qū)域鄰接的方式形成。高濃度雜質(zhì)區(qū)域，在源極區(qū)域內(nèi)，即使與溝道區(qū)域不鄰接地形成，也能夠?qū)系绤^(qū) 域與源極區(qū)域電連接，因此能夠提高設(shè)計(jì)的自由度。本發(fā)明的半導(dǎo)體裝置優(yōu)選在上述半導(dǎo)體裝置中，在上述場(chǎng)效應(yīng)型晶體管的上述 溝道區(qū)域形成的硅層的膜厚比上述溝道區(qū)域的最大耗盡層寬度厚。由此，在施加?xùn)艠O電壓從而形成溝道時(shí)，在溝道正下方殘留有與高濃度雜質(zhì)區(qū)域 相同導(dǎo)電型的層，因此遍及溝道區(qū)域整體，能夠更加可靠地固定溝道電位。本發(fā)明的半導(dǎo)體裝置優(yōu)選在上述半導(dǎo)體裝置中，上述場(chǎng)效應(yīng)型晶體管包括NM0S 晶體管和PM0S晶體管中的至少任意一方。本發(fā)明的半導(dǎo)體裝置優(yōu)選在上述半導(dǎo)體裝置中，上述第一基板包含單晶硅半 導(dǎo)體、或者選自IV族半導(dǎo)體、II-VI族化合物半導(dǎo)體、III-V族化合物半導(dǎo)體、IV-IV族化合 物半導(dǎo)體、含有它們的同族元素的混晶和氧化物半導(dǎo)體中的至少一個(gè)。本發(fā)明的半導(dǎo)體裝置優(yōu)選在上述半導(dǎo)體裝置中，上述高濃度雜質(zhì)區(qū)域和上述源 極區(qū)域，與源極電極電連接。由此，能夠?qū)系绤^(qū)域的電位固定在與源極區(qū)域的電位相同的電位。本發(fā)明的半導(dǎo)體裝置優(yōu)選在上述半導(dǎo)體裝置中，上述高濃度雜質(zhì)區(qū)域接地。由此，能夠?qū)系绤^(qū)域的電位固定為接地電平。本發(fā)明的半導(dǎo)體裝置優(yōu)選在上述半導(dǎo)體裝置中，上述第二基板為玻璃基板。本發(fā)明的顯示裝置，其特征在于，包括上述任意的半導(dǎo)體裝置。由此，能夠提供通過(guò)抑制薄膜晶體管的特性變動(dòng)能夠?qū)崿F(xiàn)高性能化的顯示裝置。本發(fā)明的其他目的、特征和優(yōu)異之處由下面所示的記載會(huì)充分明確。此外，本發(fā)明 的優(yōu)點(diǎn)通過(guò)參照附圖的下面的說(shuō)明將更加明白。


圖1是表示本發(fā)明的半導(dǎo)體裝置的一個(gè)實(shí)施方式的截面圖。圖2是示意性地表示圖1所示的半導(dǎo)體裝置的NM0S晶體管的另一個(gè)結(jié)構(gòu)的俯視 圖。圖3是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成熱氧化膜(2)的工 序的截面圖。圖4是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，注入N型雜質(zhì)元素(4) 的工序的截面圖。圖5是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，注入P型雜質(zhì)元素(5) 的工序的截面圖。
圖6是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成N阱區(qū)域(7)和P 阱區(qū)域(8)的工序的截面圖。圖7是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成氮化硅膜(9)和熱 氧化膜(6)的圖案化工序的截面圖。圖8是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成L0C0S氧化膜(10) 的工序的截面圖。圖9是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成氧化膜(11)的工序 的截面圖。圖10是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成抗蝕劑(12)的工 序的截面圖。圖11是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成抗蝕劑(14)的工 序的截面圖。圖12是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成柵極氧化膜(16) 的工序的截面圖。圖13是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成柵極電極(17)工 序的截面圖。圖14是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成N型低濃度雜質(zhì)區(qū) 域(20)的工序的截面圖。圖15是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成P型低濃度雜質(zhì)區(qū) 域(23)的工序的截面圖。圖16是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成Si02側(cè)壁(24)的 工序的截面圖。圖17是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成N型高濃度雜質(zhì)區(qū) 域(27p)的工序的截面圖。圖18是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成P型高濃度雜質(zhì)區(qū) 域(30n)的工序的截面圖。圖19是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成平坦化膜(31)的 工序的截面圖。圖20是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成剝離層(33)的工 序的截面圖。圖21是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成金屬電極(36)的 工序的截面圖。圖22是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，貼合玻璃基板(38)的 工序的截面圖。圖23是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中的剝離工序的截面圖。圖24是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成保護(hù)膜(39)的工 序的截面圖。圖25是用于說(shuō)明在圖1所示的半導(dǎo)體裝置的制造工序中，形成金屬配線(41)的 工序的截面圖。
圖26是表示本發(fā)明的半導(dǎo)體裝置的-
符號(hào)說(shuō)明
1半導(dǎo)體基板(第一基板)
2玻璃基板(第二基板)
3CM0S 晶體管
3n NM0S晶體管
3p PM0S晶體管
4 L0C0S氧化膜
5保護(hù)膜
10半導(dǎo)體裝置
30n、30p源極區(qū)域
31n、31p柵極電極
32n、32p源極電極
33n、33p漏極電極
34n、34p柵極氧化膜
35n、35p溝道區(qū)域
36n、36p接觸孔
37n、38pN型高濃度雜質(zhì)區(qū)域
37p、38nP型高濃度雜質(zhì)區(qū)域
39nP型高濃度雜質(zhì)區(qū)域
39pN型高濃度雜質(zhì)區(qū)域
33剝離層
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具體實(shí)施例方式參照?qǐng)D1至圖26對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明如下。本發(fā)明的半導(dǎo)體裝置在絕緣基板上形成有M0S型的薄膜晶體管(TFT)，例如，被作 為構(gòu)成有源矩陣驅(qū)動(dòng)的顯示裝置的顯示面板使用。M0S型的薄膜晶體管(M0S晶體管)由半導(dǎo)體層、柵極電極、柵極氧化膜、和形成 于柵極兩側(cè)的高濃度雜質(zhì)區(qū)域等構(gòu)成，是利用柵極電極調(diào)制柵極下的半導(dǎo)體層的載流子濃 度，控制在源極-漏極間流動(dòng)的電流的一般的晶體管。在M0S晶體管中，存在N溝道型M0S 晶體管、P溝道型M0S晶體管、和將它們組合而成的C0MS晶體管，但多使用具有消耗電力低 且即使在低電壓下也動(dòng)作等特征的C0MS晶體管。在本實(shí)施方式中，以CMOS晶體管的結(jié)構(gòu)為例進(jìn)行說(shuō)明。圖1是表示具有CMOS晶 體管3的半導(dǎo)體裝置10的結(jié)構(gòu)的截面圖。半導(dǎo)體裝置10由半導(dǎo)體基板(第一基板)1、作為絕緣基板的玻璃基板(第二基 板)2相互貼合而構(gòu)成。半導(dǎo)體基板1能夠使用現(xiàn)有公知的技術(shù)等制造，包含CMOS晶體管3而構(gòu)成。CMOS 晶體管3由N溝道型M0S晶體管(以下，記為NM0S晶體管3n)和P溝道型M0S晶體管(以 下，記為PM0S晶體管3p)以通過(guò)形成于兩者之間的L0C0S氧化膜4而相互分離的狀態(tài)構(gòu)成。關(guān)于該半導(dǎo)體基板1的制造方法將在后面敘述。另外，半導(dǎo)體基板1包括單晶硅半導(dǎo)體或選自以下的至少一個(gè)而構(gòu)成IV族半導(dǎo) 體、II-VI族化合物半導(dǎo)體、III-V族化合物半導(dǎo)體、IV-IV族化合物半導(dǎo)體、包括它們的同 族元素的混晶、和氧化物半導(dǎo)體。玻璃基板2是一般的光透過(guò)性(非晶質(zhì)高應(yīng)變點(diǎn))的無(wú)堿性玻璃基板。在本實(shí)施方式的NM0S晶體管3n和PM0S晶體管3p中，分別形成為與溝道區(qū)域?yàn)?同一導(dǎo)電型、并且比該溝道區(qū)域高濃度的高濃度雜質(zhì)區(qū)域與該溝道區(qū)域電連接，以使得該 溝道區(qū)域的電位被固定。關(guān)于該結(jié)構(gòu)，使用圖1在下面具體地進(jìn)行說(shuō)明。NM0S晶體管3n包括柵極電極31n、源極電極32n、漏極電極33n。在柵極電極31n 的相對(duì)側(cè)，換言之，相對(duì)于柵極氧化膜34n在與形成柵極電極31n的一側(cè)相反的一側(cè)，形成 有P型低濃度雜質(zhì)的溝道區(qū)域35n。柵極電極32n，通過(guò)接觸孔36n與N型高濃度雜質(zhì)區(qū)域 37n電連接。漏極電極33n通過(guò)接觸孔36n與N型高濃度雜質(zhì)區(qū)域38n電連接。進(jìn)一步，在本實(shí)施方式的NM0S晶體管3n中，與溝道區(qū)域35n同一導(dǎo)電型(這里為 P型)，并且比溝道區(qū)域35n高濃度的雜質(zhì)區(qū)域即P型高濃度雜質(zhì)區(qū)域39n，以與溝道區(qū)域 35n電連接的方式形成。并且，在圖1所示的結(jié)構(gòu)中，P型高濃度雜質(zhì)區(qū)域39n，在源極區(qū)域 30n內(nèi)與N型高濃度雜質(zhì)區(qū)域37n鄰接形成，通過(guò)接觸孔36n與源極電極32n電連接。另外，在半導(dǎo)體裝置10的表面形成有保護(hù)膜5，確保電絕緣性。這里，在現(xiàn)有的半導(dǎo)體裝置中，溝道區(qū)域變?yōu)殡娢粵](méi)有被固定的浮游狀態(tài)(浮動(dòng) 狀態(tài))，因此引起了晶體管的闕值電壓變動(dòng)這樣的問(wèn)題。這一點(diǎn)，根據(jù)圖1所示的結(jié)構(gòu)，溝道區(qū)域35n和源極區(qū)域30n通過(guò)P型高濃度雜質(zhì) 區(qū)域39n電連接，因此溝道區(qū)域35n的電位與源極區(qū)域30n的電位相同。因此，溝道區(qū)域35n 的電位不會(huì)因漏極電壓的變化等變動(dòng)從而被固定。由此，能夠抑制晶體管的闕值的變動(dòng)。關(guān)于PM0S晶體管3p也與NM0S晶體管的結(jié)構(gòu)相同，PM0S晶體管3p包括柵極電 極31p、源極電極32p、漏極電極33p。在柵極電極31p的相對(duì)側(cè)，換言之，相對(duì)于柵極氧化膜 34p而言在與形成柵極電極31p的一側(cè)相反的一側(cè)，形成有N型低濃度雜質(zhì)區(qū)域的溝道區(qū)域 35p。源極電極32p通過(guò)接觸孔36p與P型高濃度雜質(zhì)區(qū)域37p電連接。漏極電極33p通 過(guò)接觸孔36p與P型高濃度雜質(zhì)區(qū)域38p電連接。進(jìn)一步，在本實(shí)施方式的PM0S晶體管3p中，與溝道區(qū)域35p同一導(dǎo)電型(這里為N 型)，并且比溝道區(qū)域35p高濃度的雜質(zhì)區(qū)域即N型高濃度雜質(zhì)區(qū)域39p以與溝道區(qū)域35p 電連接的方式形成。在圖1所示的結(jié)構(gòu)中，N型高濃度雜質(zhì)區(qū)域39p，在源極區(qū)域30p內(nèi)，與 P型高濃度雜質(zhì)區(qū)域37p鄰接地形成，通過(guò)接觸孔36p與源極電極32p電連接。 根據(jù)該結(jié)構(gòu)，通過(guò)N型高濃度雜質(zhì)區(qū)域39p，溝道區(qū)域35p和源極區(qū)域30p電連接， 因此溝道區(qū)域35p的電位與源極區(qū)域30p的電位相同。因此，溝道區(qū)域35p的電位不會(huì)因 漏極電壓的變化等而變動(dòng)從而被固定。由此能夠抑制晶體管的闕值的變動(dòng)。如上所述，在本實(shí)施方式的半導(dǎo)體裝置中，與溝道區(qū)域?yàn)橥粚?dǎo)電型，并且比溝道 區(qū)域高濃度的雜質(zhì)區(qū)域(下面，也稱為同一導(dǎo)電型高濃度雜質(zhì)區(qū)域)，與溝道區(qū)域電連接地 形成，由此固定溝道區(qū)域的電位。在圖1中，表示該具體的結(jié)構(gòu)的一個(gè)例子，但并不限定于此，也可以為其他結(jié)構(gòu)。 例如在圖1所示的結(jié)構(gòu)中，源極電極也可以接地，此外，也可以僅同一導(dǎo)電型高濃度雜質(zhì)區(qū)
8域接地。此外，同一導(dǎo)電型高濃度雜質(zhì)區(qū)域也可以與溝道區(qū)域鄰接形成，具體而言例如，在 圖2所示的NMOS晶體管中，P型高濃度雜質(zhì)區(qū)域39η也可以在與柵極電極31η、柵極區(qū)域 37η和漏極區(qū)域38η的并列方向正交的方向上形成。在此結(jié)構(gòu)中，能夠取得如下效果能夠 縮短MOS晶體管的溝道區(qū)域的長(zhǎng)邊方向的尺寸。像這樣，形成有同一導(dǎo)電型高濃度雜質(zhì)區(qū)域的部位，沒(méi)有特別限定，但只要與溝道 區(qū)域電連接即可，因此也可以不在源極區(qū)域內(nèi)。此外，同一導(dǎo)電型高濃度雜質(zhì)區(qū)域也可以固 定為任意的電位。另外，形成于溝道區(qū)域的硅層的膜厚，優(yōu)選比溝道區(qū)域的最大耗盡層(cbpletion layer)寬度厚。由此，施加?xùn)艠O電壓從而形成溝道時(shí)，在溝道正下方殘留有與高濃度雜質(zhì)區(qū) 域相同導(dǎo)電型的層，因此遍及溝道區(qū)域整體，能夠更加可靠地固定溝道電位。(半導(dǎo)體裝置的制造方法)在此，對(duì)于半導(dǎo)體裝置10的制造方法，使用圖3 圖25說(shuō)明如下。另外，在以下 的制造方法的說(shuō)明和對(duì)應(yīng)的各附圖中，為了說(shuō)明方便，標(biāo)注與對(duì)圖1中所示的部件號(hào)碼不 同的號(hào)碼，根據(jù)需要，標(biāo)記對(duì)應(yīng)的圖1中所示的部件號(hào)碼。在硅基板1上，例如形成30nm左右的熱氧化膜2(圖3)。熱氧化膜2在后面工序 的離子注入工序中，以防止硅基板1的表面的污染為目的形成，未必是必須的。以抗蝕劑3作為掩模，向作為抗蝕劑3的開(kāi)口區(qū)域的N阱形成區(qū)域通過(guò)離子注入 來(lái)注入N型雜質(zhì)元素4 (例如，磷)(圖4)。作為雜質(zhì)元素，使用例如磷元素，將注入能量設(shè) 定為50 150KeV左右，并且使劑量為1E12 lE13cnT2左右。此時(shí)，在下一工序中將P型 雜質(zhì)注入硅基板1上的整個(gè)面的情況下，考慮被P型雜質(zhì)打消的相應(yīng)量，設(shè)定追加N型雜質(zhì) 元素的注入量。在將抗蝕劑3除去后，向硅基板1的整個(gè)面上離子注入P型雜質(zhì)元素5 (例如硼) (圖5)。作為雜質(zhì)元素，例如使用硼，使注入能量為10 50KeV左右，并且，使劑量為1E12 lE13cm_2左右。另外，與硼相比，磷對(duì)于熱處理在硅中的擴(kuò)散系數(shù)小，因此也可以對(duì)硼元素 在注入前進(jìn)行熱處理，預(yù)先使磷在硅基板中適當(dāng)?shù)財(cái)U(kuò)散。此外，在N阱區(qū)域中以利用P型雜 質(zhì)打消N型雜質(zhì)的方式，在N阱區(qū)域上形成抗蝕劑后，也可以注入P型雜質(zhì)元素5。另外，在 此情況下，不需要考慮在N阱區(qū)域中的N型雜質(zhì)注入時(shí)由P型雜質(zhì)造成的打消。在除去熱氧化膜2后，通過(guò)在氧化氣氛中實(shí)施900 1000°C左右的熱處理，形成 30nm左右的厚度的熱氧化膜6，并且使注入到N阱區(qū)域和P阱區(qū)域的雜質(zhì)元素?cái)U(kuò)散，形成N 阱區(qū)域7和P阱區(qū)域8(圖6)。通過(guò)CVD (Chemical Vapor D印osition ；化學(xué)氣相生長(zhǎng)法)等，僅形成200nm左右 的厚度的氮化硅膜9后，進(jìn)行氮化硅膜9和熱氧化膜6的圖案化(圖7)。在氧氣氣氛中利用900 1000°C左右的熱處理進(jìn)行LOCOS氧化，形成僅200 500nm左右的厚度的LOCOS氧化膜10 (圖1的LOCOS氧化膜4)(圖8)。LOCOS氧化膜10， 為元件分離用，但LOCOS氧化膜以外的方法，例如用STI (Shallow Trench Isolation 淺溝 槽隔離)等也可以進(jìn)行元件分離。在一旦除去氮化硅膜9和熱氧化膜6后，在氧氣氣氛中進(jìn)行1000°C左右的熱處理， 形成20nm左右的厚度的氧化膜11 (圖9)。
以PM0S晶體管形成區(qū)域開(kāi)口的方式形成抗蝕劑12(圖10)。接著，通過(guò)離子注入 將用于設(shè)定PM0S晶體管的闕值電壓的雜質(zhì)元素13導(dǎo)入N阱區(qū)域7。例如，作為離子注入條 件，將作為P型雜質(zhì)的硼以10 50KeV、lE12 5E12/cm2的劑量進(jìn)行注入。另外，由柵極 電極材料和導(dǎo)電類型注入的雜質(zhì)，也存在磷、砷等N型雜質(zhì)的情況。與各工藝條件相應(yīng)地設(shè) 定N型/P型雜質(zhì)及其溝道注入量。以NM0S晶體管區(qū)域開(kāi)口的方式形成抗蝕劑14(圖11)。接著，通過(guò)離子注入將用 于設(shè)定NM0S晶體管的闕值電壓的雜質(zhì)元素15導(dǎo)入P阱區(qū)域8。例如，將作為P型雜質(zhì)的硼 以10 50KeV、l 5E12/cm2的劑量進(jìn)行注入。另外，與PM0S晶體管同樣，由柵極電極材料 和導(dǎo)電類型注入的雜質(zhì)，也存在磷、砷元素等N型雜質(zhì)的情況。與各工藝條件一致地設(shè)定N 型/P型雜質(zhì)及其溝道注入量。在一旦除去抗蝕劑14和熱氧化膜11后，在氧氣氣氛中進(jìn)行1000°C左右的熱處理， 形成僅10 20nm左右的厚度的柵極氧化膜16(圖1的柵極氧化膜34n、34p)(圖12)。形成NM0S晶體管和PM0S晶體管的柵極電極17(圖1的柵極電極31n、31p)。柵極 電極17在利用CVD等使300nm左右的厚度的多晶硅堆積后，通過(guò)將磷等N型雜質(zhì)擴(kuò)散等將 其導(dǎo)入柵極電極17內(nèi)從而形成礦多晶硅后，進(jìn)行圖案化而形成(圖13)。以NM0S晶體管形成區(qū)域開(kāi)口的方式形成抗蝕劑18，將柵極電極17作為掩膜，將磷 等N型雜質(zhì)元素19離子注入，從而形成N型低濃度雜質(zhì)區(qū)域20 (圖14)。N型雜質(zhì)，例如為 磷元素，其離子注入條件，例如為劑量5E12 5E13cm_2左右。另外，在圖14中，用柵極電極 17下的部件號(hào)碼“15”表示的半導(dǎo)體區(qū)域表示溝道區(qū)域。以PM0S晶體管形成區(qū)域開(kāi)口的方式形成抗蝕劑21，將柵極電極17作為掩膜，將 硼等P型雜質(zhì)元素22離子注入，從而形成P型低濃度雜質(zhì)區(qū)域23 (圖15)。P型雜質(zhì)，例如 為硼元素，其離子注入條件，例如為劑量5E12 5E13cm_2左右。另外，硼的熱擴(kuò)散系數(shù)大， 因此在僅通過(guò)由后面工序的對(duì)PM0S晶體管注入P型高濃度雜質(zhì)而注入的硼的熱擴(kuò)散，能夠 形成PM0S低濃度雜質(zhì)區(qū)域的情況下，也可以未必進(jìn)行P型低濃度雜質(zhì)注入。另外，在圖15 中，用柵極電極17下的部件號(hào)碼“13”表示的半導(dǎo)體區(qū)域表示溝道區(qū)域。在利用CVD等形成Si02膜后，進(jìn)行各向異性干蝕刻，在柵極電極17的兩側(cè)壁形成 Si02 側(cè)壁 24 (圖 16)。以NM0S晶體管形成區(qū)域開(kāi)口的方式形成抗蝕劑25，將柵極電極17和側(cè)壁24作為 掩膜，將磷等N型雜質(zhì)元素26離子注入，形成N型高濃度雜質(zhì)區(qū)域27 (圖1的N型高濃度 雜質(zhì)區(qū)域37n、38n)。此時(shí)，同時(shí)在與PM0S晶體管的源極區(qū)域相當(dāng)?shù)牟糠忠残纬蒒型高濃度 雜質(zhì)區(qū)域27p (圖1的N型高濃度雜質(zhì)區(qū)域39p)(圖17)。由此，在PM0S晶體管的溝道區(qū)域 為N型導(dǎo)電型的情況下，能夠固定溝道區(qū)域的電位。此外，為了將NM0S晶體管的源極區(qū)域 內(nèi)的電位固定，在形成P型高濃度雜質(zhì)區(qū)域的部分事先形成抗蝕劑25n，使得不注入N型高 濃度雜質(zhì)。以PM0S晶體管形成區(qū)域開(kāi)口的方式形成抗蝕劑28，將柵極電極17和側(cè)壁24作為 掩膜，將硼等P型雜質(zhì)元素29離子注入，形成P型高濃度雜質(zhì)區(qū)域30 (圖1的P型高濃度 雜質(zhì)區(qū)域37p、38p)。此時(shí)，同時(shí)在與NM0S晶體管的源極區(qū)域相當(dāng)?shù)牟糠忠残纬蒔型高濃 度雜質(zhì)區(qū)域30n(圖1的P型高濃度雜質(zhì)區(qū)域39n)(圖18)。由此，在NM0S晶體管的溝道 區(qū)域?yàn)镻型導(dǎo)電型的情況下，能夠固定溝道區(qū)域的電位。此外，為了將PM0S晶體管的源極區(qū)域內(nèi)的電位固定而在形成N型高濃度雜質(zhì)區(qū)域的部分事先形成抗蝕劑28p，使得不注入P 型高濃度雜質(zhì)。其后，進(jìn)行活性化熱處理，進(jìn)行離子注入后的雜質(zhì)元素的活性化。作為熱處 理，例如在900°C下進(jìn)行10分鐘的處理。在形成Si02等絕緣膜后，利用CMP等形成平坦化膜31 (圖19)。通過(guò)離子注入將包含氫、或He、Ne等非活性元素的至少一個(gè)的剝離用物質(zhì)32注入 到硅基板1中，形成剝離層33 (圖20)。作為注入條件，例如在氫的情況下、設(shè)劑量為2E16 lE17cnT2，設(shè)注入能量為100 200KeV左右。在形成層間絕緣膜34后，使接觸孔35開(kāi)口，形成金屬電極36 (圖1的柵極電極 32n、32p，漏極電極33n、33p)(圖21)。另外，使玻璃用物質(zhì)32的離子注入前形成的平坦化 膜31的膜厚加厚，由此也可以不形成層間絕緣膜34而形成接觸孔35、金屬電極36。在形成絕緣膜37后，利用CMP等使表面平坦化，利用SC1等將絕緣膜37的表面洗 凈后，通過(guò)范德華力(Van der ffaals force)或氫鍵結(jié)合等貼合(圖22)在同樣利用SC1 洗凈的玻璃基板38。此外，SC1洗凈液，由氨氣、過(guò)氧化氫、和水構(gòu)成，為了使對(duì)象物的表面 為親水性而使用。通過(guò)進(jìn)行400 600°C左右的熱處理，沿著剝離層33將硅基板1分離，NM0S晶體 管、PM0S晶體管移動(dòng)到玻璃基板38上(圖23)。在利用蝕刻等將剝離層33除去后到L0C0S氧化膜10露出為止，對(duì)半導(dǎo)體層進(jìn)行 蝕刻，從而進(jìn)行元件分離。另外，到L0C0S氧化膜10露出為止，對(duì)半導(dǎo)體層進(jìn)行蝕刻的工序 未必是必須的。其后，為了對(duì)露出的半導(dǎo)體表面進(jìn)行保護(hù)，確保電絕緣性，因此形成保護(hù)膜 39(圖1的保護(hù)膜5)(圖24)。最后，在形成接觸孔40后，通過(guò)形成金屬配線41，在基板彼此的貼合前能夠進(jìn)行 與在玻璃基板38上預(yù)先做成的有源元件或無(wú)源元件等電元件42的電連接(圖25)。圖26表示利用上述的方法制造的半導(dǎo)體裝置10的俯視圖。圖24的PM0S晶體管 的截面圖相當(dāng)于沿著圖26的A-A'線的截面圖，NM0S晶體管的截面圖相當(dāng)于沿著圖26的 B-B'的截面圖。半導(dǎo)體裝置10通過(guò)NM0S晶體管和PM0S晶體管，構(gòu)成CMOS晶體管。具體 而言，被施加輸入電壓的金屬配線36i通過(guò)接觸部35g與NM0S晶體管的柵極電極17n和 PM0S晶體管的柵極電極17p電連接。NM0S晶體管和PM0S晶體管的漏極電極與取出輸出電 壓的金屬配線36o電連接。另外，本發(fā)明的半導(dǎo)體裝置，是通過(guò)氫等的剝離層剝離一部分而由此形成的包含 場(chǎng)效應(yīng)型晶體管的第一基板、和第二基板相互貼合而構(gòu)成的半導(dǎo)體裝置，在上述第一基板 的上述場(chǎng)效應(yīng)型晶體管的溝道區(qū)域的與柵極電極形成側(cè)相反的一側(cè)(特別是，遠(yuǎn)離柵極電 極的一側(cè))的半導(dǎo)體表面區(qū)域?yàn)橥粚?dǎo)電型、并且比該半導(dǎo)體表面區(qū)域高濃度的高濃度雜 質(zhì)區(qū)域，也可以以將該溝道區(qū)域的電位固定的方式，通過(guò)與該高濃度雜質(zhì)區(qū)域?yàn)橥粚?dǎo)電 型的半導(dǎo)體區(qū)域(源極區(qū)域下的區(qū)域)，與該半導(dǎo)體表面區(qū)域電連接地形成。本發(fā)明并不限定于上述的實(shí)施方式，但能夠在權(quán)利要求所示的范圍內(nèi)進(jìn)行各種變 更。即，將在權(quán)利要求的范圍內(nèi)進(jìn)行適當(dāng)變更的技術(shù)手段組合而得的實(shí)施方式也包含在本 發(fā)明的技術(shù)范圍中。本發(fā)明的半導(dǎo)體裝置，如上所述，構(gòu)成為與上述第一基板的上述場(chǎng)效應(yīng)型晶體管 的溝道區(qū)域?yàn)橥粚?dǎo)電型、并且比該溝道區(qū)域高濃度的高濃度雜質(zhì)區(qū)域，以將該溝道區(qū)域的電位固定的方式，與該溝道區(qū)域電連接地形成。此外，本發(fā)明的顯示裝置包括上述半導(dǎo)體裝置。因此，發(fā)揮如下效果能夠提供一種通過(guò)抑制薄膜晶體管的特性變動(dòng)能夠達(dá)到高 性能化的半導(dǎo)體裝置、和包括該半導(dǎo)體裝置的顯示裝置。在發(fā)明的詳細(xì)的說(shuō)明項(xiàng)中完成的具體的實(shí)施方式或?qū)嵤├贿^(guò)是為了使本發(fā)明 的技術(shù)內(nèi)容明確而提出的，本發(fā)明不應(yīng)被僅限定于這樣的具體例子而俠義地解釋，在本發(fā) 明的精神和權(quán)利要求的范圍內(nèi)，能夠進(jìn)行各種變更。工業(yè)上的可利用性本發(fā)明能夠抑制晶體管的特性變動(dòng)，因此尤其是能夠適當(dāng)?shù)厥褂糜谟性淳仃囼?qū)動(dòng) 的顯示裝置。
權(quán)利要求
一種半導(dǎo)體裝置，其由第一基板與第二基板相互貼合而構(gòu)成，所述第一基板通過(guò)在剝離層剝離一部分而形成，且包含場(chǎng)效應(yīng)型晶體管，所述半導(dǎo)體裝置的特征在于與所述第一基板的所述場(chǎng)效應(yīng)型晶體管的溝道區(qū)域?yàn)橥粚?dǎo)電型、并且比該溝道區(qū)域高濃度的高濃度雜質(zhì)區(qū)域，與該溝道區(qū)域電連接而形成，以使得該溝道區(qū)域的電位被固定。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述高濃度雜質(zhì)區(qū)域，在所述場(chǎng)效應(yīng)型晶體管的源極區(qū)域內(nèi)形成。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于所述高濃度雜質(zhì)區(qū)域，在所述源極區(qū)域內(nèi)，與所述溝道區(qū)域鄰接形成。
4.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于所述高濃度雜質(zhì)區(qū)域，在所述源極區(qū)域內(nèi)，以不與所述溝道區(qū)域鄰接的方式形成。
5.如權(quán)利要求1至4中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于在所述場(chǎng)效應(yīng)型晶體管的所述溝道區(qū)域形成的硅層的膜厚，比所述溝道區(qū)域的最大耗盡層寬度厚。
6.如權(quán)利要求1至5中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于 所述場(chǎng)效應(yīng)型晶體管，包括NM0S晶體管和PM0S晶體管的至少任意一方。
7.如權(quán)利要求1至6中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于所述第一基板包含單晶硅半導(dǎo)體、或者選自IV族半導(dǎo)體、II-VI族化合物半導(dǎo)體、 III-V族化合物半導(dǎo)體、IV-IV族化合物半導(dǎo)體、含有它們的同族元素的混晶和氧化物半導(dǎo) 體中的至少一個(gè)。
8.如權(quán)利要求1至7中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于 所述高濃度雜質(zhì)區(qū)域和所述源極區(qū)域，與源極電極電連接。
9.如權(quán)利要求1至8中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于 所述高濃度雜質(zhì)區(qū)域接地。
10.如權(quán)利要求1至9中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于 所述第二基板是玻璃基板或單晶硅基板。
11.一種顯示裝置，其特征在于包括權(quán)利要求1至10中任一項(xiàng)所述的半導(dǎo)體裝置。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置和顯示裝置。該半導(dǎo)體裝置(10)通過(guò)由剝離層剝離一部分而形成的包含CMOS晶體管(3)的半導(dǎo)體基板(1)與玻璃基板(2)相互貼合而構(gòu)成。與NMOS晶體管(3n)的溝道區(qū)域(35n)同一導(dǎo)電型的P型、并且比溝道區(qū)域(35n)高濃度的p型高濃度雜質(zhì)區(qū)域(39n)，與溝道區(qū)域(35n)電連接而形成，以使得溝道區(qū)域(35n)的電位被固定。與PMOS晶體管(3p)的溝道區(qū)域(35p)同一導(dǎo)電型的N型、并且比溝道區(qū)域(35p)高濃度的N型高濃度雜質(zhì)區(qū)域(39p)，與溝道區(qū)域(35p)電連接而形成，以使得溝道區(qū)域(35p)的電位被固定。由此，提供一種通過(guò)抑制薄膜晶體管的特性變動(dòng)能夠?qū)崿F(xiàn)高性能化的半導(dǎo)體裝置和包括該半導(dǎo)體裝置的顯示裝置。
文檔編號(hào)H01L27/12GK101878534SQ20088011704
公開(kāi)日2010年11月3日 申請(qǐng)日期2008年9月19日 優(yōu)先權(quán)日2008年1月21日
發(fā)明者多田憲史, 福島康守, 高藤裕 申請(qǐng)人:夏普株式會(huì)社