專利名稱：全二進制權(quán)電容的分段電容陣列的制作方法
技術(shù)領域：
本發(fā)明涉及的是一種集成電路技術(shù)領域的電容陣列，具體地說，涉及的是 一種全二進制權(quán)電容的分段電容陣列。
背景技術(shù)：
二進制權(quán)的電容陣列是逐次逼近比較模數(shù)轉(zhuǎn)換器(SAR-ADC)的核心部分， 然而隨著集成電路特征尺寸的減小，集成度的增加，實現(xiàn)高精度，高速，低功耗， 小面積成為芯片設計的趨勢，尤其在實現(xiàn)便攜式系統(tǒng)以及SOC系統(tǒng)中顯得特別重 要。傳統(tǒng)的模數(shù)轉(zhuǎn)換器設計中， 一直存在著速度與精度、功耗與面積之間的權(quán)衡， 二進制權(quán)衡逐次比較器是一種實現(xiàn)低功耗，中等速度、精度的模數(shù)轉(zhuǎn)換器。但一 直受到電容匹配精度的限制，不能實現(xiàn)高精度的設計。
經(jīng)對現(xiàn)有技術(shù)的檢索發(fā)現(xiàn)，James L. McCreary等在《IEEE Journal Of Solid-state Circuits》(電子電氣工程固態(tài)電子電路期刊，1975年12月，第 6期371頁)上發(fā)表的"All-MOS Charge Redistribution Analog-to-Digital Conversion Techniques——Part I"("全M0S電荷重分布模數(shù)轉(zhuǎn)換器技術(shù)—— 第一部分")。該文獻中提到可以采用二進制權(quán)電容陣列實現(xiàn)逐次逼近模數(shù)比較 器，二進制權(quán)衡電容陣列是由N個二進制權(quán)電容組成，用于實現(xiàn)權(quán)電壓參考值。 然而此電路結(jié)構(gòu)受到電容之間的匹配影響，在接近現(xiàn)代集成電路工藝電容的極限 匹配情況下，大概只能實現(xiàn)10位精度的模數(shù)轉(zhuǎn)換，同時，此電容陣列在實現(xiàn)高 精度比較時需要非常大的電容值來實現(xiàn)，從而消耗更大的芯片面積；后來，人們 提出分段電容陣列的思想，Eugenio Culurciello等在《IEEE Circuits and Systems, ISCAS， 03. Proceeding of the 2003 International Symposium on》 (電子電器工程電路與系統(tǒng)，2003年國際會議進展刊物，2003年5月，第l期 301至304頁)上發(fā)表的"An 8_bit 1 m W successive approximation ADC in SOI CMOS"(—種基于絕緣體上硅CM0S工藝上實現(xiàn)8位，lmW逐次逼近模數(shù)轉(zhuǎn)換器)， 該文中采用了分段電容陣列技術(shù)，電容陣列由M位MSB和L位LSB電容陣列組成，通過連接電容實現(xiàn)N=M+L位的二進制權(quán)電壓。雖然此電路結(jié)構(gòu)在一定程度上緩減 了芯片面積的瓶頸，但引入了一個非二進制權(quán)衡的連接電容，這給電容的匹配和 版圖等設計上帶來一定的困難，因為在實際工藝當中設計非二進制權(quán)的電容是這 個電容陣列的主要瓶頸。
在逐次逼近模數(shù)轉(zhuǎn)換器的要求中，需要實現(xiàn)高精度與小面積的設計，需要 解決好芯片面積以及電容的匹配的設計困難，然而上述兩項技術(shù)存在芯片面積以 及電容之間匹配的權(quán)衡問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對于現(xiàn)在技術(shù)的不足，提供了一種全二進制權(quán)電容的 分段電容陣列，避免了采用非二進制權(quán)電容值和避免了在實現(xiàn)高精度模數(shù)轉(zhuǎn)換器 或者數(shù)模轉(zhuǎn)換時所需要的電容大小和芯片面積，同時一定程度上緩減了電容之間 匹配的極限瓶頸。
本發(fā)明是通過以下技術(shù)方案實現(xiàn)的，本發(fā)明包括最高有效位(MSB)電容 陣列，最低有效位(LSB)電容陣列，連接在最高有效位電容陣列和最低有效位
電容陣列之間的多組分段電容陣列，以及各分段電容陣列之間的連接電容(其中 為連接任意兩段電容陣列的電容)，其中本發(fā)明創(chuàng)新在于連接電容完全由單位電
容c。的全二進制權(quán)倍數(shù)組成，連接電容是由連接兩段電容陣列中的下一段電容
陣列中的所有二進制權(quán)電容串聯(lián)，再將其串聯(lián)電容進行兩組并聯(lián)構(gòu)成的。
本發(fā)明用符號M表示最高有效位電容陣列，M-l表示次有效位電容陣列，M-2 表示次高有效位電容陣列，L表示最低有效位電容陣列，在M-1次有效位電容陣 列的下一級電容陣列可用符號M-2表示，連接在M電容陣列以及L電容陣列中間 的任意電容陣列用符號i表示，即連接在M電容陣列的下一個電容陣列為i=M-1 電容陣列，連接在M-1次有效位電容陣列的下一級電容陣列為i=M-2點陣列，在 連接M-2電容陣列的下一級電容陣列為i=M-3電容陣列，連接M-3電容陣列的下 一級電容陣列為i=M-4電容陣列，連接M-4電容陣列的下一級電容陣列為i=M-5 電容陣列，如此類推，連接到次低有效位電容陣列(即連接最低有效位電容陣列 L的上一級電容陣列)為L+l，最低有效位電容陣列可表示為L。其中i表示多 組分段電容陣列中的任意一段電容陣列，連接第i段電容陣列以及第i+l段電容 陣列之間的連接電容用Csi表示，按照上段所敘述的其中連接電容CSi完全由單位電容C。的全二進制權(quán)倍數(shù)組成，CSi的實現(xiàn)是首先由i-l段電容陣列中的所有 二進制權(quán)電容串聯(lián)，再將其串聯(lián)電容進行兩組并聯(lián)。在實現(xiàn)n (n表示自然數(shù))
位模數(shù)轉(zhuǎn)換時，分段電容陣列的數(shù)目可以任意選取，因此1《M-丄《2W; 丄S/ S M 。同時結(jié)構(gòu)中每一段電容陣列中可包含二進制權(quán)衡電容的個數(shù)可以 任意選取，但需要滿足整個結(jié)構(gòu)中所包含的二進制權(quán)電容總數(shù)目均在2^范圍之 內(nèi)。
本發(fā)明的電路實現(xiàn)n位二進制權(quán)電壓陣列，即實現(xiàn)n位逐次逼近模數(shù)轉(zhuǎn)換 器或數(shù)模轉(zhuǎn)換器，n位的二進制權(quán)電壓的表達式為
因此，為了得到合適電容陣列大小，將n位的權(quán)電壓部分分段成最高有效 位MSB電容陣列M，次高有效位電容陣列M-1，…第i+l段電容陣，第i段電容 陣列，第i-l段電容陣列， ，次低有效位電容陣列L+1，以及最低有效位LSB 電容陣列L。因此設計需得到
^=《*{( ..
,鵬 固,瞎 翁+i鵬鵬
1人1 & 、 l人L 、 1人1 l 、、
敷鵬鵬 第i-na^j瞎 iw^j瞎
其中各段電容陣列之間的連接電容Csi(其中C&為第i段電容陣列與第i-l 段電容陣列相連的電容值，i=M， M-l，…L+2， L+l)，其中連接電容Csi完全由 單位電容C。的全二進制權(quán)倍數(shù)組成。在一般的情況下，如是整個電容陣列由分
段電容組成，所需要的連接電容CSi的大小能夠表達為
ca=^Tc。(其中c。為單位電容)
此電容為一個非二進制權(quán)的單位電容倍數(shù)值，然而本發(fā)明采用了巧妙的構(gòu) 造，通過利用電容之間的串并聯(lián)，得到由全二進制權(quán)的單位電容得到連接電容， 具體實現(xiàn)過程如下:首先，電容的并聯(lián)等于兩個電容的疊加，將CSi進行等分成
5兩個部分，即G^^J^C『;J^C。 + J^C。，這樣在電路上，可以就可以利
2 —l 2 —1 2 —1 用兩組電容值大小為^^C。的電容并聯(lián)得到，然而^yC。電容值也具有一定
的特點，它可以通過一系列的二進制權(quán)電容進行串聯(lián)得到 2'-2 — 1 =_^_
<formula>formula see original document page 0</formula>
從而連接電容Csi可以首先由i-l段電容陣列中的所有二進制權(quán)衡電容串 聯(lián)，再將其串聯(lián)電容進行兩組并聯(lián)，在電路結(jié)構(gòu)上面組成有多個分段電容陣列， 以及由第i-l段電容陣列組成的連接電路結(jié)構(gòu)構(gòu)成整個電容陣列。這種結(jié)構(gòu)避免 了采用非二進制權(quán)電容值和避免了在實現(xiàn)高精度模數(shù)轉(zhuǎn)換器或者數(shù)模轉(zhuǎn)換時所 需要的電容大小和芯片面積，同時此電路也一定程度上緩減了電容之間匹配的極 限瓶頸。
本發(fā)明的連接電容CSi完全由單位電容C。的全二進制權(quán)倍數(shù)組成，區(qū)別于傳 統(tǒng)的用分數(shù)值電容實現(xiàn)連接電容，分數(shù)值連接電容在工藝實現(xiàn)上具有很大的電容 失配容錯。連接電容Csi的實現(xiàn)是首先由i-l段電容陣列中的所有二進制權(quán)電容 串聯(lián)，再將其串聯(lián)電容進行兩組并聯(lián)，從而得到需要的Csi。
本發(fā)明的任意電容陣列中所含有二進制權(quán)衡電容的個數(shù)可以自由選取，電 容的段數(shù)也可以自由選取，例如如果選兩段電容陣列MSB陣列以及LSB陣列， 其中MSB電容陣列實現(xiàn)M位二進制加權(quán)、LSB電容陣列實現(xiàn)L位二進制加權(quán)、連 接電容Cs由單位電容C。的全二進制權(quán)衡倍數(shù)組成，則整個電容陣列可實現(xiàn)N=M+L 位二進制加權(quán)。因此，電容陣列的實現(xiàn)時，可以參考實際的需求，進行芯片面積 和電容工藝匹配條件進行最佳選擇，這給電路的設計帶來最大的靈活度。
本發(fā)明采用了用單位電容C。巧妙地實現(xiàn)連接電容CSi，從而構(gòu)造可以進行多 子段電容陣列組成的電容陣列，這種電容陣列具有很好的靈活性，可在電容分段 數(shù)和電容分段陣列電容的二進制權(quán)衡電容個數(shù)中進行自由選擇，根據(jù)不同的工藝 條件以及不同的面積要求對其進行最佳選擇。本發(fā)明結(jié)構(gòu)簡單，靈活度大，并能 實現(xiàn)高精度、低功耗以及小面積，且在電路上和工藝制造上都容易實現(xiàn)。


圖l為本發(fā)明結(jié)構(gòu)示意其中(a)為全二進制權(quán)電容陣列模數(shù)轉(zhuǎn)換器的系統(tǒng)結(jié)構(gòu)；(b)為二進制 權(quán)電容陣列模數(shù)轉(zhuǎn)換器的電路結(jié)構(gòu)以及多個分段權(quán)電容組成的電容陣列結(jié)構(gòu)。 圖2為實現(xiàn)N位模數(shù)轉(zhuǎn)換器或數(shù)模轉(zhuǎn)換器的全二進制權(quán)電容陣列結(jié)構(gòu)圖。 圖3為連接電容CSi的實現(xiàn)結(jié)構(gòu)圖。
圖4為一個實現(xiàn)16位電荷重分布逐次逼近模數(shù)轉(zhuǎn)換器的電容陣列圖。
具體實施例方式
下面結(jié)合附圖對本發(fā)明的實施例作詳細說明本實施例在以本發(fā)明技術(shù)方
案為前提下進行實施，給出了詳細的實施方式和具體的操作過程，但本發(fā)明的保 護范圍不限于下述的實施例。
如圖所示，本實施例包括最高有效位(MSB)電容陣列，最低有效位(LSB) 電容陣列，連接在最高有效位電容陣列和最低有效位電容陣列之間的多組分段電 容陣列，以及各分段電容陣列之間的連接電容，其中連接電容完全由單位電容 C。的全二進制權(quán)倍數(shù)組成，連接電容的實現(xiàn)是首先由連接兩段電容陣列中的下一 段電容陣列中的所有二進制權(quán)電容串聯(lián)，再將其串聯(lián)電容進行兩組并聯(lián)。
如附圖l (a)示，SO開關為置零(Reset)開關，Comp為比較器，Areal、 Area2、 Area3、 Area4以及Area5表示五個不同的分段電容陣列和連接電容的組 成部分，Pad表示連接到輸入端輸入電壓Vin或輸入?yún)⒖茧妷篤ref的輸入接口 ，
C^^(^)表示最高有效位MSB段陣列電容M的電容陣列，^ ay(# - l)表示次高 有效位段陣列電容M-l的電容陣列，表示中間任意段陣列電容i的電容
酵J， C ("l凍示雄都她L+l鵬歹iJ隨L眺辦列， 最低有效位MSB段陣列電容L的電容陣列。如附圖1 (b)表示完整的分段式全 二進制全電容陣列模數(shù)轉(zhuǎn)換器的電路結(jié)構(gòu)圖采用^表示第N位的控制開關，
^-,表示第N-l位的控制開關，…力^+,表示第Nm+2位的控制開關，&+1表示第
Nm+1位的控制開關，表示第Nm位的控制開關，工表示第Nm-1位的控制開
關，^^表示第Nm-2位的控制開關，…6,,,,.,表示第7fe-+1位的控制開關，~ ^表示第他-Afe'位的控制開關，~ ^ ,表示第胸-泡'-l位的控 制開關,…&表示第Ni位的控制開關，表示第Ni-l位的控制開關，…&_ffi-+2 表示第Ai - Af + 2位的控制開關，^ M.,表示第Ai - Af+1位的控制開關，
Al-Al +1
^ m.表示第M-Af位的控制開關，…^ w,.表示第AL + Ni:位的控制開關，
見+NL
力m w.,表示第叢+ NL' - l位的控制開關，…Zv+2表示第NL+2位的控制開關，
AL + NL 一l al十乙
》n表示第NL+l位的控制開關，Z^表示第NL位的控制開關，力n表示第NL-l 位的控制開關，…么表示第3位的控制開關，力2表示第2位的控制開關，《表示
第1位的控制開關，開關為《為Dummy單位電容上面的采用置零(reset)開關，
Pad表示連接到輸入端輸入電壓Vin或輸入?yún)⒖茧妷篤ref的輸入接口，其中圖1 (a)中表示的Areal、 Area2、 Area3、 Area4以及Area5用具體的二進制權(quán)電容 陣列結(jié)構(gòu)組成。
如附圖2和3中，各個符號標記的意義首先闡述如下電路結(jié)構(gòu)包括一個 比較器Corap以及閾值電壓消除開關SO;開關《、5;、…《、《+1、 ".&+1、 &
都為置零(reset)開關；開關為《為Dummy單位電容上面的采用置零(reset) 開關；Vref表示輸入?yún)⒖茧妷?；Vin表示輸入信號電壓；C:表示M電容陣列中 的最高有效位權(quán)電容，《:4表示M電容陣列中次高有效位的權(quán)電容，Cf表示M 電容陣列中次低有效位權(quán)電容，C,表示M電容陣列中最低有效位的權(quán)電容，C。為 單位電容；^"i表示M-l電容陣列中的最高有效位權(quán)電容，《^表示M-1電容 陣列中次高有效位的權(quán)電容，6^—i表示M-1電容陣列中次低有效位權(quán)電容，《" 表示M-1電容陣列中最低有效位的權(quán)電容；《表示i電容陣列中的最高有效位 權(quán)電容，《w表示i電容陣列中次高有效位的權(quán)電容，《表示i電容陣列中次 低有效位權(quán)電容，C/表示i電容陣列中最低有效位的權(quán)電容；《/表示L+1電 容陣列中的最高有效位權(quán)電容，《,",表示L+1電容陣列中次高有效位的權(quán)電容，《"表示L+1電容陣列中次低有效位權(quán)電容，《"表示L+1電容陣列中最低有效 位的權(quán)電容；此逐次逼近模數(shù)轉(zhuǎn)換器用于實現(xiàn)N位轉(zhuǎn)換，數(shù)字碼可表示為 ^Z^iZVj. . i^力，即也可寫為
Av-l,.力他+2力他+i力， —,他-2. 力他一< .■,力aA—l' ■ Ai—Al'' Ai—M", .. 復'.., . A力2 A
M容列 M"l容列 i容列 卜I容列 L+l容列 L容列
因此，本實施例采用/v表示第N位的控制開關，Zv^表示第N-l位的控制 開關，…&"表示第Nm+2位的控制開關，\+1表示第,+1位的控制開關，& 表示第Nm位的控制開關，^^表示第Nm-l位的控制開關，^^表示第Nm-2位 的控制開關，…^ f表示第yfe-7lfe""位的控制開關，…&表示第Ni位的控制 開關，6^表示第Ni-l位的控制開關，…&M.表示第Ai-M'位的控制開關， ~ z i表示第M - M' - l位的控制開關，…氣M—表示第M - 7VT位的控制開 關，…&視表示第NL+NL位的控制開關，…&"表示第NL+1位的控制開關，& 表示第NL位的控制開關，i表示第NL-l位的控制開關，…^表示第3位的控
制開關，^表示第2位的控制開關，^表示第1位的控制開關。
如圖4所示，b16、 b15、 b14、 b13、 b12、 bll、 b10、 b9、 b8、 b7、 b6、 b5、 b4、 b3、 b2、 bl分別為bl6到bl位的控制開關，Srl、 Sr2、 Sr3和Sr4分別為 清零開關，SO為置位采樣開關，S-signall、 S-signal2、 S-signal3和S-signal4 分別為信號開關連接參考電壓Vref或輸入電壓Vin， S-groundl、 S-ground2和 S-ground3為置地開關，Cs表示不同分段電容陣列之間的連接電容。
如圖2所示，N位的模數(shù)轉(zhuǎn)換器或數(shù)模轉(zhuǎn)換器的全二進制權(quán)電容陣列由MSB 電容陣列，…第i+l段電容陣列，第i段電容陣列，第i-l段電容陣列，…以及 LSB電容陣列構(gòu)成，連接電容CSi分別由第i-l段電容的所有二進制權(quán)電容的串
并聯(lián)組成，假設任意電容的值為Ci=2"C。， MSB電容陣列中由NM-1個二進制
權(quán)電容組成，…第i+l段電容陣列由Nw-l個二進制權(quán)電容組成，第i段電容陣 列由Ni-l個二進制權(quán)電容組成，第i-l段電容陣列由Nh-1個二進制權(quán)電容組 成，…以及LSB電容陣列由隊個二進制權(quán)電容組成構(gòu)成(其中包含N「1個權(quán)電容和一個dummy電容C。)，因此，和NM+…+NiH+N!+NH+…+隊。則整個電容值為 C = 2 C。 +... + 2^'C0 + 2W'C0 + 2 &' C。 +... ++2化。+ ) MSB電容陣列的第一個電容為C: = 2^C。，MSB電容陣列中的第j個電容值 可表示為《=2^。(其中」'=,，Nm-1…2， 1， 0); MSB-1的電容陣列的第一個 電容值為C:—.1 = 2 "C。， MSB-1電容陣列中的第k個電容值同樣可表示為 C,-i = 2w《o (其中l(wèi)^Nr,Nr—!…2， 1， 0，其中M"二MSB-1);第i段 電容陣列的第一個電容值為《=2^C。，第i段電容陣列中第g個電容值可表 示為《=2'VTQ (其中g(shù)二Ni，N/"…2， 1， 0);第i-1段電容陣列的第一個 電容值為C-1 = 2"'-入，第i-l段電容陣列中第h個電容值的大小為《=2《《。 (其中h:Nr，Nn…2， 1， 0，其中i'-i-1);第L+1段電容陣列的第 一個電容值為C^1 = 2&"C。，第L+l段電容陣列中第f個電容值大小為 ^ = 2ff《。(其中f=7^，M'— 2， 1， 0，其中L〃 = L + 1);第L段電容 陣列的第一個電容值為^ = 2^C。，第L段電容陣列中第1個電容值大小為 《=2"C。(其中1=《，7Vw…2， 1， 0)。
這樣在實現(xiàn)同樣精度模數(shù)轉(zhuǎn)換或數(shù)模轉(zhuǎn)換時所需要的總電容值很大程度上 減少了，從而節(jié)省了芯片的面積。
如圖3所示，連接電容Csi的實現(xiàn)是由一系列單位電容的串并聯(lián)組成，它包 含兩組相同的電容陣列并聯(lián)，然后每一個并聯(lián)之路的電容都是由第i-l分段電容 陣列的所有電容進行串聯(lián)得到，即第i-l段電容由Nw-l個二進制權(quán)電容組成， 則連接第i段以及第i-l段電容的連接電容Csi可先由第Nh-1段電容陣列中含 有的Nh-1個二進制權(quán)電容進行串聯(lián)，得到的電容值為
再將此電容進行并聯(lián)相當于兩個電容相加，從而得到需要的連接電容值:2"
此電路結(jié)構(gòu)簡單，但所得到的功能和用處非常明顯，它避免了采用一系列 的二進制權(quán)衡電容，因此可以實現(xiàn)小面積實現(xiàn)高精度；同時電容陣列釆用了分段 電容陣列結(jié)構(gòu)，并避免了使用非二進制的連接電容，從而克服了在電容匹配和工
藝制造的困難；此結(jié)構(gòu)同時可以在電容陣列的分段以及每個分段電容所含的電容 個數(shù)之間進行自由的選擇，在電路設計過程中，可以考慮工藝要求以及面積之間 的權(quán)衡，選擇一個和實際要求最優(yōu)的分段數(shù)和每段里包含的電容個數(shù)，因此電容 陣列的設計具有很好的靈活度。
整個電路的工作過程大概可分為四個部分Reset部分；保持取樣期；預 分布以及再分布階段。首先將整個電路的電容上下極板的開關都接地，稱為 Reset部分；保持取樣期在控制邏輯電路控制下，所有電容頂板接地，底板 接模擬輸入，輸入電壓存儲在電容上；預分布所有電容底板接地，頂板與地斷 開，電容上電荷保持；再分布階段在控制電路控制下，電容陣列的開關依次開 關，對輸入信號從MSB到LSB依次檢索。
對于分段電容陣列工作原理也是如此，假設N位開關分別為
~一..力，，at/h—i~w-2. At附一Wm-、 . ftv!力Aff-l. ■力H、... ^M^W丄-1..力2 .
M段電容陣列 M-l段電容陣列 第i段電容開關陣列 第L段電容開關陣列
如圖2所示，首先通過比較MSB段陣列電容內(nèi)的最高有效位，第N位由~開 關控制，然后根據(jù)比較器輸出值大小逐次比較^—,…6^,然后再進行第M-1段
電容陣列的開關控制，通過依次控制0^-2...、，-1完成第厘-1段電容陣列的
逐次比較，…類似的，依次比較第i+l段電容陣列，第i段電容陣列，第i-l 電容陣列，----直到最低有效位L段電容陣列,...62& 。如實例圖4所得到
的16位逐次逼近模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)圖，分為4段電容陣列，每段電容陣列包含 的電容個數(shù)都有4個，即所需要的電容值分別為C。、 2C。、 4C。、 8C。(其中C。為
單位電容)，所需要的總電容值為
Q = (1 + 2 + 1 + 2 + 1 + 2 + 1) * 15C0 + C0 = 151C0
11顯然相對于不分段的二進制權(quán)電容陣列所需要的電容總值6^ = 216CQ，面
積大大減少了，同時電容的匹配的要求也變得相對容易。另外，此分段電容陣列 結(jié)構(gòu)避免了使用分數(shù)值的連接電容，如果按照傳統(tǒng)的分數(shù)值電容連接分段電容陣
列，連接電容值應該為《=^C。，此分數(shù)電容值在版圖的設計當中，顯然會帶
15
來很大的電容之間不匹配和設計上面的困難，從而對于電容匹配要求高的電荷重 分布逐次逼近模數(shù)轉(zhuǎn)換器來說是一個很大的瓶頸，然后在此發(fā)明中提出的結(jié)構(gòu) 避免了使用分數(shù)值電容，連接電容全部是由二進制權(quán)電容實現(xiàn)組合而成。因此， 此電容陣列和傳統(tǒng)的電容陣列以及傳統(tǒng)的分段電容陣列在完成相當位數(shù)精度的 模數(shù)轉(zhuǎn)換或數(shù)模轉(zhuǎn)換時所需要的時鐘周期是一樣的，但此電路極大程度上減少了 電容的面積和緩減了電容之間的匹配和工藝制造上的困難。
權(quán)利要求
1、一種全二進制權(quán)電容的分段電容陣列，包括最高有效位電容陣列、最低有效位電容陣列、連接在最高有效位電容陣列和最低有效位電容陣列之間的多組分段電容陣列，以及各分段電容陣列之間的連接電容，其特征在于所述連接電容完全由單位電容C0的全二進制權(quán)倍數(shù)組成，連接電容是由連接兩段電容陣列中的下一段電容陣列中的所有二進制權(quán)電容串聯(lián)，再將其串聯(lián)電容進行兩組并聯(lián)構(gòu)成。
2、 根據(jù)權(quán)利要求1所述的全二進制權(quán)電容的分段電容陣列，其特征是，所述分段電容陣列在實現(xiàn)N位模數(shù)轉(zhuǎn)換時，其數(shù)目任意選取，即1SM-丄S2W，丄S/SM， N表示自然數(shù)，M表示最高有效位電容陣列，L表示最低有效位電容陣列，連接在M電容陣列以及L電容陣列中間的任意電容陣列用符號i表示。
3、 根據(jù)權(quán)利要求1所述的全二進制權(quán)電容的分段電容陣列，其特征是，所 述各分段電容陣列中包含二進制權(quán)衡電容的個數(shù)任意選取，但需滿足整個結(jié)構(gòu)中 所包含的二進制權(quán)電容總數(shù)目均在2W范圍之內(nèi)，N表示自然數(shù)。
全文摘要
本發(fā)明涉及一種集成電路技術(shù)領域的全二進制權(quán)電容的分段電容陣列，包括最高有效位電容陣列，最低有效位電容陣列，連接在最高有效位電容陣列和最低有效位電容陣列之間的多組分段電容陣列，以及各分段電容陣列之間的連接電容，所述連接電容完全由單位電容C₀的全二進制權(quán)倍數(shù)組成，連接電容是由連接兩段電容陣列中的下一段電容陣列中的所有二進制權(quán)電容串聯(lián)，再將其串聯(lián)電容進行兩組并聯(lián)構(gòu)成的。本發(fā)明避免了采用非二進制權(quán)電容值和避免了在實現(xiàn)高精度模數(shù)轉(zhuǎn)換器或者數(shù)模轉(zhuǎn)換時所需要的電容大小和芯片面積，同時一定程度上緩減了電容之間匹配的極限瓶頸。
文檔編號H01L23/52GK101534115SQ20091004940
公開日2009年9月16日 申請日期2009年4月16日 優(yōu)先權(quán)日2009年4月16日
發(fā)明者喬高帥, 磊 孫, 戴慶元, 斌 曹, 芳 謝 申請人:上海交通大學