一種分段電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器校準(zhǔn)結(jié)構(gòu)及方法
【專利摘要】本發(fā)明公開了一種分段電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器校準(zhǔn)結(jié)構(gòu),包括主DAC、比較器和數(shù)字邏輯控制器，主DAC采用分段式電容陣列結(jié)構(gòu)，其中，自最高段電容陣列至低段電容陣列、相鄰兩段電容陣列之間均分別設(shè)有橋接電容，次高段電容端與地之間設(shè)有可變電容；通過(guò)比較器判斷電容陣列的輸出電壓V與0之差，并將可變電容的電容值置于滿足采用校準(zhǔn)的分段式電容陣列結(jié)構(gòu)之前的電容陣列二分算法的電容值，即校準(zhǔn)臨界點(diǎn)，以達(dá)到校準(zhǔn)目的。本發(fā)明校準(zhǔn)方法是由數(shù)字邏輯控制器的工作時(shí)序?qū)崿F(xiàn)，可以消除由于生產(chǎn)工藝偏差及非理想寄生效應(yīng)帶來(lái)的橋接電容失配，進(jìn)而消除橋接電容失配造成的模數(shù)轉(zhuǎn)換器非線性誤差，提高其轉(zhuǎn)換精度。
【專利說(shuō)明】一種分段電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器校準(zhǔn)結(jié)構(gòu)及方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于模擬數(shù)字混合信號(hào)集成電路設(shè)計(jì)領(lǐng)域，特別涉及一種分段式電容陣列 逐次逼近模數(shù)轉(zhuǎn)換器的校準(zhǔn)方法。

【背景技術(shù)】
[0002] 隨著信息產(chǎn)業(yè)的快速發(fā)展，模數(shù)轉(zhuǎn)換器（ADC)廣泛應(yīng)用在高速通信系統(tǒng)等數(shù)模混 合系統(tǒng)之中。相對(duì)于以Σ -Λ型及閃速型（FLASH)ADC為典型代表的高精度和高速模數(shù)轉(zhuǎn) 換器，逐次逼近型（SAR)ADC因具有低功耗、中等精度和中等轉(zhuǎn)換速率的綜合優(yōu)勢(shì)，應(yīng)用場(chǎng) 合十分廣泛。
[0003] 圖1所示為逐次逼近型ADC系統(tǒng)框圖，主要部件為：主數(shù)模轉(zhuǎn)換器（DAC)，比較器 及時(shí)序控制部分。其簡(jiǎn)明工作原理為：先將輸入信號(hào)與0.5VREF(基準(zhǔn)電壓）作比較，視其 比較結(jié)果將輸入信號(hào)再次與0. 25VREF或0. 75VREF作比較，以此類推采用二分算法逐次比 較，直至ADC設(shè)計(jì)精度。
[0004] 在電荷分配型SAR-ADC中，電容陣列主DAC是轉(zhuǎn)換器達(dá)到轉(zhuǎn)換精度的關(guān)鍵部件。圖 2顯示了一種典型的分段式電容陣列結(jié)構(gòu)。分段式電容陣列又包括但不限于兩段式，三段式 等不同陣列形式。圖2中顯示的為典型的兩段式結(jié)構(gòu)，其主要組成為Μ位高段電容、N位低 段電容及橋接電容。橋接電容的使用使得此結(jié)構(gòu)大大減少了同等精度下所需電容陣列電容 個(gè)數(shù)，節(jié)省了芯片版圖面積，降低了電路成本。
[0005] 而正是由于使用了此結(jié)構(gòu)，相對(duì)于高段及低段電容，橋接電容的工藝生產(chǎn)精度對(duì) ADC整體轉(zhuǎn)換精度有著更為重要的影響。由于電容存在工藝偏差及寄生電容影響，橋接電容 (CB)的失配會(huì)使ADC整體輸出產(chǎn)生周期性的非線性誤差，降低轉(zhuǎn)換器精度。


【發(fā)明內(nèi)容】

[0006] 針對(duì)上述現(xiàn)有技術(shù)，本發(fā)明提供一種應(yīng)用于分段式電容陣列型逐次逼近模數(shù)轉(zhuǎn)換 器非線性誤差的校準(zhǔn)方法，本方法可以消除由于生產(chǎn)工藝偏差及非理想寄生效應(yīng)帶來(lái)的橋 接電容失配，進(jìn)而消除橋接電容失配造成的模數(shù)轉(zhuǎn)換器非線性誤差，提高其轉(zhuǎn)換精度。

【權(quán)利要求】
1. 一種分段電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器校準(zhǔn)結(jié)構(gòu)，其特征在于， 包括主DAC、比較器和數(shù)字邏輯控制器，所述主DAC采用分段式電容陣列結(jié)構(gòu)，所述分 段式電容陣列結(jié)構(gòu)中：自最高段電容陣列至低段電容陣列、相鄰兩段電容陣列之間均分別 設(shè)有橋接電容，次高段電容陣列與橋接電容相接端與地之間設(shè)有可變電容； 所述可變電容由若干個(gè)并聯(lián)的電容單元所組成的電容陣列組成，每個(gè)電容單元包括多 個(gè)相互連接的電容與開關(guān)，其中，每個(gè)電容均有與地相連的控制開關(guān)； 設(shè)：主DAC的輸出電壓為：
(1) 公式⑴中， V是主DAC的輸出電壓，單位V ; Vin為模數(shù)轉(zhuǎn)換器輸入信號(hào)電壓，單位V ; 為模數(shù)轉(zhuǎn)換器輸入基準(zhǔn)電壓，單位V ; Cv為可變電容的電容值，單位C ; CB'為優(yōu)化的橋接電容的電容值，單位C ; Q為最高段電容陣列中與基準(zhǔn)電壓相接的等效電容值，單位C ; c2為最高段電容陣列中與地相接的等效電容值，單位C ; C3為除最高段電容陣列外的其余段電容陣列中與基準(zhǔn)電壓相接的等效電容值，單位 C ； c4為除最高段電容陣列外的其余段電容陣列中與地相接的等效電容值，單位C ; 通過(guò)比較器判斷電容陣列的輸出電壓V與0之差，并將可變電容的電容值置于滿足采 用校準(zhǔn)的分段式電容陣列結(jié)構(gòu)之前的電容陣列二分算法的電容值，即，除高段外其余段電 容陣列的等效電容及所有橋接電容的等效電容之和與最高段電容陣列的最低位電容值相 等； 選定可變電容的量程后，根據(jù)可變電容的量程、分段式電容陣列結(jié)構(gòu)和工藝要求確定 優(yōu)化的橋接電容的電容值為Ce' = k . CB，其中，CB為未采用校準(zhǔn)結(jié)構(gòu)的初始橋接電容的電 容值，單位C ;且有：
(2) 公式（2)中，k為無(wú)量綱系數(shù)，CVMAX為可變電容電容滿量程容值，單位C。
2. -種分段電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器校準(zhǔn)方法，其特征在于，采用如權(quán)利要求 1所述分段電容陣列型逐次逼近模數(shù)轉(zhuǎn)換器校準(zhǔn)結(jié)構(gòu)，并由數(shù)字邏輯控制器的工作時(shí)序?qū)?現(xiàn)，具體包括： 校準(zhǔn)狀態(tài)〇 :先將可變電容的電容值置為最小值，然后，進(jìn)入狀態(tài)1 ; 校準(zhǔn)狀態(tài)1 :依次將：除最高段外其余段電容陣列的電容下極板置GND，最高段電容陣 列的電容下極板開關(guān)置基準(zhǔn)電壓VMf，主DAC輸出端置共模電平VCM ;然后，進(jìn)入狀態(tài)2 ; 校準(zhǔn)狀態(tài)2 :依次將：將主DAC輸出與DAC輸出端置共模電平VCM斷開，除最高段外其 余段電容陣列的電容下極板置基準(zhǔn)電壓VMf，將最高段電容陣列的最低位置為地GND，將最 高段電容陣列中，除最低位之外的其余位均置為基準(zhǔn)電壓;然后，進(jìn)入狀態(tài)3 ; 校準(zhǔn)狀態(tài)3 :若比較器輸出為高電位，則將可變電容以可變的最高精度增加一位，并返 回狀態(tài)1 ;若比較器輸出為低電位，則數(shù)字邏輯控制器記錄此時(shí)的可變電容的電容值，并結(jié) 束校準(zhǔn)；并在后續(xù)的模數(shù)轉(zhuǎn)換器正常工作狀態(tài)時(shí)，保持該可變電容的電容值不變。
【文檔編號(hào)】H03M1/10GK104124967SQ201410328269
【公開日】2014年10月29日 申請(qǐng)日期:2014年7月10日 優(yōu)先權(quán)日:2014年7月10日
【發(fā)明者】趙毅強(qiáng), 張赟, 戴鵬, 胡凱, 何家驥 申請(qǐng)人:天津大學(xué)