專利名稱：一種電荷捕捉浮動柵極結(jié)構(gòu)存儲單元及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于非易失存儲器裝置技術(shù)，特別是關(guān)于一種具有非對稱的 隧穿勢壘結(jié)構(gòu)的電荷捕捉浮動柵極結(jié)構(gòu)存儲單元及其制作方法。
本發(fā)明主張2008年4月14日申請的美國臨時專利申請案第 61/124,652號的優(yōu)先權(quán)，且納入本文作為參考。
本發(fā)明與另一美國申請案相關(guān)，其名稱為"CHARGE TRAPPING DEVICES WITH FIELD DISTRIBUTION LAYER OVER TUNNELING BARRIER",申請?zhí)?1/756,559，申請日為2007年5月31號，在此提供 為參考數(shù)據(jù)。
背景技術(shù)：
閃存技術(shù)包括將電荷儲存在通道與場效晶體管柵極之間的存儲單元。 所儲存的電荷會影響晶體管的閾值電壓，且閾值電壓會根據(jù)所儲存電荷改 變而可以用來感測指示數(shù)據(jù)。
其中一種非常慣用的電荷儲存存儲單元被稱為一浮動柵極存儲單元。 在一浮動柵極存儲單元中， 一個例如是多晶硅的導體材料被形成于一隧穿 勢壘結(jié)構(gòu)之上作為一浮動柵極， 一多晶硅層間介電層形成于浮動柵極之上 以使其與存儲單元中的字線或是控制柵極隔離。此浮動柵極的形狀被設(shè)計 為在通道與浮動柵極之間具有較高的電壓耦合比例，如此施加在控制柵極 上的電壓可以產(chǎn)生一較強的電場通過隧穿勢壘結(jié)構(gòu)。舉例而言，浮動柵極 可以使用一 T形或是U形，其可以導致在控制柵極與浮動柵極之間相較于 通道與浮動柵極之間具有較大的表面區(qū)域，因此在控制柵極與浮動柵極之 間產(chǎn)生一較大的電容值。雖然此技術(shù)獲得顯著的成功，但是隨著存儲單元 的尺寸及存儲單元之間的距離逐漸縮小，因為相鄰浮動柵極之間的干擾問 題造成了此浮動柵極技術(shù)的表現(xiàn)開始劣化。
另一種型態(tài)的存儲單元是基于使用一介電電荷捕捉結(jié)構(gòu)將電荷儲存在通道與場效晶體管柵極之間的存儲單元。在此型態(tài)的存儲單元中， 一介 電電荷捕捉結(jié)構(gòu)是形成于隔離此介電電荷捕捉結(jié)構(gòu)與通道的隧穿勢壘結(jié) 構(gòu)之上，且一頂介電層是形成于此介電電荷捕捉結(jié)構(gòu)之上以隔離其與字線
或是控制柵極。一種稱為硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單
元是此種裝置的代表。
在使用介電電荷捕捉結(jié)構(gòu)的存儲單元中，因為設(shè)計中沒有牽涉到耦合 比例的工程問題，此裝置可以是平面的。因為是平面的結(jié)構(gòu)，且相鄰存儲 單元間具有很少的耦合，使用介電電荷捕捉結(jié)構(gòu)的存儲單元被預測在工藝
最小特征尺寸演進到45納米以下時可以取代浮動柵極結(jié)構(gòu)。
最近發(fā)現(xiàn)即使是硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元 在工藝最小特征尺寸演進到45納米以下時，其表現(xiàn)也是會劣化。特別是， 在此介電電荷捕捉結(jié)構(gòu)因為存儲單元邊緣區(qū)域彎曲的電場導致一較低的 閾值電壓，而存儲單元靠近通道中央?yún)^(qū)域具有一較大的閾值電壓，所以會 造成在通道寬度方向上的不均勻電荷注入。此邊緣區(qū)域的較低閾值電壓會 導致表現(xiàn)的劣化。由相同發(fā)明人及申請人所提出的名稱為"CHARGE TRAPPING DEVICES WITH FIELD DISTRIBUTION LAYER OVER TUNNELING BARRIER",申請?zhí)?1/756,559，申請日為2007年5月31 號(公開號2008-0116506)，揭露了結(jié)合稱為場分布層的一浮動柵極結(jié)構(gòu)與 介于控制柵極與浮動柵極結(jié)構(gòu)之間的一電荷捕捉層。
因此，有必要于沿著通道寬度方向上維持一更平穩(wěn)的閾值電壓，即使 是在沿著通道寬度方向上的電荷捕捉結(jié)構(gòu)具有一不均勻的電荷濃度的情 況下。
發(fā)明內(nèi)容
有鑒于此，本發(fā)明是關(guān)于非易失存儲器裝置技術(shù)，特別是關(guān)于非易失 存儲器裝置，其包含一浮動柵極是介于一第一隧穿勢壘結(jié)構(gòu)與包含一第二 隧穿勢壘結(jié)構(gòu)與浮動柵極連接的介電電荷捕捉結(jié)構(gòu)之間，其中隧穿勢壘結(jié) 構(gòu)是非對稱的。此第二隧穿勢壘結(jié)構(gòu)經(jīng)過工程設(shè)計相較于該第一隧穿勢壘 結(jié)構(gòu)而言，具有不同的電子隧穿機率函數(shù)，舉例而言，可以利用能隙工程 及/或不同的材料或是材料厚度，以幫助電子自浮動柵極移動到介電電荷捕捉層，然而卻可以防止電子自介電電荷捕捉層經(jīng)過浮動柵極而隧穿到半導 體主體之中。此浮動柵極將介電電荷捕捉層所影響電荷分布的電場更均勻 的分布于通道之中，在即使是沿著通道寬度方向上的電荷捕捉結(jié)構(gòu)中具有 不均勻電荷濃度情況下，也可以導致沿著通道寬度方向上的一導電層下方 的一個更穩(wěn)定的閾值電壓。浮動柵極與介電電荷捕捉結(jié)構(gòu)的組合可以使得 包含平面浮動柵極的存儲單元，降低于一緊密陣列中相鄰裝置之間的干 擾。此外，此浮動柵極與介電電荷捕捉結(jié)構(gòu)的組合，也可以將第一和第二 隧穿勢壘結(jié)構(gòu)安排成大部分的電荷會被此組合捕捉于此介電電荷捕捉層 中相對較深的陷阱內(nèi)，于一高密度閃存中提供較佳的數(shù)據(jù)保存能力。
因此，根據(jù)本發(fā)明的一實施例，包含一存儲單元包括一源極區(qū)域與一 漏極區(qū)域并由一通道區(qū)域所分隔。 一第一隧穿勢壘結(jié)構(gòu)置于該通道區(qū)域上 方，其厚度及介電特性可以建立一隧穿機率函數(shù)。 一浮動柵極置于該第一 隧穿勢壘結(jié)構(gòu)及該通道區(qū)域之上， 一第二隧穿勢壘結(jié)構(gòu)于該浮動柵極之 上， 一電荷捕捉介電層于該第二隧穿勢壘結(jié)構(gòu)之上，以及一頂介電結(jié)構(gòu)置 于該電荷捕捉介電層之上， 一頂導電層置于該頂介電結(jié)構(gòu)之上而作為柵 極。根據(jù)本發(fā)明實施例的存儲單元，此第二隧穿勢壘結(jié)構(gòu)具有厚度及介電 特性，是使得其相較于第一隧穿勢壘結(jié)構(gòu)當施加偏壓以對該存儲單元進行 編程及擦除時，具有更佳的隧穿電流導體效率。即，此第二隧穿勢壘結(jié)構(gòu) 相較于第一隧穿勢壘結(jié)構(gòu)在一給定偏壓條件下具有較高的隧穿機率。在此 情況下，隨著存儲單元的工藝及相鄰存儲單元之間的距離縮小，當施加偏 壓以對該存儲單元進行編程及擦除時，此存儲單元內(nèi)的電荷自此浮動柵極 流至此介電電荷捕捉層，其中這些電荷可以對導致不好的數(shù)據(jù)保存問題的 電荷泄漏免疫。
本發(fā)明亦揭露一種包含此處所描述存儲單元的集成電路存儲器裝置。 本發(fā)明亦揭露一種制造此處所描述存儲單元的方法，包括形成一第一 隧穿勢壘結(jié)構(gòu)置于一半導體襯底的表面上，形成一浮動柵極于該第一隧穿 勢壘結(jié)構(gòu)之上，形成一第二隧穿勢壘結(jié)構(gòu)于該浮動柵極表面之上，形成一 電荷捕捉介電層于該第二隧穿勢壘結(jié)構(gòu)之上，形成一頂介電結(jié)構(gòu)于該電荷 捕捉介電層之上，以及形成一頂導電層于該頂介電結(jié)構(gòu)。此第二隧穿勢壘 結(jié)構(gòu)如同之前所描述過的具有與第一隧穿勢壘結(jié)構(gòu)不同的特性。通過離子注入于襯底中，形成一源極區(qū)域與一漏極區(qū)域并由一通道區(qū)域所分隔，且此通道位于隧穿勢壘結(jié)構(gòu)之下。
一種此處所描述的存儲單元，基本上是浮動柵極與能隙工程硅-氧化物
-氮化物-氧化物-硅(SONOS)電荷捕捉裝置的組合。并不像傳統(tǒng)的閃存結(jié)構(gòu)一般， 一電荷捕捉裝置(BE-SONOS)被制造于浮動柵極之上以取代多晶硅層間介電層。 一個具有非常薄的多晶硅(小于5納米)平面浮動柵極結(jié)構(gòu)可以被提供，以產(chǎn)生傳統(tǒng)結(jié)構(gòu)無法提供的間距尺寸。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下。
本發(fā)明其它特點可見圖式、實施方式以及權(quán)利要求范圍的記載。
圖1為一種現(xiàn)有硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元
的基本結(jié)構(gòu)。
圖2為一種現(xiàn)有硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元沿著通道寬度方向上的剖面圖，平行于一NAND陣列組態(tài)的字線。
圖3顯示一類似于圖2的結(jié)構(gòu)，但其通道寬度W減少于趨近此底隧穿勢壘結(jié)構(gòu)、電荷捕捉介電層及頂隧穿勢壘結(jié)構(gòu)組合的等效氧化硅厚度。
圖4為現(xiàn)有存儲單元結(jié)構(gòu)中沿著通道寬度方向上的不均勻電荷捕捉分布于電荷捕捉層的示意圖。
圖5顯示因為圖4中所示的不均勻電荷捕捉分布所導致的存儲單元結(jié)構(gòu)中沿著通道寬度方向上的不均勻等效閾值電壓分布的示意圖。
圖6顯示一硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元由邊緣效應所導致的不均勻電荷分布的此通道中漏極電流Id對柵極電壓Vg的電流電壓IV特性示意圖。
圖7為根據(jù)本發(fā)明實施例的一介電電荷捕捉存儲單元沿著通道長度L方向上的剖面示意圖，存儲單元包含一導電層于此隧穿勢壘結(jié)構(gòu)上。
圖8為根據(jù)本發(fā)明實施例的一存儲單元陣列沿著通道寬度方向上的剖面示意圖，其類似于圖7中的存儲單元。
圖9顯示具有類似圖8中導電層的介電電荷捕捉存儲單元結(jié)構(gòu)中沿著
9通道寬度方向上的一電荷密度示意圖。
圖10顯示此導電層的存在，確實可以對沿著通道寬度方向上的閾值電壓Vi分布產(chǎn)生影響。
圖11顯示本發(fā)明一實施例的具有一導電層的介電電荷捕捉存儲單元結(jié)構(gòu)由不均勻電荷分布影響的此通道中漏極電流Id對柵極電壓Vg的電流電壓IV特性示意圖。
圖12為現(xiàn)有浮動柵極裝置沿著一字線方向上的剖面示意圖。
圖13為現(xiàn)有浮動柵極裝置沿著一字線方向上的剖面示意圖，其具有一平面存儲單元結(jié)構(gòu)。
圖14為一種電荷捕捉/浮動柵極存儲器裝置的剖面示意圖，此剖面是
沿著一字線方向上。
圖14A為能隙工程隧穿勢壘層于低電場下介電隧穿結(jié)構(gòu)的傳導帶與
價帶的能級示意圖，顯示相對低的隧穿機率。
圖14B為能隙工程隧穿勢壘層于高電場下介電隧穿結(jié)構(gòu)的傳導帶與價帶的能級示意圖，顯示相對高的隧穿機率。
圖15為一種類似于圖14的電荷捕捉/浮動柵極存儲器裝置的剖面示意圖，此剖面是沿著一字線方向上，其中此電荷捕捉層以一第二隧穿勢壘結(jié)構(gòu)而與浮動柵極隔離。
圖16是顯示此存儲單元在編程偏壓時所誘發(fā)的自柵極至襯底富勒-諾得漢隧穿的閾值電壓改變與時間的關(guān)系示意圖。
圖17是顯示此存儲單元在進行編程時其計算的被捕捉電荷與時間的示意圖。
圖18是顯示此存儲單元在擦除偏壓時所誘發(fā)的自柵極至襯底富勒-諾得漢隧穿的閾值電壓改變與時間的關(guān)系示意圖。
圖19是顯示此存儲單元在進行擦除時其計算的被捕捉電荷與時間的示意圖。
圖20是顯示本發(fā)明制造存儲單元陣列工藝方法的第一階段，其中一多晶硅層及一第一隧穿勢壘結(jié)構(gòu)形成于半導體襯底之上。
圖21顯示根據(jù)本發(fā)明的一實施例工藝的下一階段，包含一刻蝕工藝來定義溝道隔離結(jié)構(gòu)，以及沉積一介電材料于溝道隔離及襯底內(nèi)。圖22顯示工藝的下一階段，包含除去溝道隔離結(jié)構(gòu)沉積工藝中多余的氧化硅，除去硬式掩模層，及除去浮動柵極多晶硅層之上的氧化硅。
圖23顯示工藝的下一階段，包含形成多層材料疊層其包括第二隧穿勢壘結(jié)構(gòu)、 一電荷捕捉層及一阻擋介電層，其后一作為字線的頂導電材料被形成。
圖24顯示制造存儲單元陣列工藝方法的一簡化結(jié)構(gòu)示意圖，其具有
浮動柵極結(jié)構(gòu)和介電電荷捕捉結(jié)構(gòu)。
圖25是可應用本發(fā)明具有電荷捕捉/浮動柵極(CTFG)存儲單元的集成
電路的簡化方塊圖。
圖26是顯示一更有效率的示意圖，其中依此處所描述的工藝所制造的存儲單元可以與使用于外圍電路的互補式金氧半場效晶體管(CMOS)集成在一起。
圖27是顯示一替代電荷捕捉浮動柵極存儲單元的剖面圖，其中使用高介電常數(shù)緩沖氧化層作為阻擋介電層。
圖28是顯示一替代電荷捕捉浮動柵極存儲單元的剖面圖，其中使用三氧化二鋁作為阻擋介電層及高功函數(shù)的柵極材料。
圖29顯示進行正FN編程對此處所描述的電荷捕捉浮動柵極存儲裝置的測試結(jié)果。
圖30顯示進行負FN擦除對此處所描述的電荷捕捉浮動柵極存儲裝置的測試結(jié)果。
圖31顯示在利用增量步進脈沖編程ISPP對此處所描述的電荷捕捉浮
動柵極存儲裝置的測試結(jié)果。
圖32顯示電荷捕捉浮動柵極存儲單元在偏移閾值電壓時漏極電流與柵極電壓的IV關(guān)系圖，其中存儲單元具有第一長度及寬度。
圖33顯示電荷捕捉浮動柵極存儲單元在偏移閾值電壓時漏極電流與柵極電壓的IV關(guān)系圖，其中存儲單元具有第二長度及寬度。
圖34顯示此電荷捕捉浮動柵極存儲單元的次臨界偏移的測試結(jié)果。
圖35顯示此電荷捕捉浮動柵極存儲單元的閾值電壓區(qū)間中互導gm的變異。
圖36顯示此電荷捕捉浮動柵極存儲單元使用通道熱電子編程時間與閾值電壓的關(guān)系圖，此閾值電壓是在一反向與正向讀取下感測。
圖37顯示電荷捕捉浮動柵極存儲單元在對數(shù)坐標下柵極電壓與漏極
電流的關(guān)系圖，是在擦除與編程狀態(tài)下進行。
圖38顯示電荷捕捉浮動柵極存儲單元在線性坐標下柵極電壓與漏極
電流的關(guān)系圖，是在擦除與編程狀態(tài)下進行。
圖39顯示此電荷捕捉浮動柵極存儲單元閾值電壓與編程電壓的關(guān)系
圖，此裝置具有一隧穿勢壘結(jié)構(gòu)于介電捕捉層與浮動柵極之間，其是與于 半導體主體與浮動柵極之間的隧穿勢壘結(jié)構(gòu)相同。
圖40顯示此電荷捕捉浮動柵極存儲單元閾值電壓與擦除時間的關(guān)系
圖，此裝置具有一隧穿勢壘結(jié)構(gòu)于介電捕捉層與浮動柵極之間，其是與于 半導體主體與浮動柵極之間的隧穿勢壘結(jié)構(gòu)相同。
主要元件符號說明
10半導體襯底
11第一摻雜區(qū)域
12第二摻雜區(qū)域
13控制柵極
14底隧穿勢壘結(jié)構(gòu)
15電荷捕捉介電層
16頂隧穿勢壘結(jié)構(gòu)
20、 60淺溝道隔離結(jié)構(gòu)(STI)
21、 22、61、
62電場
54底介電層
55電荷捕捉層
56頂介電層
57多晶硅字線
100介電電荷捕捉存儲單元
101導電層102源極區(qū)域
103漏極區(qū)域
104襯底
105隧穿勢壘結(jié)構(gòu)
106電荷捕捉結(jié)構(gòu)
107頂介電結(jié)構(gòu)
雨頂導電層
110淺溝道隔離結(jié)構(gòu)(STI)
111、112、113電場
200、210字線
201、211半導體主體
202、212淺溝道隔離結(jié)構(gòu)(STI)
203、213隧穿勢壘結(jié)構(gòu)
204、214浮動柵極
205、215氧化硅層
206、216氮化硅層
207、217氧化硅層
310、330字線
311、331半導體主體
312、332淺溝道隔離結(jié)構(gòu)(STI)
313、333第一隧穿勢壘結(jié)構(gòu)
314、334浮動柵極
315、335第二隧穿勢壘結(jié)構(gòu)
316、336氧化硅層
317、337氮化硅層
318、338氧化硅層
319、339電荷捕捉層
320、340阻擋介電層
322電荷捕捉裝置
500半導體襯底501 隧穿勢壘結(jié)構(gòu)
502 多晶硅浮動柵極層
503 硬式掩模層
510、 511、 512淺溝道隔離結(jié)構(gòu)(STI)
513、 514 帽狀結(jié)構(gòu)
530、 615 字線
536 氧化硅層
537 氮化硅層
538 氧化硅層
539 電荷捕捉層(氮化硅)
540 阻擋介電層
600 開口
601 浮動柵極元件
602 介電電荷捕捉元件
640 緩沖層
641 覆蓋層
650 隧穿勢壘結(jié)構(gòu)
651 阻擋介電層
652 電荷捕捉介電疊層 1950 集成電路
具有電荷捕捉/浮動柵極(CTFG)存儲單元的高
1900 密度閃存陣列
1901 列譯碼器
1902 字線
1903 行譯碼器
1904 位線 1905、 1907 總線
1906 感應放大器與數(shù)據(jù)輸入結(jié)構(gòu)
1911 數(shù)據(jù)輸入線
1915 數(shù)據(jù)輸出線
141908 偏壓調(diào)整供應電壓
1909 偏壓調(diào)整狀態(tài)機構(gòu)
具體實施例方式
本發(fā)明各實施例的詳細說明請一并參考圖1至圖28。 圖1為一種現(xiàn)有硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元 的基本結(jié)構(gòu)。此存儲單元是形成于一半導體襯底10上，其具有一第一摻 雜區(qū)域作為一源極終端11與一第二摻雜區(qū)域作為一漏極終端12。 一控制 柵極13是形成于一電荷捕捉結(jié)構(gòu)之上，此電荷捕捉結(jié)構(gòu)包含一底隧穿勢 壘結(jié)構(gòu)14、 一電荷捕捉介電層15及一頂隧穿勢壘結(jié)構(gòu)16。此存儲單元的 通道是在半導體襯底內(nèi)10介于第一摻雜區(qū)域11與第二摻雜區(qū)域12之間 的區(qū)域。圖1所顯示的尺寸L通常被稱為通道長度L，因為電流會沿著通 道內(nèi)的這個方向上在源極與漏極之間流動。圖1所示的硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元通常被組態(tài)為一種NAND陣列組態(tài)，其 中此陣列中的一行包括一組串聯(lián)安排于一地接點與一整體位線接點的存 儲單元。
圖2為一種現(xiàn)有基本NAND陣列組態(tài)的硅-氧化物-氮化物-氧化物-硅 (SONOS)型態(tài)存儲單元沿著通道寬度方向上的剖面圖，其是平行于一字線 13。此示意圖中，源極終端11與漏極終端12會位于圖2中平面的之上和 之下。此陣列中的每一行被一隔離結(jié)構(gòu)所分隔，例如淺溝道隔離結(jié)構(gòu) (STI)20。在此情況下，此陣列中的每一行可以被較緊密地安置而僅被此淺 溝道隔離結(jié)構(gòu)(STI)20的寬度所分隔，其可以是用以制造此裝置技術(shù)中的 最小特征尺寸F的數(shù)量級。類似地，此通道寬度W可以是如圖中所示的 NAND陣列組態(tài)的最小特征尺寸F的數(shù)量級。在圖2中，電場是通過介于 通道與包含控制柵極13的字線兩者之間的介電層，如圖所示，包含在通 道邊緣的電場線21和22。此電場線21和22代表邊緣場，其降低了此電 荷捕捉介電層15邊緣的電荷捕捉效率。在圖2中的實施例，此底隧穿勢 壘結(jié)構(gòu)14、一電荷捕捉介電層15及一頂隧穿勢壘結(jié)構(gòu)16組合的等效氧化 硅厚度(EOT)(通常是在20納米數(shù)量級)是遠小于此通道寬度W，且此邊緣 電場并不會對此裝置的操作產(chǎn)生嚴重的干擾。等效氧化硅厚度(EOT)的定義是此介電材料的厚度乘上氧化硅與此介電材料介電常數(shù)的比值。
被發(fā)現(xiàn)即使是硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元在 最小特征尺寸F小于45納米時也會承受到表現(xiàn)的損失。舉例而言，在圖3 中的結(jié)構(gòu)系類似于圖2，但其通道寬度W被減少到趨近此底隧穿勢壘結(jié)構(gòu) 54、 一電荷捕捉介電層55及一頂隧穿勢壘結(jié)構(gòu)56組合的等效氧化硅厚度 (EOT)。在此實施例中，存儲單元包含一多晶硅字線，其存儲單元的每一 行被一淺溝道隔離結(jié)構(gòu)(STI)60所分隔。在此實施例中，代表邊緣場的電 場線61和62會嚴重影響了此電荷捕捉介電層55邊緣的電荷捕捉效率。 特別是，因為邊緣場會在通道邊緣區(qū)域造成較低的閾值電壓，然而在通道 中央?yún)^(qū)域會造成較大的閾值電壓，而導致沿著通道方向上不均勻的電荷注 入電荷捕捉層。
圖4顯示現(xiàn)有存儲單元結(jié)構(gòu)中沿著通道寬度方向上的不均勻電荷捕捉 分布于電荷捕捉層的示意圖。如圖4中所示，通道左側(cè)區(qū)域的電荷濃度相 較于靠近通道中央?yún)^(qū)域的電荷濃度為低。另外，通道右側(cè)區(qū)域的電荷濃度 相較于靠近通道中央?yún)^(qū)域的電荷濃度也是較低。圖5顯示因為圖4中所示 的不均勻電荷捕捉分布所導致的存儲單元結(jié)構(gòu)中沿著通道寬度方向上的 不均勻等效閾值電壓分布的示意圖。因此， 一存儲單元被編程至一較高的 臨界狀態(tài)時，在其邊緣仍舊可以具有一較低的閾值電壓區(qū)域。圖6顯示一 硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元由邊緣效應所導致的 不均勻電荷分布的此通道中漏極電流Id對柵極電壓Vg的電流電壓IV特 性示意圖。曲線50的左半部顯示一存儲單元尚未被編程時的良好電流電 壓IV特性，即代表是新的。當編程逐漸進行時且電荷捕捉于電荷捕捉層 增加時，曲線51、 52和53顯示出不好的電流電壓IV特性，特別是在次 臨界區(qū)域。標示為虛線圈的次臨界電流，因為此電荷捕捉結(jié)構(gòu)無法在邊緣 捕捉電荷而被固定住。
圖7為根據(jù)本發(fā)明實施例的一介電電荷捕捉存儲單元100沿著通道長 度L方向上的剖面示意圖，存儲單元包含一導電層101于此隧穿勢壘結(jié)構(gòu) 105上。在圖7所示的實施例中，此存儲單元100包括一襯底104具有分 別作為源極與漏極的摻雜區(qū)域102與摻雜區(qū)域103，且由一通道所分隔。 在圖7所示的實施例中，安置于通道的一襯底表面上104，是一隧穿勢壘
16結(jié)構(gòu)105，此實施例中是一單層介電層。在圖7所示的實施例中，此存儲
單元更包含一導電層101于此隧穿勢壘結(jié)構(gòu)105上， 一電荷捕捉結(jié)構(gòu)106 于此導電層101之上， 一頂介電結(jié)構(gòu)107于此電荷捕捉結(jié)構(gòu)106之上，一 頂導電層108于此頂介電結(jié)構(gòu)107之上。在某些實施例中，隧穿勢壘結(jié)構(gòu) 105可以包含氧化硅或是氮氧化硅。在某些實施例中，隧穿勢壘結(jié)構(gòu)105 可以包含一介于約4至6納米數(shù)量級厚的氧化硅。在某些實施例中，此電 荷捕捉結(jié)構(gòu)106包含氮化硅、內(nèi)嵌納米粒子的介電層或是其它材料包括高
介電常數(shù)的金屬氧化物如三氧化二鋁或是三氧化二鉿(Hf203)等。在某些實
施例中，此電荷捕捉結(jié)構(gòu)106包含一介于約5至7納米數(shù)量級厚的氮化硅。 在某些實施例中，此頂介電結(jié)構(gòu)107包含二氧化硅、內(nèi)嵌納米粒子的介電 層或是其它材料包括高介電常數(shù)的金屬氧化物如三氧化二鋁或是三氧化 二鉿(Hf2Cb)等。在某些實施例中，此頂介電結(jié)構(gòu)107包含一介于約5至9 納米數(shù)量級厚的二氧化硅。此外，在某些實施例中，導電層101可以包含 p型多晶硅、n型多晶硅、其它摻雜半導體材料、或是例如為鋁、銅或鎢 的金屬。在一代表性實施例中，此導電層101包含一介于約2至6納米厚 的摻雜多晶硅。此導電層101可以是很薄的，所以由此導電層與相鄰存儲 單元之間電場作用所產(chǎn)生的干擾是很小的，且其不會對此存儲單元的表現(xiàn) 產(chǎn)生干擾，但是又足夠厚以生成可以提供電場分布的可靠的層次構(gòu)成。在 某些實施例中，此頂導電層108可以包含p型多晶硅、n型多晶硅、其它 摻雜半導體材料、或是例如為鋁、銅或鎢的金屬。在這些例示實施例中所 選取的代表性材料是十分容易制造的。許多不同的其它材料或組合也可以 被使用于此存儲單元層次及結(jié)構(gòu)上。
圖8為根據(jù)本發(fā)明實施例的一存儲單元陣列沿著通道寬度方向上的剖 面示意圖，其類似于圖7中的存儲單元。在圖8所示的實施例中，此存儲 單元由淺溝道隔離結(jié)構(gòu)(STI)110所分隔。在圖8所示的實施例中，通道寬 度W是趨近于此隧穿勢壘結(jié)構(gòu)105、電荷捕捉結(jié)構(gòu)106及頂介電結(jié)構(gòu)107 組合的等效氧化硅厚度(EOT)。此導電層101并不會影響此存儲單元的等 效氧化硅厚度(EOT)，因為其是一導電層而不是介電層。此導電層101的 特性是其并不會像存儲單元浮動柵極一般會誘發(fā)一個很大的耦合比例。而 是，此通道之上的導電層101面積與通道本身面積的比值是大致與此通道之上的頂導電層108面積與通道之上的導電層101面積的比值相當。如此 情況下，此導電層101之上的電場會與此導電層101之下的電場大致相同。 即使某些電子被捕捉于此導電層101之中，于編程時所施加的大電場會馬
上將全部或至少大部分的電子趕到電荷捕捉結(jié)構(gòu)106內(nèi)。
如圖8中所示，邊緣場111、 112、 113會被此導電層101的接觸電位 所終止。因此，這些邊緣場對電荷捕捉結(jié)構(gòu)106的影響就會降低。更進一 步，即使是如圖8中所示的存儲單元中具有一不均勻的電荷分布，等電位 的導電層101也會將電場均勻分布地跨越此隧穿勢壘結(jié)構(gòu)105，而導致在 此通道寬度區(qū)間內(nèi)的一更均勻的閾值電壓分布。
圖9顯示具有類似圖8中導電層的介電電荷捕捉存儲單元結(jié)構(gòu)中沿著 通道寬度方向上的一電荷密度示意圖。在此例中，具有類似圖8中導電層 的介電電荷捕捉存儲單元結(jié)構(gòu)中其電荷分布是與之前所討論過的現(xiàn)有硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元類似。圖10則顯示此導 電層的存在，確實可以對沿著通道寬度方向上的閾值電壓VT分布產(chǎn)生影 響。如圖10中所示，等電位的導電層可以造成對沿著通道寬度方向上的 閾值電壓Vt更均勾的分布。因此，即使是電荷捕捉結(jié)構(gòu)106中不均勻的 電荷分布，此存儲單元的表現(xiàn)并不會受到嚴重影響。
圖11顯示本發(fā)明一實施例的具有一導電層的介電電荷捕捉存儲單元 結(jié)構(gòu)由不均勻電荷分布影響的此通道中漏極電流Id對柵極電壓Vg的電流 電壓IV特性示意圖。曲線80的左半部顯示一存儲單元尚未被編程時的良 好電流電壓IV特性，即是新的。當編程逐漸進行時且電荷捕捉于電荷捕 捉層增加時，曲線81和82顯示其電流電壓IV特性并不會變壞。此次臨 界區(qū)域的電流表現(xiàn)(次臨界偏移)在當閾值電壓增加時仍是保持一致的。
圖12為現(xiàn)有浮動柵極裝置沿著一字線200方向上的剖面示意圖。此 存儲單元的通道是形成于一半導體主體201內(nèi)向本范例中的一 NAND系 列垂直于頁面的一方向上延伸。半導體主體中的每一條線被一介電溝道 202所分隔，其可使用淺溝道隔離結(jié)構(gòu)(STI)或是其它技術(shù)所形成。 一隧穿 勢壘結(jié)構(gòu)203形成于此半導體主體201之上。 一多晶硅浮動柵極204形成 于此隧穿勢壘結(jié)構(gòu)203之上。 一多晶硅層間介電層，在此范例中包含一氧 化硅層205、 一氮化硅層206及另一氧化硅層207形成于此多晶硅浮動柵極204之上。此多晶硅層間介電層(205- 207)是用來阻擋字線200與浮動柵 極204之間的漏電流。此外，此浮動柵極204必須相對地厚(在現(xiàn)今技術(shù)中 通常大于100納米)以提供字線200與浮動柵極204之間一夠大的耦合表面 區(qū)域。此較大的耦合表面區(qū)域增加此浮動柵極裝置柵極間的耦合比例，導 致在編程與擦除時可以自字線200傳送一較大的電壓至浮動柵極204。然 而，此較厚的浮動柵極元件會導致相鄰線之間的浮動柵極產(chǎn)生嚴重的干 擾。在此例示中，電子是分布于圖左側(cè)的浮動柵極204表面附近。類似地 電子分布于圖右側(cè)的浮動柵極204表面附近會在浮動柵極之間產(chǎn)生不必要 的干擾，且導致電荷泄漏通過例如，逃離捕捉而進入周圍的缺陷或是淺溝 道隔離結(jié)構(gòu)(STI)中的氧化物陷阱。此相鄰存儲單元之間的干擾問題是啟發(fā) 本發(fā)明研究一種新的硅-氧化物-氮化物-氧化物-硅(SONOS)型態(tài)存儲單元 的重要動機，其中電荷會被捕捉于深的陷阱之中，而可以改善相鄰存儲單 元之間的干擾問題所產(chǎn)生的電荷泄漏問題。
更進一步，目前存儲單元的工藝已能制造出30納米的裝置，在一給 定存儲單元中所能儲存的電子數(shù)目變的非常少。業(yè)界人士認為在一非常小 的存儲單元中只要小于IOO個電子就可以建立存儲狀態(tài)。隨著建立存儲狀 態(tài)所需的電子數(shù)目越來越少，鄰近存儲單元間的干擾以及其它形式的電荷 泄漏在存儲單元結(jié)構(gòu)的設(shè)計上就變得更重要了 。
圖13為現(xiàn)有浮動柵極裝置沿著一字線210方向上的剖面示意圖，其 顯示改善浮動柵極裝置的一種設(shè)計趨勢。如圖13中所示的存儲單元結(jié)構(gòu)， 存儲單元的通道是形成于一半導體主體211內(nèi)。半導體主體中的每一條線 被一介電溝道212所分隔。 一隧穿勢壘結(jié)構(gòu)213形成于此半導體主體211 之上。 一浮動柵極214形成于此隧穿勢壘結(jié)構(gòu)213之上。 一個平面的或是 近平面的多晶硅層間介電層，在此范例中包含一氧化硅層215、 一氮化硅 層216及另一氧化硅層217，沿著字線210方向上延伸通過于此浮動柵極 204之上。如圖13中所示的此平面或是近平面的裝置其具有一個非常小的 柵極耦合比例GCR。為了改善此柵極耦合比例問題，設(shè)計者嘗試利用非傳 統(tǒng)的多晶硅層間介電層結(jié)構(gòu)以改善字線與浮動柵極接口之間的電容值。舉 例而言，此多晶硅層間介電層(205 207)可以使用高介電常數(shù)的材料來取
代。舉例而言，氧化鋁或是其它材料就曾被提出?；蛘呤牵娲厥褂枚鄬盈B層其包含氧化硅作為一底緩沖層或是同時作為底和頂緩沖層，于其中 夾置一高介電常數(shù)的材料像是氧化鋁。
如圖13中所示的平面浮動柵極裝置的一個問題是因為編程時一個大 電場的存在，電荷會很容易注入多晶硅層間介電層。因此，多晶硅層間介 電層會很容易捕捉電荷。然而，卻很難將留在多晶硅層間介電層中的電荷 移除，造成此裝置非常不容易擦除，其結(jié)果導致無法適用于實際的閃存裝 置的許多應用當中。
圖14為一種可以克服許多現(xiàn)有閃存設(shè)計所產(chǎn)生的問題的電荷捕捉/浮 動柵極存儲器裝置的剖面示意圖。此剖面是沿著一字線310方向上。如圖
14中所示的結(jié)構(gòu)，存儲單元的通道是形成于一半導體主體311內(nèi)，源極和
漏極終端是位于字線的兩側(cè)，使用例如是注入雜質(zhì)或是反轉(zhuǎn)區(qū)域。半導體
主體中的每一條線被一介電溝道312所分隔。 一第一隧穿勢壘結(jié)構(gòu)313形 成于此半導體主體311之上。 一浮動柵極314形成于此第一隧穿勢壘結(jié)構(gòu) 313之上，其具有一介電層填入以提供一平面或是近平面結(jié)構(gòu)將此浮動柵 極314的上表面裸露出來。 一電荷捕捉結(jié)構(gòu)形成于此浮動柵極314之上。 此電荷捕捉結(jié)構(gòu)包含一第二隧穿勢壘結(jié)構(gòu)315、 一電荷捕捉層319及一阻 擋介電層320。此范例中所示的第二隧穿勢壘結(jié)構(gòu)315包含能隙勢壘工程 材料的多層疊層，包括一厚度最好小于2納米的氧化硅層316， 一厚度最 好小于3納米的氮化硅層317， 一厚度最好小于3.5納米的氧化硅層318。 一字線310形成于阻擋介電層320之上。如此安排， 一浮動柵極裝置(基本 上是區(qū)域321)覆蓋有一電荷捕捉裝置(基本上是區(qū)域322)。
此結(jié)構(gòu)的特性是此第一隧穿勢壘結(jié)構(gòu)313可以在編程及擦除施加偏壓 時，提供較第二隧穿勢壘結(jié)構(gòu)315為佳的隧穿勢壘層性質(zhì)。因此，此第一 隧穿勢壘結(jié)構(gòu)313和第二隧穿勢壘結(jié)構(gòu)315的組合可以在正柵極偏壓條件 時誘發(fā)電子隧穿由該主體經(jīng)過浮動柵極而至電荷捕捉層319，以增加一閾 值電壓，然而卻可以在施加讀取偏壓時防止電子自電荷捕捉層319經(jīng)過浮 動柵極而隧穿到半導體主體311之中。在此情況下，于編程時，電子隧穿 經(jīng)過第一隧穿勢壘結(jié)構(gòu)313和第二隧穿勢壘結(jié)構(gòu)315而至電荷捕捉層319 中，因為在編程時，其勢壘高度較低的緣故，其中電子會被捕捉于此介電 材料一個相對較深的陷阱中。通過控制管理第一和第二隧穿勢壘結(jié)構(gòu)313、
20315的相對勢壘效率，此存儲單元可以被設(shè)計為僅有少數(shù)的電子真正被儲 存在浮動柵極314中。
可由圖中看出，此浮動柵極存儲器裝置的多晶硅層間介電層是由一使
用能隙工程(BE)的介電電荷捕捉結(jié)構(gòu)所取代，可提供隧穿勢壘層具有較在
襯底與浮動柵極間的隧穿勢壘結(jié)構(gòu)更高的效率。代表性的勢壘能隙工程
(BE)包括有頂飾(crested)的勢壘層，且層次間具有U型勢壘層像是之前所 討論的氧化硅-氮化硅-氧化硅(ONO)結(jié)構(gòu)。此電荷捕捉層最好具有由深陷 阱所提供的非常高的捕捉效率及良好數(shù)據(jù)保存能力。 一層5納米厚或以上 的氮化硅是一典型的實施例可以提供如此特性。在其它的實施例中，內(nèi)嵌 納米粒子的介電層或是其它材料包括高介電常數(shù)的金屬氧化物如三氧化
二鋁或是三氧化二鉿(Hf203)等可以替代氮化硅。
此阻擋介電層320應該具有低的漏電能力，可由例如氮化硅或是氮氧 化硅提供。在其與字線(控制柵極)的接口，此頂介電層應有一較高的勢壘 高度以抑制柵極注入。此外，使用一高介電常數(shù)層(如氧化鋁在一氧化硅緩 沖層之上)于此阻擋介電層320的上半部，于此緩沖氧化層(如氧化鋁在一 氧化硅緩沖層之上)的上方可以降低此阻擋介電層320的電場其可以進一 步抑制柵極注入。此浮動柵極層可以相對地薄，例如小于20納米。典型 的實施例使用n+摻雜多晶硅。但也可以使用無摻雜多晶硅或是p+摻雜多 晶硅。最好是使用底隧穿氧化層作為襯底與浮動柵極之間的隧穿勢壘結(jié) 構(gòu)，其具有非常低的漏電。因此，最好是使用一介于約5至7納米厚的二 氧化硅作為底隧穿勢壘結(jié)構(gòu)。
作為一代表性實施例中存儲單元的柵極的字線310，包括p+多晶硅(其 功函數(shù)為5.1電子伏特)。但也可以使用N+多晶硅。其它實施例中，柵極 可使用金屬、金屬化合物或前二者的組合，像是鉑、氮化鉭、金屬硅化物、 鋁或其它金屬或金屬化合物柵極材料(如鈦、氮化鈦、鉭、釕、銥、二氧化 釕、二氧化銥、鎢、氮化鎢及其它物材料)。于某些實施例中，較佳是使用 功函數(shù)大于4電子伏特的材料，更佳是使用功函數(shù)大于4.5電子伏特的材 料。各種可應用在柵極終端的高功函數(shù)材料可參見美國專利第6,912,163 號。該些材料通常是使用濺射或物理氣相沉積技術(shù)來沉積，且可利用活性 '離子刻蝕來進行圖案化。在圖14所示的實施例中，第一隧穿勢壘結(jié)構(gòu)313包括二氧化硅層，
其可利用如現(xiàn)場蒸汽產(chǎn)生(in-situ steam generation ， ISSG)的方法形成，并
選擇性地利用沉積后一氧化氮退火或于沉積過程中加入一氧化氮的方式 來進行氮化。第一隧穿勢壘結(jié)構(gòu)313中的二氧化硅的厚度是小于70埃但 大于40埃，在一代表性實施例中為50埃。此浮動柵極314是使用傳統(tǒng)的 浮動柵極多晶硅工藝而形成，在此處所描述的某些實施例是將其厚度降 低。
在圖14所示的實施例中，于浮動柵極314之上的第二隧穿勢壘結(jié)構(gòu) 315包括多種材料的組合，包括稱為空穴隧穿層的一第一層316，其是二 氧化硅層于浮動柵極314之上，可利用如現(xiàn)場蒸汽產(chǎn)生(in-situ steam generation ， ISSG)的方法形成，并選擇性地利用沉積后一氧化氮退火或于 沉積過程中加入一氧化氮的方式來進行氮化。第一層316中的二氧化硅的 厚度是小于20埃，最好是小于等于15埃。在一代表性實施例中為10或 是12埃。
氮化硅層317(稱為能帶補償層)位于第一層316之上，且其是利用像 是低壓化學氣相沉積LPCVD的技術(shù)，于68(TC下使用二氯硅烷 (dichlorosilane， DCS)與氨的前驅(qū)物來形成。于其它工藝中，能帶補償層包 括氮氧化硅，其是利用類似的工藝及一氧化二氮前驅(qū)物來形成。氮化硅層 317的厚度是小于30埃，且較佳為25?；蚋?。
第二二氧化硅層318(稱為隔離層)位于氮化硅層317上，且其是利用 像是LPCVD高溫氧化物HTO沉積的方式形成。第二二氧化硅層318小于 35埃，且較佳為25埃或更小。第一處的價帶能級是可使電場足以誘發(fā)空 穴隧穿通過該第一處與半導體主體接口間的薄區(qū)域，且其亦足以提升第一 處后的價帶能級，以有效消除第一處后的經(jīng)處理的隧穿介電層內(nèi)的空穴隧 穿現(xiàn)象。此種結(jié)構(gòu)，具有"倒U"形狀的價帶，除了可達成電場輔助的高速 空穴隧穿外，其亦可在電場不存在或為了其它操作目的(像是從存儲單元讀 取數(shù)據(jù)或編程鄰近的存儲單元)而僅誘發(fā)小電場的情形下，有效的預防電荷 流失通過經(jīng)工程隧穿勢壘結(jié)構(gòu)。
因此，于一代表性的裝置中，經(jīng)工程隧穿勢壘結(jié)構(gòu)315是由超薄氧化 硅層Ol(例如小于等于18埃)、超薄氮化硅層Nl(例如小于等于30埃)以及超薄氧化硅層02(例如小于等于35埃)所組成，且其可在和半導體主體的
界面起算的一個15?；蚋〉难a償下，增加約2.6電子伏特的價帶能級。 通過一低價帶能級區(qū)域(高空穴隧穿勢壘)與高傳導帶能級，02層可將Nl 層與電荷捕捉層分開一第二補償(例如從接口起算約30埃至45埃)。由于 第二處距離接口較遠，足以誘發(fā)空穴隧穿的電場可提高第二處后的價帶能 級，以使其有效地消除空穴隧穿勢壘。因此，02層并不會嚴重干擾電場 輔助的空穴隧穿，同時又可增進經(jīng)工程隧穿勢壘結(jié)構(gòu)在低電場時阻絕電荷 流失的能力。
關(guān)于工程隧穿勢壘層的詳細說明請同時配合參考圖14A和圖14B。
于本實施例中， 一電荷捕捉層319包括厚度大于等于50埃的氮化硅， 舉例來說，厚度約70埃的氮化硅，且其是利用如LPCVD方式形成。本發(fā) 明也可使用其它電荷捕捉材料與結(jié)構(gòu)，包括像是氮氧化硅(S^OyNz)、高含 硅量的氮化物、高含硅量的氧化物，包括內(nèi)嵌納米粒子的捕捉層等等。2006 年11月23號公開，名稱為"Novel Low Power Non-Volatile Memory and Gate Stack",發(fā)明人為Bhattacharyya的美國專利申請公開號第US 2006/0261401 Al號揭露了多種可使用的電荷捕捉材料。
在此實施例中的阻擋介電層320是氧化硅，且可以使用將氮化硅進行 濕法轉(zhuǎn)換的濕爐管氧化工藝。在其它實施例中則可以使用高溫氧化物 (HTO)或是LPCVD沉積方式形成的氧化硅。此阻擋介電層320的厚度大 于等于50埃，且包含在某些實施例中90埃。
圖14A為低電場下介電隧穿結(jié)構(gòu)的傳導帶與價帶的能級示意圖，其中 該介電隧穿結(jié)構(gòu)包括圖14所示的層316~318的疊層。圖中可看出一 「U 形」傳導帶與一 「倒U形」價帶，顯示在讀取時會遇到的低偏壓時的隧穿 機率函數(shù)。由圖右側(cè)開始，半導體主體的能隙乃于區(qū)域30，空穴隧穿層的 價帶與傳導帶乃于區(qū)域31，補償層的能隙乃于區(qū)域32，隔離層的價帶與 傳導帶乃于區(qū)域33，而電荷捕捉層的價帶與傳導帶乃于區(qū)域34。由于區(qū) 域31、 32、 33內(nèi)隧穿介電層的傳導帶相較于能陷的能級而言較高，故捕 捉于電荷捕捉區(qū)34的電子(以一個圓圈內(nèi)包著負號來表示)并無法隧穿至 通道內(nèi)的傳導帶。電子隧穿的機率與隧穿介電層內(nèi)「U形」傳導帶下的區(qū) 域相關(guān)聯(lián)，也與具有能陷的能級的一條至通道的水平線上的區(qū)域相關(guān)聯(lián)。
23因此，在低電場的條件下，電子隧穿現(xiàn)象不太可能發(fā)生。相同地，區(qū)域30
內(nèi)通道的價帶中的空穴則受到區(qū)域31、 32、 33全部厚度以及通道接口處 高空穴隧穿勢壘高度的阻擋，以致其無法隧穿至電荷捕捉層(區(qū)域34)。空 穴隧穿的機率與隧穿介電層內(nèi)「反U形」價帶上的區(qū)域相關(guān)聯(lián)，也與具有 通道的能級的一條至電荷捕捉層的水平線下的區(qū)域相關(guān)聯(lián)。因此，在低電 場的條件下，空穴隧穿現(xiàn)象不太可能發(fā)生。
在一代表性實施例中，其中空穴隧穿層包括二氧化硅，約4.5電子伏 特的空穴隧穿勢壘高度可防止空穴隧穿。氮化硅內(nèi)的價帶(1.9電子伏特) 仍低于通道內(nèi)的價帶，因此，隧穿介電結(jié)構(gòu)的區(qū)域31、 32、 33內(nèi)的價帶 仍遠低于通道區(qū)域30內(nèi)的價帶。據(jù)此，本發(fā)明一實施例所描述的隧穿層 具有能帶補償特征，包括位于半導體主體接口處的薄區(qū)域(區(qū)域31)內(nèi)相對 較大的空穴隧穿勢壘高度，以及距通道表面不到2納米處的第一位置的價 帶能級的增加37。此外，通過提供具有相對高隧穿勢壘高度材料的薄層(區(qū) 域33)，能帶補償特征也包括與通道分開的第二位置的價帶能級的減少38， 形成反U形的價帶形狀。相類似地，通過選擇相同的材料，傳導帶是具有 一U形的形狀。
圖14B顯示為了誘發(fā)空穴隧穿(于圖14B中，01層的厚度約為15埃)， 于隧穿區(qū)域31中施加約-12百萬伏特/厘米的電場下介電隧穿結(jié)構(gòu)的能帶 圖。于電場中，價帶由通道表面處向上傾斜。因此，在離通道表面一補償 距離處，隧穿介電結(jié)構(gòu)內(nèi)的價帶于價帶能級中明顯的增加，同時在圖中可 見其增加到高過通道區(qū)域的價帶內(nèi)的能帶能量。因此，當區(qū)域內(nèi)(于圖14B 中的陰影區(qū)域)的價帶能級與隧穿疊層內(nèi)傾斜的反U形價帶上的價帶能級 之間的面積減少時，空穴隧穿的機率將大幅增加。于高電場下，能帶補償 可有效地由隧穿介電層處消除區(qū)域32內(nèi)的補償層與區(qū)域33內(nèi)的隔離層的 勢壘效應。因此，在相對小電場(例如E小于14百萬伏特/厘米)下，隧穿 介電層可以產(chǎn)生較大的空穴隧穿電流。
隔離層(區(qū)域33)將補償層(區(qū)域32)與電荷捕捉層(區(qū)域34)隔離開，對 于電子與空穴在低電場下，此可增加有效勢壘能力，并增進電荷維持。
于本實施例中，補償層(區(qū)域32)的厚度必須夠薄，以致其具有可忽略 的電荷捕捉效能。此外，補償層為介電層而不具導電性。因此，對于使用氮化硅的實施例，補償層的厚度較佳是小于30埃，而更佳為25?；蚋 ?對于采用二氧化硅的實施例來說，空穴隧穿區(qū)域31的厚度應小于20 埃，且較佳是小于15埃。舉例來說，于一較佳實施例中，空穴隧穿區(qū)域 31為13埃或IO埃的二氧化硅，且其是經(jīng)過如前所述的氮化處理，以得到 超薄氮氧化硅。
與本發(fā)明的一實施例中，于浮動柵極314之上的隧穿勢壘結(jié)構(gòu)315可 使用氧化硅、氮氧化硅及氮化硅的組合材料，且其中各層之間并無明顯的 過渡狀態(tài)，只要該種組合材料可提供前述的反U形價帶。而在離有效空穴 隧穿所需的通道表面該補償距離處，隧穿介電層的價帶能級具有變化。此 外，其它材料的組合也可應用于能帶補償技術(shù)中。
對于SONOS型存儲器的隧穿勢壘結(jié)構(gòu)315來說，其重點在于提高「空 穴隧穿」的效能而非電子隧穿，且目前此問題也已有了解決方案。舉例來 說，對于利用厚度夠薄的二氧化硅來提供較大的空穴隧穿的隧穿勢壘結(jié)構(gòu) 而言，其厚度將會因為太薄而無法有效勢壘電子隧穿引起的電荷流失。而 通過工程適當?shù)奶幚韯t可增進電子隧穿的效能。據(jù)此，利用能隙工程將可 提升利用電子隧穿而進行的編程以及利用空穴隧穿而進行的擦除操作。此 一實施例中所示的勢壘結(jié)構(gòu)，即一隧穿勢壘結(jié)構(gòu)介于主體與浮動柵極之間 的組合，可以有效地在施加一正柵極偏壓條件進行編程時，導致電子隧穿 由該主體通過浮動柵極而到電荷捕捉介電層。
圖15為一種類似于圖14的電荷捕捉/浮動柵極存儲器裝置的剖面示意 圖，其中此電荷捕捉結(jié)構(gòu)亦被圖案化以將字線方向上相鄰存儲單元中的介 電電荷捕捉結(jié)構(gòu)隔離，以大致上消除了在高度集成化陣列的相鄰存儲單元 間電子遷移的可能性。此剖面是沿著一字線330方向上。如圖15中所示 的結(jié)構(gòu)，存儲單元的通道是形成于一半導體主體331內(nèi)。半導體主體中的 每一條線被一介電溝道332所分隔。 一第一隧穿勢壘結(jié)構(gòu)333形成于此半 導體主體331之上。一浮動柵極334形成于此第一隧穿勢壘結(jié)構(gòu)333之上， 其具有一介電層填入以提供一平面或是近平面結(jié)構(gòu)將此浮動柵極334的上 表面裸露出來。 一電荷捕捉結(jié)構(gòu)形成于此浮動柵極334之上。此電荷捕捉 結(jié)構(gòu)包含一第二隧穿勢壘結(jié)構(gòu)335、 一電荷捕捉層339及一阻擋介電層 340。此范例中所示的第二隧穿勢壘結(jié)構(gòu)335包含能隙勢壘工程材料的多納米的氧化硅層336， 一厚度最好小于3 納米的氮化硅層337， 一厚度最好小于3.5納米的氧化硅層338。 一字線 330形成于阻擋介電層340之上。在此例示實施例中，此多層介電疊層的 電荷捕捉結(jié)構(gòu)是同時沿著于字線方向及垂直于字線方向上進行圖案化，以 提供各自浮動柵極334之上的電荷捕捉島彼此之間隔離。在圖15的實施 例中所示的同時沿著于字線與位線方向上隔離電荷捕捉結(jié)構(gòu)，可以在高溫 儲存時降低任何電荷在此電荷捕捉結(jié)構(gòu)間橫向遷移的可能性。
在圖14和圖15的實施例中，電荷捕捉/浮動柵極結(jié)構(gòu)提供較佳可靠性 及較佳的擦除表現(xiàn)，而同時具有類似于平面浮動柵極裝置的平面輪廓的結(jié) 構(gòu)。 一標準的浮動柵極裝置的多晶硅層間介電層的設(shè)計是一種非捕捉性的 多晶硅層間介電層。電荷被捕捉在標準的浮動柵極裝置中是不好的，且會 造成以上所述難以擦除的狀況。此標準的浮動柵極裝置的多晶硅層間介電 層由圖14和圖15中的一電荷捕捉裝置安排所取代，所以其可以在操作時 將用以建立存儲單元狀態(tài)的大部分電荷儲存起來。
此較佳的電荷捕捉結(jié)構(gòu)是根據(jù)美國專利申請案公開號第US 2007/0268753號的能隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)裝 置，其揭露一種非常有效率的隧穿勢壘結(jié)構(gòu)，在編程及擦除偏壓條件下提 供相較于一較厚的二氧化硅第一隧穿勢壘結(jié)構(gòu)313、 333為低的隧穿勢壘。 因為型態(tài)為電子或空穴的大部分注入電荷，是自浮動柵極進入介電電荷捕 捉層319、 339的深陷阱之中，此浮動柵極可以在即使是一高臨界狀態(tài)下， 仍可保持在一幾乎是沒有電荷、中性的條件。
在代表性的實施例中，第一隧穿勢壘結(jié)構(gòu)(圖14中的313)包含一厚度 介于5到7納米的二氧化硅?？紤]編程及擦除偏壓情況時厚度對勢壘高度 的有效性下，與第二隧穿勢壘結(jié)構(gòu)(圖14中的315)中的能隙工程隧穿勢壘 層(或其它實施例)相較，此厚度是相對較厚的。然而，對于一典型的浮動 柵極裝置而言，此隧穿介電層因為考慮電荷儲存于此浮動柵極中會增加漏 電的情況下，通常大于7納米厚。
在一能隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)電荷捕捉結(jié) 構(gòu)于浮動柵極之上的范例中，此二氧化硅層316可以是大約13埃厚，此 氮化硅層317可以是大約20埃厚，此二氧化硅層318可以是大約25埃厚，
26此介電電荷捕捉層319可以是大約50埃厚的氮化硅，而此阻擋介電層320 可以是大約50埃厚的二氧化硅。然而，此介電電荷捕捉層319的厚度可 以是70?；蚋?。此外，此阻擋介電層320為二氧化硅的實施例中也可 以是70?；蚋?。此疊層的整體厚度是決定操作電壓的一個因素。因此， 較大的整體厚度或許需要較高的操作電壓。
字線310通常是多晶硅結(jié)構(gòu)。在一較佳實施例中，最好是使用具有較 大功函數(shù)的材料，例如p+多晶硅以抑制在擦除條件時的柵極注入。其它具 有較大功函數(shù)的材料可以使用于在多晶硅字線與電荷捕捉結(jié)構(gòu)之間的接 口，或是取代多晶硅字線。如此的材料包含像是鉑、氮化鉭、氮化鎢及其 它物材料。
如圖14中所描述的存儲單元的編程及擦除表現(xiàn)的仿真結(jié)果是顯示于 圖16-圖19A和圖19B中。在此仿真存儲單元，此第二隧穿勢壘層包含二 氧化硅層316為13埃厚，氮化硅層317為20埃厚，二氧化硅層318為25 埃厚。介電電荷捕捉層319為50埃厚的氮化硅，阻擋介電層320是50埃 厚的二氧化硅。此第一隧穿勢壘層是二氧化硅層，其厚度是50埃。此浮 動柵極是多晶硅層，其厚度可以最薄是20?；蛏踔粮?。范圍為介于100 到1000埃的較厚多晶硅可以提供此處所描述的優(yōu)點。然而，為了制造非 常緊密的陣列，最好是使用厚度小于IOO埃(IO納米)的多晶硅層。
圖16是顯示此存儲單元在編程偏壓時所誘發(fā)的自柵極至襯底富勒-諾 得漢(FN)隧穿的閾值電壓改變與時間的關(guān)系示意圖，其中，曲線400的偏 壓是+21伏特，曲線401的偏壓是+20伏特，曲線402的偏壓是+19伏特， 而曲線403的偏壓是+18伏特。因此，此存儲單元可以在合理偏壓下持續(xù) 合理時間被編程。此編程表現(xiàn)是與編程電位呈線性關(guān)系，而具有編程步進 脈沖(ISPP)的斜率趨近于1。
圖17是顯示此存儲單元在偏壓是+21伏特進行編程時其計算的被捕 捉電荷與時間的示意圖，曲線404是被捕捉在介電電荷捕捉層內(nèi)的電荷 Qtrap，而曲線405是被捕捉在浮動柵極內(nèi)的電荷QFG。此仿真顯示被捕 捉在介電電荷捕捉層內(nèi)的電荷是遠大于被捕捉在浮動柵極內(nèi)的電荷。此現(xiàn) 象的發(fā)生是因為介于浮動柵極與介電電荷捕捉層間的能隙工程隧穿勢壘 層的隧穿效率是遠大于介于襯底與浮動柵極間的的能隙工程隧穿勢壘層的隧穿效率。
圖18是顯示此存儲單元在擦除偏壓時所誘發(fā)的自柵極至襯底富勒-諾
得漢隧穿的閾值電壓改變與時間的關(guān)系示意圖，其中，曲線410的偏壓是
-21伏特，曲線411的偏壓是-20伏特，曲線412的偏壓是-19伏特，而曲 線413的偏壓是-18伏特。因此，此存儲單元可以在合理偏壓下持續(xù)合理 時間被擦除。
圖19是顯示此存儲單元在偏壓是-21伏特進行擦除時其計算的被捕捉 電荷與時間的示意圖，曲線414是被捕捉在介電電荷捕捉層內(nèi)的電荷 Qtrap，而曲線415是被捕捉在浮動柵極內(nèi)的電荷QFG。此仿真顯示被捕 捉在介電電荷捕捉層內(nèi)的電荷被較快被移除，而被捕捉在介電電荷捕捉層 內(nèi)的空穴也遠大于被捕捉在浮動柵極內(nèi)的空穴。此現(xiàn)象的發(fā)生是因為介于 浮動柵極與介電電荷捕捉層間的能隙工程隧穿勢壘層的隧穿效率是遠大 于介于襯底與浮動柵極間的能隙工程隧穿勢壘層的隧穿效率。此仿真顯示 一飽和擦除條件，因為自多晶硅字線的柵極注入是發(fā)生于一段很長的擦除 時間之后。
此仿真顯示被捕捉在介電電荷捕捉層內(nèi)的電荷可以很快的被移除，且 而被捕捉在介電電荷捕捉層內(nèi)的空穴也遠大于被捕捉在浮動柵極內(nèi)的空 穴。
如圖17-圖19中所示的模擬結(jié)果，此處所描述的電荷捕捉/浮動柵極 結(jié)構(gòu)可以提供一種與傳統(tǒng)裝置不同的新操作條件。此浮動柵極于整個通道 區(qū)間中建立一相同的電位區(qū)域，且控制分布于通道中的閾值電壓分布。即 使是在介電電荷捕捉層內(nèi)的被捕捉的電荷或許是分布不均勻的，此通道仍 能在浮動柵極的控制下成為一等電位的導體。因此，此裝置仍能在編程及 擦除操作時，其電流電壓曲線具有一幾近理想的平行位移，其是不受來自 裝置外圍的區(qū)域捕捉電荷或是淺溝道隔離結(jié)構(gòu)的邊緣輪廓所控制。因此， 其可以對傳統(tǒng)電荷捕捉介電層為基礎(chǔ)的存儲單元的邊緣效應問題免疫。
如圖17-圖19中所示的模擬結(jié)果，大部分的注入電荷被儲存于電荷捕 捉介電層中而不是在浮動柵極中。其結(jié)果是，這些電荷被儲存于電荷捕捉 介電層的深陷阱之中，而可提供良好的數(shù)據(jù)保存能力及可避免受到襯底誘 發(fā)的漏電流(SILC)的影響。此外，使用作為浮動柵極的多晶硅層僅儲存少量電荷，介于浮動柵極與襯底之間的介電隧穿勢壘層可以被制造成較薄厚 度，例如小于一般認為浮動柵極閃存所需的7納米。如之前所提過的，此 仿真存儲單元中介于浮動柵極與襯底之間的隧穿勢壘結(jié)構(gòu)是5納米厚。
因此，此電荷捕捉浮動柵極閃存結(jié)合了浮動柵極與電荷捕捉裝置技術(shù) 兩者的優(yōu)點。此外，此處所使用的結(jié)構(gòu)可以解決兩種現(xiàn)有閃存裝置型態(tài)所 面臨的微縮和可靠性問題。
圖20-圖24是顯示根據(jù)本發(fā)明的一實施例使用一電荷捕捉浮動柵極快 閃存儲單元的NAND閃存陣列的制造流程。根據(jù)本發(fā)明的一實施例工藝 的第一階段顯示于圖20，其中一材料疊層被形成一半導體襯底500之上。 第一， 一第一隧穿勢壘結(jié)構(gòu)501，在一范例中其包含一厚度介于5到7納 米的二氧化硅，于此半導體襯底500之上，其次， 一多晶硅層502形成于 第一隧穿勢壘結(jié)構(gòu)501之上。此多晶硅層在一代表性實施例中是小于100 納米厚，且可以是小于等于10納米數(shù)量級以達到此裝置的顯著微縮。在 圖20所示的實施例中，之后一硬式掩模層503形成于多晶硅層502之上。 在某些硬式掩模層503包含氮化硅的實施例中，此氮化硅的厚度可以是約 100納米。
圖21顯示根據(jù)本發(fā)明的一實施例工藝的下一階段。在此階段中，一 光刻工藝或是其它圖案定義工藝可以用來定義溝道隔離結(jié)構(gòu)的位置。溝道 然后根據(jù)圖案來進行刻蝕。此刻蝕穿過硬式掩模層503、浮動柵極多晶硅 層502、及第一隧穿勢壘結(jié)構(gòu)501，而至襯底500以在襯底中定義出用以 隔離存儲單元相鄰行之間的溝道。之后，這些間隙使用氧化硅或是其它介 電材料填充，其是利用例如高密度等離子體(HDP)化學氣相沉積技術(shù)形成， 而在溝道之間的硬式掩模層503之上產(chǎn)生帽子狀結(jié)構(gòu)513、 514，且延伸進 入襯底500中的溝道510、 511、 512之內(nèi)。在某些實施例中，此溝道隔離 結(jié)構(gòu)延伸進入襯底500內(nèi)約200納米。
圖22顯示工藝的下一階段。在圖22所示的實施例中包含除去溝道隔 離結(jié)構(gòu)沉積工藝中多余的氧化硅，系利用例如化學機械拋光；除去硬式掩 模層；以及除去浮動柵極多晶硅層502之上的氧化硅，是利用例如稍微浸 泡于氫氟酸溶液中。
圖23顯示工藝的下一階段。在此階段中，形成用來定義電荷捕捉結(jié)
29構(gòu)的介電層536-540，以及一字線多晶硅層530后即完成。在此所示的實 施例中， 一層二氧化硅536厚度最好小于2納米， 一層氮化硅層537厚度 最好小于3納米，最好是約2.5納米或更小，一二氧化硅層338厚度最好 小于3.5納米，最好是約3納米或更小，被形成以提供第二隧穿勢壘結(jié)構(gòu)。 一厚度介于5到7納米的氮化硅層539被形成以提供電荷捕捉層。之后包 含一厚度介于5到9納米的二氧化硅的阻擋介電層540被形成。 一字線多 晶硅層530形成于此阻擋介電層540之上。
此層530然后被清潔以準備進行定義字線陣列的一光刻工藝或是其它 的圖案化步驟。此字線圖案化的刻蝕是至少通過浮動柵極多晶硅層502以 提供分隔的浮動柵極502-1、 502-1且產(chǎn)生許多列的存儲單元。
圖24顯示一簡化示意圖，其是具有一第一字線615-1及一第二字線 615-2安排在存儲單元的列方向上的完成結(jié)構(gòu)的一部分。源極和漏極終端 可以利用離子注入于字線的兩側(cè)，以定義出源極和漏極區(qū)域于字線相對的 兩側(cè)，且更進一步進行包含填充介電層于字線之間的區(qū)域以隔離存儲單元 間相鄰的浮動柵極，及金屬層圖案化等后續(xù)工藝，以完成此裝置。在圖24 中，所顯示的是一簡化結(jié)構(gòu)，僅顯示浮動柵極元件601和介電電荷捕捉元 件602為單一單元，可以理解的是這些部分可以使用不同材料或厚度的組 合。請參閱以下的圖27-圖28有著更多的例子。
此完成裝置的近乎平面的結(jié)構(gòu)可以使得存儲單元間距在工藝最小特 征尺寸減少的情況下跟著微縮。此外，浮動柵極與介電電荷捕捉元件的組 合，或是相反的排列，來取代多晶硅層間介電結(jié)構(gòu)與介電電荷捕捉元件的 組合，是與任何現(xiàn)有的裝置大不相同的。在此處所描述的實施例中，電荷 捕捉元件被組態(tài)為可提供自浮動柵極至電荷捕捉層之間的隧穿效率遠大 于在襯底與浮動柵極間的隧穿效率。因此，能隙工程(BE)隧穿勢壘結(jié)構(gòu)可 以適用于此種結(jié)構(gòu)中。此外，提供將大部分電荷儲存在介電電荷捕捉層內(nèi) 的存儲單元，可以使得這些裝置具有達成良好的數(shù)據(jù)保存能力及可靠性。 此外，此裝置的通道是由等電位的浮動柵極所控制。這更提供了類似傳統(tǒng)
金氧半場效晶體管一般的直流特性。
如圖24中所示的存儲單元其通道區(qū)域具有一個由字線615-1寬度所定
義的介于源極與漏極區(qū)域(未示)之間的長度，會在離子注入工藝中通常因為雜質(zhì)的擴散而減少。而通道寬度W是由淺溝道隔離結(jié)構(gòu)511、 512之間 的間距所定義。由此處所定義的通道長度與寬度可建立一主動區(qū)域其面積
是小于或等于字線615-1寬度與淺溝道隔離結(jié)構(gòu)的間距的乘積。
此處所示的浮動柵極元件601是近乎平面的結(jié)構(gòu)，且在其頂表面及底 表面具有幾乎相等的面積。此浮動柵極元件601的面積是由產(chǎn)生淺溝道隔 離結(jié)構(gòu)的間距與字線寬度刻蝕的刻蝕工藝所定義。因此，浮動柵極元件601 的頂表面及底表面具有幾乎相等的面積，且?guī)缀醯扔谧志€寬度與淺溝道隔 離結(jié)構(gòu)的間距的乘積。類似地，此實施例中存儲單元的頂接觸面積亦由產(chǎn) 生淺溝道隔離結(jié)構(gòu)的間距與字線寬度刻蝕的刻蝕工藝所定義。因此，字線 的底表面是作為此存儲單元的一頂接觸其與導電層頂表面的面積相當，亦 由產(chǎn)生淺溝道隔離結(jié)構(gòu)的間距與字線寬度刻蝕的刻蝕工藝所定義。
由圖24中的側(cè)示圖所示，此處所描述的一代表性存儲單元的主動區(qū) 域其是由定義最小特征尺寸小于45納米的工藝所制造，具有介于源極與 漏極區(qū)域之間的長度是小于45納米，且垂直于此長度方向的寬度亦是小 于45納米。
若是代表性存儲單元由定義最小特征尺寸小于30納米的工藝所制造， 則具有介于源極與漏極區(qū)域之間的長度是小于30納米，且垂直于此長度 方向的寬度亦是小于30納米，及多層疊層具有約20納米或更小的等效氧 化層厚度，且此通道區(qū)域一垂直于此長度方向的寬度是小于此多層疊層等 效氧化層厚度的1.5倍。
在一代表性實施例中，此存儲單元的通道寬度W是小于45納米。此 存儲單元電荷捕捉元件602的等效氧化層厚度EOT(將實際厚度轉(zhuǎn)換為氧 化硅介電常數(shù)除以此材料介電常數(shù)的函數(shù))可以是15到25納米數(shù)量級。對 具有此結(jié)構(gòu)的存儲單元而言，此通道區(qū)域的寬度是可以小于此存儲單元電 荷捕捉元件602的等效氧化層厚度EOT的1.5倍，此等效氧化層厚度EOT 是由包含隧穿勢壘結(jié)構(gòu)、介電捕捉結(jié)構(gòu)及頂介電層組合所算出的等效氧化 層厚度EOT,且最好是相當于此存儲單元的等效氧化層厚度EOT。在通 道寬度最小為20納米或更小且小于此存儲單元的等效氧化層厚度EOT的 實施例中，可以使用光刻膠裁減的技術(shù)、相位移掩?；蚴瞧渌喂饪虉D案 化技術(shù)來達成。
31在某些實施例中，此存儲單元可以被組態(tài)成具有通道寬度小于45納
米的NAND陣列，且最好是在此多層疊層等效氧化層厚度的數(shù)量級。
此處所描述的存儲單元也可以被使用在其它陣列結(jié)構(gòu)中。舉例而言。 使用此處所描述的電荷捕捉/浮動柵極存儲單元也可以被使用于NOR組態(tài) 或是AND組態(tài)陣列中。此外，使用此處所描述的電荷捕捉/浮動柵極存儲 單元也可以使用薄膜晶體管TFT或是絕緣層覆硅技術(shù)中，舉例而言，揭露 于由共同申請人所提的在2008年7月24號公開(申請?zhí)?2/056489，于2007 年3月27號申請，律師檔案號(MXIC1846-1))的前述美國專利申請案公開 號第US 2008/0175053 Al號，在此作為參考數(shù)據(jù)。
此工藝是與目前的浮動柵極快閃存儲技術(shù)所使用的工藝十分近似，但 卻可以用來提供一薄多晶硅層作為浮動柵極及一近平面的多晶硅層間介 電電荷捕捉結(jié)構(gòu)。但必須理解的是本發(fā)明可以輕易地轉(zhuǎn)用至其它許多陣列 結(jié)構(gòu)中。此外，亦必須理解的是本發(fā)明的浮動柵極/電荷捕捉存儲裝置亦可 以使用p通道或是n通道技術(shù)皆可。
圖25是可應用本發(fā)明具有電荷捕捉/浮動柵極(CTFG)存儲單元的集成 電路的簡化方塊圖。集成電路1950包括一在半導體襯底上采用此處所描 述非易失電荷捕捉/浮動柵極(CTFG)存儲單元的存儲器陣列1900。此存儲 單元陣列1900可以安排成平行或是串聯(lián)或是虛擬接地陣列方式互連。一 列譯碼器1901是耦接至多條字線1902，其間是沿著存儲單元陣列1900 的列方向排列。此處所描述的存儲單元可以組態(tài)使用于NAND陣列或是 NOR陣列，或是其它型態(tài)陣列結(jié)構(gòu)中。 一行譯碼器1903是耦接至多條沿 著存儲器陣列1900的行排列的位線1904。地址是透過總線1905提供至行 譯碼器1903及列譯碼器1901。方塊1906中的感應放大器與數(shù)據(jù)輸入結(jié)構(gòu)， 是透過總線l卯7耦接至行譯碼器1903。數(shù)據(jù)是由集成電路1950上的輸入 /輸出端或其它集成電路1950內(nèi)或外的數(shù)據(jù)來源，透過數(shù)據(jù)輸入線1911 傳送至方塊1906的數(shù)據(jù)輸入結(jié)構(gòu)。數(shù)據(jù)是由方塊1906中的感應放大器， 透過數(shù)據(jù)輸出線1915，傳送至集成電路1950上的輸入/輸出端或其它集成 電路1950內(nèi)或外的數(shù)據(jù)目的地。 一偏壓調(diào)整狀態(tài)機構(gòu)1909控制偏壓調(diào)整 供應電壓1908，例如擦除確認及編程確認電壓，及讀取、編程、擦除此存 儲單元的調(diào)整偏壓。此陣列也可以與集成電路中的其它模塊，如處理器、
32其它存儲器、可程序邏輯陣列、特殊功能邏輯等結(jié)合。
圖26是顯示一更有效率的示意圖，其中依此處所描述的工藝所制造
的存儲單元可以與使用于外圍電路的互補式金氧半場效晶體管(CMOS)集 成在一起。在圖26中，如同圖23中所示的存儲單元，使用相同的元件編 號。在右側(cè)，顯示一互補式金氧半場效晶體管(CMOS)外圍電路?？梢钥?出，互補式金氧半場效晶體管(CMOS)外圍電路具有一通道主體550，其可 以在定義與圖案化存儲單元中的通道/位線結(jié)構(gòu)的同時形成。類似地，互補 式金氧半場效晶體管(CMOS)外圍電路具有一柵介電層551，其可以在形成 存儲器陣列中隧穿勢壘結(jié)構(gòu)501的同時形成。為了工藝的整合，于浮動柵 極502-1之上的構(gòu)成電荷捕捉結(jié)構(gòu)的多層疊層536-540是在陣列與周邊區(qū) 域同時利用一覆蓋式工藝形成。在外圍區(qū)域， 一光刻工藝或是其它圖案定 義工藝可以用來定義接觸窗開口，例如通過多層疊層536-540的開口 600。 在沉積多晶硅作為存儲陣列字線530的同時，多晶硅會填入接觸窗開口中， 與作為存儲單元中浮動柵極的第一多晶硅層連接，且與作為存儲單元中字 線的第二多晶硅層連接，且可在周邊區(qū)域形成晶體管柵極結(jié)構(gòu)與互聯(lián)機。 因此，此工藝僅需一道額外的圖案化步驟來定義接觸窗開口 600即可以完 全將存儲單元與周邊電路整合。此完成的金氧半場效晶體管也可以用于此 存儲單元陣列中的一區(qū)域位線選擇晶體管，將區(qū)域位線與整體金屬位線連 接。
互補式金氧半場效晶體管(CMOS)外圍電路通常需要不同的柵氧化層 厚度及應用。厚與薄的柵氧化層可以利用以下工藝方式整合在一起，先形 成一層厚的第一氧化層于此裝置中，圖案化定義出需要較厚氧化層的區(qū) 域，然后除去此區(qū)域之外的較厚氧化層之后再重新長出一層較薄的氧化 層，例如作為隧穿勢壘結(jié)構(gòu)501與門介電層551的薄氧化層，此較厚氧化 層的厚度在生長薄氧化層的時候幾乎不會改變。
圖27是顯示一替代電荷捕捉浮動柵極存儲單元的剖面圖，其中電荷 捕捉元件602相較于圖14中的電荷捕捉介電疊層322作了一些調(diào)整，以 在此實施例中提供一阻擋介電層，其包含一包括緩沖層640和一高介電系 數(shù)覆蓋層641的疊層。圖27中所使用的元件標號當其代表相同元件時則 與圖14中相同。此處的高介電常數(shù)是指介電常數(shù)大于7，像是以下這些材料均具有此特性三氧化二鋁、二氧化鉿、二氧化鋯、三氧化二鑭、氧硅 化鋁、氧硅化鉿、氧硅化鋯等。
二氧化硅的緩沖層640可通過濕法爐管氧化步驟來將氮化物進行濕法
轉(zhuǎn)換而形成，其它實施例則可使用高溫氧化物(HTO)或LPCVD 二氧化硅 來形成。欲形成氧化鋁的覆蓋層641，可先進行原子氣相沉積，之后并配 合在約90(TC下進行60秒快速熱退火以強化形成的薄膜。
通過采用前述工藝，得以形成缺陷極少的氧化硅層以及由高介電常數(shù) 和高傳導帶補償材料(如氧化鋁)的覆蓋層，二者一同提供具有良好電荷維 持特性與低擦除飽和電壓的阻擋介電層。因此，不但可降低EOT，還可降 低操作電壓。
此外，對于氧化硅(介電常數(shù)為3.9)與氧化鋁(介電常數(shù)約為8)的結(jié)合， 阻擋介電層中頂層641的厚度與底層640的厚度比值可以小于2。 一般來 說，頂層641的厚度可以小于兩者之間介電常數(shù)的比值(8/3.9)乘上底層640 的厚度。因此，本實施例的阻擋介電層包括一與電荷捕捉介電層接觸的第 一層640以及一和通道表面與柵極的另一者接觸的第二層641，其中第一 層640具有一介電常數(shù)Kl，第二層641具有一大于k1的介電常數(shù)K2，且 第二層的厚度小于該第一層的厚度乘以k2/k1。由于三氧化二鋁的勢壘高 度通常與二氧化硅約略相等，具有N+多晶硅柵極的氧化鋁的電子勢壘高 度或傳導帶補償為約3.1電子伏特。通常而言，根據(jù)此實施例，第二層具 有一大于第一層介電常數(shù)Kl的介電常數(shù)K2，且第二層的厚度小于該第一 層的厚度乘以k2/k1。圖27中所示的結(jié)構(gòu)于富偏壓富勒-諾得漢擦除過程 中提供一較低的柵極注入電流卻同時能保持良好的數(shù)據(jù)維持特性。
圖28是顯示一替代電荷捕捉浮動柵極存儲單元的剖面圖，其中電荷 捕捉介電疊層652取代了圖14中的疊層，同時取代了隧穿勢壘結(jié)構(gòu)315 及阻擋介電層320。此處的第二隧穿勢壘結(jié)構(gòu)650如同傳統(tǒng)金氧半場效晶 體管一般的單一隧穿氧化層或是其它的隧穿勢壘結(jié)構(gòu)。在此實施例中，此 隧穿勢壘結(jié)構(gòu)650必須如同之前所討論過的具有較第一隧穿勢壘結(jié)構(gòu)313 為低的隧穿勢壘高度，例如在此范例中使用厚度小于3納米的二氧化硅。 此外，阻擋介電層651是使用高介電常數(shù)的材料如三氧化二鋁。字線653 是使用例如是氮化鉭材料或是其它具有高功函數(shù)的材料，其替代材料可如圖14中的字線310。完成的結(jié)構(gòu)通常稱為MANOS/TANOS結(jié)構(gòu)，其結(jié)構(gòu) 取代了多晶硅層間介電層于浮動柵極之上。
圖29-圖38顯示一浮動柵極能隙工程硅-氧化物-氮化物-氧化物-硅 (BE-SONOS)裝置的測試結(jié)果，其中第一隧穿勢壘結(jié)構(gòu)是利用現(xiàn)場蒸汽產(chǎn) 生(ISSG)方法形成的二氧化硅(約54埃厚)，此浮動柵極是無摻雜多晶硅(約 40埃厚)，第二隧穿勢壘結(jié)構(gòu)是能隙工程的氧化硅-氮化硅-氧化硅(ONO) 結(jié)構(gòu)，具有各自的厚度約為13埃、20埃及25埃，電荷捕捉層是約50埃 厚的氮化硅，而阻擋介電層是約40埃厚的氧化硅。 一自動對準淺溝道隔 離結(jié)構(gòu)是用來在淺溝道隔離結(jié)構(gòu)及字線方向上隔離多晶硅浮動柵極。此被 測試的裝置是大面積的裝置，其允許在結(jié)構(gòu)可視的情況下進行觀測其內(nèi)部 特性而不會受到邊緣效應的影響。
圖29顯示在偏壓范圍+15V到+22V進行正FN編程的測試結(jié)果。此裝 置的初始閾值電壓Vt約為2.2V。在此測試樣本中此閾值電壓大約在6V 時飽和?？梢钥闯觯舜鎯卧梢栽谄珘簵l件低于18V時，以小于10ms 的時間很快地被編程至高于4V的階級。在較高電場下甚至可以達成更快 地編程速度。
圖30顯示在偏壓范圍-17V到-20V進行負FN擦除的測試結(jié)果。此擦 除狀態(tài)可以較初始閾值電壓Vt低約為2V。此裝置的擦除飽和的閾值電壓 大約在0V。此裝置可以在小于-18V的負偏壓條件時，以小于100ms的時 間很快地被擦除至低于IV的臨界階級。在較高電場下甚至可以達成更快 地擦除速度。
圖31顯示測試裝置在利用+FN增量步進脈沖編程ISPP的測試結(jié)果， 其起始編程脈沖的大小在17V到20V范圍進行，每次增幅使用lOOps脈 沖。在此范例中增量步進脈沖編程ISPP斜率約為0.7。通常而言，此測試 裝置需要一數(shù)量級25V的相對高電壓才能達成高于6V的閾值電壓。此外， 此增量步進脈沖編程ISPP與標準'能隙工程硅-氧化物-氮化物-氧化物-硅 (BE-SONOS)裝置的12V相較，其在一相對較高的編程電位16V才會被開 啟。此相對高的操作電壓是導因于此結(jié)構(gòu)的較大的等效氧化層厚度EOT， 考慮到此能隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)結(jié)構(gòu)的等效 氧化層厚度EOT約為13納米，于浮動柵極底下的包含氧化硅的隧穿勢壘
35結(jié)構(gòu)的等效氧化層厚度eot約為5納米，且此浮動柵極的等效氧化層厚 度是在空乏模式。
圖32和圖33分別顯示兩存儲單元漏極電流與柵極電壓的iv關(guān)系圖， 第一存儲單元具有約0.2p長度及約0.07p寬度，而第二存儲單元具有約 0.2p長度及約0.15k寬度。在此測試中，漏極與主體分別接地而源極被耦 接至約0.5v的電位。此圖中的此iv曲線在初始閾值電壓是不可辨認的。 然而，自閾值電壓約2.2v開始，每一條曲線之間大致是互相平行的。由 這些圖中的數(shù)據(jù)可以看出，在編程與擦除操作中這iv曲線偏移是平行的。
圖34顯示此測試存儲單元的次臨界偏移。可以看出，在一大范圍的 閾值電壓區(qū)間中，僅有很小的次臨界偏移ss分布。
圖35顯示閾值電壓區(qū)間中互導gm的變異。此次臨界偏移與互導的變 異與標準能隙工程硅-氧化物-氮化物-氧化物-硅(be-sonos)存儲單元所 觀察到的相較是相對較小的。此效應相信是由此電荷捕捉浮動柵極存儲單 元中的浮動柵極提供等電位平面所導致，將標準介電電荷捕捉存儲單元的 邊緣效應抵銷所致。
圖36顯示此測試存儲單元使用步進柵極電壓與步進漏極電壓進行熱 電子編程偏壓時的表現(xiàn)，自柵極電壓8v、漏極電壓4v下開始進行，以l 微秒脈沖及一次增加0.1v。于編程之后，此存儲單元施加一反向讀取及一 正向讀取。
圖37顯示在對數(shù)坐標下柵極電壓與漏極電流的關(guān)系圖，是使用-fn 隧穿達成擦除狀態(tài)，且自漏極端使用通道熱電子編程而達成編程狀態(tài)。圖 38顯示在線性坐標下在0到5x10-s安培區(qū)間柵極電壓與漏極電流的關(guān)系 圖。圖36到圖38顯示在正向讀取和反向讀取導致基本上相同的電流。這 暗示此例中厚度約為40埃的薄浮動柵極屏蔽掉介電電荷捕捉層原本應該 有的不均勻通道注入。此外，通道熱電子編程在閾值電壓大于7v時提供 一非?？斓木幊趟俣龋试S大于4v的存儲區(qū)間。通道熱電子編程可以較 富勒-諾得漢fn編程更有效率。
圖39和圖40顯示一具有第一及第二隧穿勢壘結(jié)構(gòu)均是利用相同的二 氧化硅(約54埃厚)的電荷捕捉浮動柵極裝置的測試結(jié)果。此裝置的浮動柵 極、電荷捕捉層及阻擋介電層均是與使用一能隙工程的第二隧穿勢壘結(jié)構(gòu)所測試的相同。圖39顯示此裝置進行增量步進脈沖編程ISPP操作時閾值電壓與編程電壓的關(guān)系圖?？梢钥闯觯搜b置無法被有效地編程。圖40
顯示此裝置在一擦除電壓為-20V時閾值電壓與擦除時間的關(guān)系圖。同樣地
可以看出，此裝置無法被有效地擦除。如同之前所解釋過的，此測試可以得到一個結(jié)論是第二隧穿勢壘結(jié)構(gòu)具有一個與第一隧穿勢壘結(jié)構(gòu)不同的隧穿行為，可以幫助電荷隧穿進入電荷捕捉層，卻同時能防止電流(荷)泄漏及提供良好的保持特性。
總結(jié)是，此處所描述的一快閃存儲單元裝置，其包含一薄浮動柵極存儲單元，其中多晶硅層間介電層由一平面或近平面的介電疊層所取代以安排操作上作為電荷捕捉裝置，且其中介于浮動柵極與電荷捕捉裝置間的隧穿效率是大于介于通道與浮動柵極間的隧穿效率。存儲單元中所儲存的大部分電荷被捕捉于介電電荷捕捉裝置中。通道操作仍能在介于電荷捕捉層與通道之間的等電位浮動柵極結(jié)構(gòu)所控制，而提供了類似傳統(tǒng)金氧半場效晶體管或是浮動柵極存儲單元一般的直流特性。此存儲單元可以適用于許
多型態(tài)的陣列架構(gòu)中，包含NAND、 NOR或是虛擬接地與門的型態(tài)架構(gòu)。此裝置亦可以使用p通道或是n通道技術(shù)皆可。此外，此架構(gòu)可以允許結(jié)構(gòu)對由鄰近電荷捕捉元件的溝道隔離結(jié)構(gòu)所導致的邊緣效應問題免疫，提供良好的數(shù)據(jù)保存及免除通道氧化的缺陷，且使用可以輕易地與目前浮動柵極閃存技術(shù)兼容的工藝步驟來生產(chǎn)。
雖然本發(fā)明已參照實施例來加以描述，然本發(fā)明創(chuàng)作并未受限于其詳細描述內(nèi)容。替換方式及修改樣式已于先前描述中所建議，且其它替換方式及修改樣式將為熟習此項技藝的人士所思及。特別是，所有具有實質(zhì)上相同于本發(fā)明的構(gòu)件結(jié)合而達成與本發(fā)明實質(zhì)上相同結(jié)果者，皆不脫離本發(fā)明的精神范疇。因此，所有此等替換方式及修改樣式意欲落在本發(fā)明于隨附權(quán)利要求范圍及其均等物所界定的范疇之中。
權(quán)利要求
1、一種存儲單元，其特征在于，包括一半導體襯底，具有一表面，一源極區(qū)域與一漏極區(qū)域在該襯底內(nèi)且由一通道區(qū)域所分隔；一多層疊層于該通道之上，包含一第一隧穿勢壘結(jié)構(gòu)置于該通道區(qū)域上方，一浮動柵極置于該第一隧穿勢壘結(jié)構(gòu)及該通道區(qū)域之上，一第二隧穿勢壘結(jié)構(gòu)于該浮動柵極之上，一電荷捕捉介電層于該第二隧穿勢壘結(jié)構(gòu)之上，以及一頂介電結(jié)構(gòu)置于該電荷捕捉介電層之上；以及一頂導電層置于該頂介電結(jié)構(gòu)之上；其中，當施加偏壓以對該存儲單元進行編程及擦除時，該第二隧穿勢壘結(jié)構(gòu)與該第一隧穿勢壘結(jié)構(gòu)對電荷隧穿具有不同的隧穿機率函數(shù)。
2、 根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該第一隧穿勢壘 結(jié)構(gòu)包含一介于4至7納米厚的氧化硅。
3、 根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該第二隧穿勢壘 結(jié)構(gòu)包含一多種材料的組合，且該隧穿勢壘結(jié)構(gòu)的排列是可建立接近該通 道表面的一相對低價帶能級，距離該通道表面一第一距離處的價帶能級被 增加，并距離該通道表面超過2納米的一第二距離處的價帶能級被減少。
4、 根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該第二隧穿勢壘 結(jié)構(gòu)包含一第一氧化硅層鄰近該浮動柵極且具有一小于等于18埃的厚度， 一位于該第一氧化硅層上的氮化硅層具有一小于等于30埃的厚度，以及 一位于該氮化硅層上的第二氧化硅層具有一小于等于35埃的厚度。
5、 根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該第二隧穿勢壘 結(jié)構(gòu)包含一勢壘工程隧穿勢壘結(jié)構(gòu)。
6、 根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該浮動柵極包含 一半導體層，具有小于10埃的厚度。
7、 根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該頂介電結(jié)構(gòu)包 含與該電荷捕捉介電層接觸的具有一介電常數(shù)icl的一第一層，以及與該 頂導電層接觸的具有一介電常數(shù)k2的一第二層，且該k2大于該Kl，該第二層的厚度小于該第一層的厚度乘以K2/Kl。
8、 根據(jù)權(quán)利要求7所述的存儲單元，其特征在于，該第一層包含氧化硅或氮氧化硅，該第二層包含氧化鋁，且該電荷捕捉介電層包含氮化硅 或氮氧化硅至少一個。
9、 根據(jù)權(quán)利要求7所述的存儲單元，其特征在于，該第二層的該介 電常數(shù)K2大于7。
10、 根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，該電荷捕捉介電 層包含氮化硅。
11、 根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，更包括-一控制電路，耦接至該存儲單元，該控制電路包含一編程模式，是用以施加一偏壓條件至該存儲單元以誘發(fā)隧穿由該通道至該浮動柵極，和在 該浮動柵極與該電荷捕捉介電層之間進行，以增加被捕捉的負電荷，以及 一擦除模式，是用以施加一偏壓條件至該存儲單元以誘發(fā)隧穿在該電荷捕 捉介電層與該浮動柵極，和在該浮動柵極與該通道之間進行，以減少被捕 捉的負電荷。
12、 一種存儲單元，其特征在于，包括 一半導體主體，具有一表面；一多層疊層于該半導體主體之上，包含一浮動柵極， 一電荷捕捉介電 層于該浮動柵極之上，以及一頂介電結(jié)構(gòu)置于該電荷捕捉介電層之上；以 及在正柵極偏壓條件施加時可引發(fā)電子自該半導體主體通過該浮動柵極 移動至該電荷捕捉介電層的功能手段，以增加一閾值電壓，而同時又防止 在施加讀取偏壓條件時電子自該電荷捕捉介電層隧穿通過該浮動柵極至 該半導體主體；以及一頂導電層置于該頂介電結(jié)構(gòu)之上。
13、 根據(jù)權(quán)利要求12所述的存儲單元，其特征在于，更包括 一控制電路，耦接至該存儲單元，該控制電路包含一編程模式，是用以施加一偏壓條件至該存儲單元以誘發(fā)隧穿由該半導體主體至該浮動柵 極，和在該浮動柵極與該電荷捕捉介電層之間進行，以增加被捕捉的負電 荷，以及一擦除模式，是用以施加一偏壓條件至該存儲單元以誘發(fā)隧穿在 該電荷捕捉介電層與該浮動柵極，和在該浮動柵極與該半導體主體之間進 行，以減少被捕捉的負電荷。
14、 一種存儲單元，其特征在于，包括一半導體襯底，具有一表面， 一源極區(qū)域與一漏極區(qū)域在該襯底內(nèi)且由一通道區(qū)域所分隔；一柵介電層包含厚度介于4至7納米的氧化硅，置于該通道區(qū)域上方; 一半導體浮動柵極置于該柵介電層之上；一隧穿勢壘結(jié)構(gòu)于該浮動柵極之上，該隧穿勢壘結(jié)構(gòu)包含一第一氧化 硅層鄰近該浮動柵極且具有一小于等于18埃的厚度， 一位于該第一氧化 硅層上的氮化硅層具有一小于等于30埃的厚度，以及一位于該氮化硅層 上的第二氧化硅層具有一小于等于35埃的厚度；一介于約4至7納米厚的電荷捕捉介電層置于該隧穿勢壘結(jié)構(gòu)之上；一阻擋介電結(jié)構(gòu)置于該電荷捕捉介電層之上；以及一頂導電層置于該阻擋介電結(jié)構(gòu)之上。
15、 根據(jù)權(quán)利要求14所述的存儲單元，其特征在于，該阻擋介電結(jié) 構(gòu)包含與該電荷捕捉介電層接觸的具有一介電常數(shù)Kl的一第一層，以及 與該頂導電層接觸的具有一介電常數(shù)k2的一第二層，且該k2大于該Kl ， 該第二層的厚度小于該第一層的厚度乘以k2/k1。
16、 根據(jù)權(quán)利要求14所述的存儲單元，其特征在于，該浮動柵極包 含一半導體層，具有小于10埃的厚度。
17、 一種制造一集成電路的方法，其特征在于，包括 形成一柵介電層于一半導體襯底之上；形成一圖案化的多晶硅層于該柵介電層之上，包含一第一圖案于該襯 底的一存儲器區(qū)域及一第二圖案于該襯底的一外圍區(qū)域；形成一多層介電疊層于該圖案化多晶硅層之上，該多層介電疊層包含 一隧穿勢壘結(jié)構(gòu)與該圖案化多晶硅層接觸， 一電荷捕捉介電層于該隧穿勢 壘結(jié)構(gòu)之上，以及一頂介電結(jié)構(gòu)置于該電荷捕捉介電層之上；打開接觸窗開口穿過該多層介電疊層以在該外圍區(qū)域所選定的位置 上將該圖案化多晶硅層裸露出來；形成一圖案化的導電層于該多層介電疊層之上，且經(jīng)由在該所選定的 位置上的該些接觸窗開口與該圖案化多晶硅層接觸；以及形成源極和漏極區(qū)域于鄰近該圖案化導電層的該半導體襯底內(nèi)。
18、 根據(jù)權(quán)利要求17所述的方法，其特征在于，當施加偏壓以進行 編程及擦除操作時，該隧穿勢壘結(jié)構(gòu)具有較該柵介電層為高的電荷隧穿效率。
19、 根據(jù)權(quán)利要求17所述的方法，其特征在于，該柵介電層包含一 介于4至7納米厚的氧化硅。
20、 根據(jù)權(quán)利要求17所述的方法，其特征在于，該隧穿勢壘結(jié)構(gòu)的 形成步驟包含形成一能隙工程隧穿勢壘結(jié)構(gòu)，其包含多個介電層。
21、 根據(jù)權(quán)利要求17所述的方法，其特征在于，該圖案化的導電層 包含多晶硅。
22、 根據(jù)權(quán)利要求17所述的方法，其特征在于，更包含在該存儲器 區(qū)域刻蝕該圖案化多晶硅層以提供浮動柵極。
23、 根據(jù)權(quán)利要求17所述的方法，其特征在于，該頂介電結(jié)構(gòu)包含 一介于5至9納米厚的氧化硅。
全文摘要
本發(fā)明公開了一種具有非對稱的隧穿勢壘結(jié)構(gòu)的電荷捕捉浮動柵極結(jié)構(gòu)存儲單元及其制作方法。此存儲單元包括一源極區(qū)域與一漏極區(qū)域并由一通道區(qū)域所分隔。一第一隧穿勢壘結(jié)構(gòu)置于該通道區(qū)域上方，一浮動柵極置于該第一隧穿勢壘結(jié)構(gòu)及該通道區(qū)域之上，一第二隧穿勢壘結(jié)構(gòu)于該浮動柵極之上，一電荷捕捉介電層于該第二隧穿勢壘結(jié)構(gòu)之上，以及一頂介電結(jié)構(gòu)置于該電荷捕捉介電層之上，一頂導電層置于該頂介電結(jié)構(gòu)之上而作為柵極。當施加偏壓以對該存儲單元進行編程及擦除時，該第二隧穿勢壘結(jié)構(gòu)相較于該第一隧穿勢壘結(jié)構(gòu)而言，具有較佳的隧穿電流導體效率。
文檔編號H01L29/12GK101685821SQ20091013473
公開日2010年3月31日 申請日期2009年4月20日 優(yōu)先權(quán)日2008年4月18日
發(fā)明者呂函庭 申請人:旺宏電子股份有限公司