專利名稱：電性通透連接及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電性通透連接，尤其涉及一種形成于基板貫穿通道(TSV)中的電 性通透連接。
背景技術(shù)：
隨著電子形成技術(shù)的發(fā)展，越來越多的電子產(chǎn)品以可移植性、高功能性以及輕薄 短小為其發(fā)展目標(biāo)，但這也表示電子產(chǎn)品所搭配的電子芯片的功能及其所包括的電路裝置 將越來越多且越來越復(fù)雜而精密。然而在這樣微型化的發(fā)展趨勢下，盡管目前用于超大規(guī) 模集成電路(VLSI)形成的微影制程(lithographic process)已經(jīng)來到了納米(nano)級 的45nm、32nm的極限或甚至更小。但為了在有限的芯片面積下集成更大量的電子組件而形 成集成電路(Integrated Circuit)，促成了三維的芯片堆棧技術(shù)的蓬勃發(fā)展。請參照圖1，其為現(xiàn)有三維芯片堆棧技術(shù)的示意圖。在圖1中，多片核心芯片101a、 IOlb IOln通過接觸11及貫穿連接組件12而彼此電連接。各核心芯片IOlaUOlb IOln可再通過金屬連接30而與電路芯片100電連接，以傳輸或接收控制信號等，而電路芯 片100再通過外部終端103而與其它外部電路電連接。在圖1中的多片核心芯片101a、 IOlb IOln是經(jīng)由接觸11而垂直地堆棧，其中接觸11是通過貫穿連接組件12而與各核 心芯片IOlaUOlb IOln電連接。以上為現(xiàn)有的三維芯片的堆棧架構(gòu)，關(guān)于現(xiàn)有芯片堆棧 技術(shù)的信息可參閱美國專利申請案第US2007/0132085A1號。但令人遺憾的是，現(xiàn)今半導(dǎo)體工藝邁向微型化，前述的堆棧技術(shù)會造成以下的缺 失，隨著臨界尺寸(critical dimension)的縮小，接觸11與貫穿連接組件12的尺寸也將 相應(yīng)的收縮到非常微小的納米級尺寸。此時(shí)，只要各核心芯片IOlaUOlb IOln彼此之間 的對準(zhǔn)稍有偏移，或在芯片的形成過程中，貫穿連接組件12的位置稍有誤差，或者在堆棧 的過程中，接觸11的位置稍有錯(cuò)位等等狀況，都將使得接觸11無法準(zhǔn)確地與貫穿連接組件 12電連接，導(dǎo)致堆棧后的三維芯片無法正常工作而成為瑕疵品。因此，申請人鑒于已知技術(shù)中所產(chǎn)生的缺失，經(jīng)過悉心試驗(yàn)與研究，并一本鍥而不 舍的精神，終構(gòu)思出本案“電性通透連接及其形成方法”，能夠克服上述缺點(diǎn)，以下為本案的 簡要說明。

發(fā)明內(nèi)容
鑒于已知技術(shù)中存在的缺失，本發(fā)明經(jīng)過在半導(dǎo)體裝置，如晶圓(wafer)、芯片 (chip)或晶粒(die)中形成多個(gè)上窄下寬的瓶狀(bottle)的基板貫穿通道(through substrate via, TSV)結(jié)構(gòu)，并在TSV中填入導(dǎo)電材料而形成電性通透連接(conductive through connection)。以芯片為例，當(dāng)擬堆棧多片芯片時(shí)，各芯片之間即可通過形成于TSV 中的電性通透連接而彼此電連接以相互傳遞電子信號，由于本發(fā)明的電性通透連接其一端 的寬度或直徑小于另一端的寬度或直徑，因此各芯片在堆棧時(shí)可容忍較大的對準(zhǔn)誤差，從 而能夠克服微型芯片在堆棧時(shí)需精密對準(zhǔn)或難以精確對準(zhǔn)的問題，特別是可克服納米級芯片在堆棧時(shí)的精確對準(zhǔn)的問題。值得注意的是，本發(fā)明提出的電性通透連接還可穿過焊墊 (bond pad)而設(shè)置。根據(jù)本發(fā)明的第一構(gòu)想，提出一種形成電性通透連接的方法，用于在一半導(dǎo)體裝 置上形成一電性通透連接，該半導(dǎo)體裝置具有一組件層、一介電層及一金屬層，其中該介電 層位于該組件層上及該金屬層位于該介電層上，該方法包括步驟(a)于該半導(dǎo)體裝置上 形成一第一溝槽，該第一溝槽自該金屬層延伸入該組件層；(b)在該第一溝槽的下方形成 與該第一溝槽相連通的一第二溝槽，其中該第二溝槽的寬度或直徑大于該第一溝槽的寬度 或直徑；(c)在位于該組件層中的該第一溝槽及該第二溝槽的側(cè)壁上形成一第二介電層； (d)填充一導(dǎo)電材料于該第一溝槽及該第二溝槽中；以及(e)去除該組件層的一部份以露 出該導(dǎo)電材料。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該步驟(a)和該步驟(b)之 間還包括下列步驟(al)于該第一溝槽的側(cè)壁上形成一保護(hù)層。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該步驟(b)和該步驟(C)之 間還包括下列步驟(bl)去除該保護(hù)層。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該步驟(C)和該步驟(d)之 間還包括下列步驟(Cl)形成一晶種層于該第一溝槽及該第二介電層上。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該第二溝槽通過該保護(hù)層 蝕刻該第一溝槽的下方而形成。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該第一溝槽通過一非等向 性蝕刻而形成。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該第二溝槽通過一等向性 蝕刻而形成。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該組件層的該部份通過一 化學(xué)機(jī)械平坦化(CMP)制程而去除。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該導(dǎo)電材料通過一物理氣 相沉積(PVD)制程或一化學(xué)氣相沉積(CVD)制程而填充于該第一溝槽及該第二溝槽。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該導(dǎo)電材料為一鎢(W)金 屬、一多晶硅(poly-silicon)或一銅(Cu)金屬材料。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該保護(hù)層為一氧化鋁 (A1203)或一絕緣介電層(Si02、Si3N4或Si02/Si3N4的復(fù)合層)。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該晶種層(seedlayer)為 一氮化鉭(TaN)層或一氮化鈦(TiN)層。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該半導(dǎo)體裝置為一晶圓、一 芯片或一晶粒。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該半導(dǎo)體裝置中集成有一 邏輯電路、一記憶電路或一模擬電路。較佳地，本發(fā)明所提供形成電性通透連接的方法，其中該金屬層為一焊墊或一金 屬線路。根據(jù)本發(fā)明的第二構(gòu)想，提出一種形成電性通透連接的方法，用于在一半導(dǎo)體裝
5置上形成一電性通透連接，該半導(dǎo)體裝置具有一本體層以及一金屬層，其中該金屬層位于 該本體層上，該方法包括步驟(a)貫穿該半導(dǎo)體裝置以及該金屬層而形成一通道，該通道 的一端的寬度或直徑大于另一端的寬度或直徑；(b)于位于該本體層中的該通道的側(cè)壁上 形成一第二介電層；以及(c)于該通道中填入一導(dǎo)電材料而于該通道中形成一電性通透連 接。根據(jù)本發(fā)明的第三構(gòu)想，提出一種電性通透連接，其設(shè)置于一半導(dǎo)體裝置上，該半 導(dǎo)體裝置具有一本體層以及一金屬層，其中該金屬層位于該本體層上，其包括一導(dǎo)電本 體，貫穿該金屬層以及該本體層，該導(dǎo)電本體的一端的寬度或直徑大于另一端的寬度或直 徑。根據(jù)本發(fā)明的第四構(gòu)想，提出一種半導(dǎo)體裝置，其具有一本體層以及一金屬層，其 中該金屬層位于該本體層上，其包括一電性通透連接，貫穿該金屬層以及該本體層，該電 性通透連接的一端的寬度或直徑大于另一端的寬度或直徑。較佳地，本發(fā)明所提供的半導(dǎo)體裝置為一晶圓、一芯片或一晶粒。


圖1為現(xiàn)有三維芯片堆棧技術(shù)的示意圖；圖2(a) (1)分別為本發(fā)明的電性通透連接的形成方法的第一實(shí)施例的示意 圖；圖3(a) (d)分別為本發(fā)明的電性通透連接的形成方法的第二實(shí)施例的示意 圖；圖4(a) (f)分別為本發(fā)明的電性通透連接的形成方法的第三實(shí)施例的示意 圖；圖5(a) (g)分別為本發(fā)明的電性通透連接的形成方法的第四實(shí)施例的示意 圖；圖6為本發(fā)明的電性通透連接的形成方法的實(shí)施流程圖；圖7為設(shè)有本發(fā)明電性通透連接的芯片其堆棧架構(gòu)的第五實(shí)施例示意圖；以及圖8為設(shè)有本發(fā)明電性通透連接的芯片其堆棧架構(gòu)的第六實(shí)施例示意圖。
具體實(shí)施例方式本案將可由以下的實(shí)施例說明而得到充分了解，使得熟習(xí)本技藝的人士可以據(jù)以 完成，然本案的實(shí)施并非可由下列實(shí)施案例而被限制其實(shí)施型態(tài)。其中相同的標(biāo)號始終代 表相同的組件。以下利用圖2(a) (j)來說明本發(fā)明的電性通透連接的形成方法的第一實(shí)施例。首先請參照圖2(a)，首先提供半導(dǎo)體裝置，此半導(dǎo)體裝置可為晶圓、芯片或晶粒， 于此實(shí)施例中以晶圓20為例作為半導(dǎo)體裝置，且此晶圓20可為各種邏輯芯片、各種記憶芯 片或各種模擬芯片，例如Flash芯片或DRAM芯片等。晶圓20上包括了組件層21、介電層 22及金屬層23，其排列順序由下至上依序?yàn)榻M件層21、介電層22及金屬層23，而組件層21 以及介電層22則構(gòu)成了本體層，其中組件層21的材料主要為半導(dǎo)體材料如硅，其中集成有 集成電路，包括了各種主被動(dòng)組件、記憶或邏輯胞元(cell)、胞元數(shù)組(array)、多重內(nèi)聯(lián)機(jī)結(jié)構(gòu)等各種組成集成電路所需的電子組件；而金屬層23為設(shè)置于晶圓20表面的焊墊，或 是其他設(shè)置在晶圓表面用于電性連接的金屬線路。組件層21與金屬層23之間設(shè)有介電層 22，而組件層21與介電層22構(gòu)成了本體層。接著請參照圖2 (b)，在金屬層23上覆蓋一層光罩層24，光罩層24可為正、負(fù)光阻 或其他半導(dǎo)體制程上常用的光阻材料，或?yàn)槭孪阮A(yù)制的硬式光罩，如圖所示，光罩層24上 具有多個(gè)溝槽圖案25。請繼續(xù)參照圖2 (c)，將光罩層24上的溝槽圖案25轉(zhuǎn)移(圖案化)到光罩層24 上，于此實(shí)施例中是以非等向性蝕刻的方式去除未受到光罩層24所覆蓋的金屬層23、介電 層22及組件層21，而在晶圓20上形成第一溝槽26，如圖所示，第一溝槽26延伸入組件層 21但尚未貫穿組件層21或晶圓20干蝕刻。待蝕刻完畢后，去除覆蓋于金屬層23上的光罩 層24，如圖2(d)所示。請繼續(xù)參閱圖2 (e)，在第一溝槽26的側(cè)壁上形成保護(hù)層27，于此實(shí)施例中可采用 如原子層沉積(ALD)法或化學(xué)氣相沉積(CVD)制程在第一溝槽26的側(cè)壁上沉積一層氧化 鋁(Al2O3)或絕緣介電層，如氧化硅(SiO2)、氮化硅(Si3N4)或氧化硅與氮化硅(Si02/Si3N4) 的復(fù)合層，以作為保護(hù)層27。請繼續(xù)參閱圖2(f)，以濕蝕刻或化學(xué)干蝕刻向下去除第一溝 槽26底部處未受到保護(hù)層27覆蓋的組件層21，以在第一溝槽26的底部下方形成第二溝槽 28。請繼續(xù)參閱圖2(g)，再以等向性蝕刻去除第二溝槽28側(cè)壁及底部處的組件層21以擴(kuò) 大第二溝槽28，使得第二溝槽28的寬度或直徑大于第一溝槽26的寬度或直徑。此處，第一 溝槽26或第二溝槽28較佳可為矩形或是圓形，然本案第一溝槽26或第二溝槽28并非因 此而被限制其實(shí)施型態(tài)，本實(shí)施例中所附的附圖，所顯示者僅為圓形的圖式。請繼續(xù)參閱圖2 (h)，當(dāng)?shù)诙喜?8形成之后，去除第一溝槽26的側(cè)壁上的保護(hù)層 27，而形成如圖所示的通道29，但目前此通道29尚未貫穿晶圓20，此通道29主要包括了第 一溝槽26及第二溝槽28兩個(gè)部分，至此已在晶圓20上形成了一個(gè)上窄下寬，有如瓶狀的 通道29。值得注意的是，上述第一溝槽26、第二溝槽28或通道29的形成，非僅限于以上所 述的方法，其他半導(dǎo)體產(chǎn)業(yè)常用的溝槽或通道形成方法均可應(yīng)用至本發(fā)明中用以形成瓶狀 的通道29。 請繼續(xù)參閱圖2 (i)，接著在位于組件層21中的第一溝槽26及第二溝槽28的表面 上形成第二介電層210，于此實(shí)施例中可采用如物理氣相沉積(PVD)或CVD制程、ALD制程 或其他沉積制程，在位于組件層21中的第一溝槽26及第二溝槽28的表面上沉積一層氧化 物或其他介電材料以作為第二介電層210。請繼續(xù)參閱圖2(j)，接著在包括第一溝槽26及第二溝槽28的通道29中填 入導(dǎo)電材料211，于此實(shí)施例中可選擇以PVD或CVD制程，將諸如鎢(W)金屬或多晶硅 (poly-silicon)等材料一次地或分多次地填充于通道29中，基本上所填入的導(dǎo)電材料211 非僅限于以上所述的材料，隨著半導(dǎo)體制程的不斷改進(jìn)，適用的導(dǎo)電材料211亦將隨著制 程的改進(jìn)而不斷的改變，其他在現(xiàn)有制程或未來制程當(dāng)中可適用的導(dǎo)電材料均可被本發(fā)明 所使用而填入通道29當(dāng)中。請繼續(xù)參閱圖2 (k)，接著將晶圓20的背面(back side) B以化學(xué)機(jī)械平坦化(CMP) 制程或其他研磨制程，去除部份組件層21上的硅材料或硅基板，直到至少使第二溝槽28中 的導(dǎo)電材料211露出為止。如圖所示，至此通道29已貫穿晶圓20而成為TSV，而填充于通
7道29中的導(dǎo)電材料211則形成了本發(fā)明所提出的電性通透連接。請繼續(xù)參閱圖2(1)，接著 繼續(xù)對金屬層23進(jìn)行曝光與顯影，以形成焊墊213，如圖所示。值得注意的是，在上述的第一實(shí)施例中，也可以選擇直接對第一溝槽26進(jìn)行深蝕 刻，形成一個(gè)深度略相等于上述第一溝槽26以及第二溝槽28的總深度的溝槽，然后在位于 金屬層23以及介電層22中的第一溝槽26的側(cè)壁上形成保護(hù)層27，然后再以等向性蝕刻擴(kuò) 大第一溝槽26下半部未受到保護(hù)層27所覆蓋的溝槽而形成第二溝槽28。以下利用圖3(a) (C)來說明本發(fā)明的電性通透連接的形成方法的第二實(shí)施例。請參閱圖3 (a)，接續(xù)圖2⑴的步驟，由于填入通道29中的導(dǎo)電材料211并非僅限 于鎢金屬或多晶硅等材料，還可填入如銅(Cu)材料，但須先在第一溝槽26以及第二介電層 210的表面上形成銅的晶種層(seedlayer)212。如圖所示，先在通道29的側(cè)壁沉積晶種層 212，于此實(shí)施例中是選擇以氮化鉭(TaN)或氮化鈦(TiN)作為晶種層212而沉積在通道29 的表面。請繼續(xù)參閱圖3 (b)，接著選擇以PVD、CVD制程或電鍍的方式，一次或分多次地將導(dǎo) 電材料211也就是銅填充于通道29中的晶種層212上，而在通道29中形成由銅所填充的 電性通透連接。請繼續(xù)參閱圖3(c)，接著將晶圓20的背面B以CMP或其他研磨制程，去除 部份組件層21上的硅材料或硅基板，直至第二溝槽28中的導(dǎo)電材料211露出為止，如圖所 示，至此通道29已貫穿晶圓20而成為TSV，而填充于通道29中的導(dǎo)電材料211則形成了本 發(fā)明所提出的電性通透連接。請繼續(xù)參閱圖3(d)，接著繼續(xù)對金屬層23進(jìn)行曝光與顯影， 以形成焊墊213，如圖所示。以下利用圖4(a) (d)來說明本發(fā)明的電性通透連接的形成方法的第三實(shí)施例。請參閱圖4 (a)，接續(xù)圖2 (h)的步驟，在第一溝槽26及第二溝槽28的表面，形成第 二介電層210，于此實(shí)施例中可采用如PVD、CVD制程、ALD制程或其他沉積制程，如圖所示， 在位于組件層21中的第一溝槽26及第二溝槽28的表面上沉積一層氧化物或其他介電材 料以作為第二介電層210。值得注意的是，圖4(a)中所揭示的第二介電層210是覆蓋于第 一溝槽26中的所有側(cè)壁，但在圖2(i)中的第二介電層210，是覆蓋位于組件層21中的第一 溝槽26及第二溝槽28的表面。請繼續(xù)參閱圖4(b)，于通道29中填入鎢金屬或多晶硅等導(dǎo)電材料211，于此實(shí)施 例中選擇以PVD或CVD制程，將諸如鎢金屬或多晶硅等材料一次或分多次地填充于通道29中。請繼續(xù)參閱圖4(c)，但由于導(dǎo)電材料211與金屬層23之間隔有一層第二介電層 210，因此導(dǎo)電材料211與金屬層23之間無法電連接，因此須以回蝕的方式除去金屬層23 中的導(dǎo)電材料211與第二介電層210而形成凹槽42，如圖所示，于此實(shí)施例中的回蝕可采用 非等向性蝕刻。請繼續(xù)參閱圖4(d)，接者在凹槽42中重新回填金屬，以使得導(dǎo)電材料211 可與金屬層23之間電連接，于此實(shí)施例中的回填可采用PVD或CVD制程或其他沉積制程， 將鎢金屬或鋁銅(Al-Cu)沉積在凹槽42中而形成回填41，導(dǎo)電材料211可與金屬層23之 間可通過回填41而電連接。請繼續(xù)參閱圖4(e)，接著將晶圓20的背面B以CMP或其他研磨制程，去除部份組 件層21上的硅材料或硅基板，直至通道29中的導(dǎo)電材料211露出為止，如圖所示，至此通 道29已貫穿晶圓20而成為TSV，而填充于通道29中的導(dǎo)電材料211則形成了本發(fā)明所提 出的電性通透連接。請繼續(xù)參閱圖4 (f)，接著繼續(xù)對金屬層23進(jìn)行曝光、顯影與蝕刻，以形成焊墊213，如圖所示。以下利用圖5(a) (f)來說明本發(fā)明的電性通透連接的形成方法的第四實(shí)施例。請參閱圖5 (a)，接續(xù)圖2 (h)的步驟，在第一溝槽26及第二溝槽28的表面，形成第 二介電層210，于此實(shí)施例中可采用如PVD、CVD制程、ALD制程或其他沉積制程，如圖所示， 在位于組件層21中的第一溝槽26及第二溝槽28的表面上沉積一層氧化物或其他介電材 料以作為第二介電層210。請繼續(xù)參閱圖5(b)，由于填入通道29中的導(dǎo)電材料211并非僅限于鎢金屬或多晶 硅等材料，還可填入如銅材料，但須先在通道29的表面上形成銅的晶種層212，如圖所示， 先在第二介電層210的表面上沉積晶種層212，于此實(shí)施例中是選擇以氮化鉭或氮化鈦?zhàn)?為晶種層212而沉積在通道29的表面。請繼續(xù)參閱圖5(c)，接著選擇以PVD、CVD制程或電鍍的方式，一次或分多次地將 導(dǎo)電材料211也就是銅填充于通道29中的晶種層212上，如圖所示。請繼續(xù)參閱圖5(d)，但由于導(dǎo)電材料211與金屬層23之間隔有一層第二介電層 210，因此導(dǎo)電材料211與金屬層23之間無法電連接，因此須以回蝕的方式除去金屬層23 中的導(dǎo)電材料211與第二介電層210而形成凹槽52如圖所示，于此實(shí)施例中的回蝕可采用 非等向性蝕刻。請繼續(xù)參閱圖5(e)，接者在凹槽52中重新回填金屬，以使得導(dǎo)電材料211可與金 屬層23之間電連接，于此實(shí)施例中的回填可采用PVD或CVD制程或其他沉積制程，將鎢金 屬或鋁銅沉積在凹槽42中而形成回填51，導(dǎo)電材料211與金屬層23之間可通過回填51而 電連接。請繼續(xù)參閱圖5(f)，接著將晶圓20的背面B以CMP或其他研磨制程，去除部份組 件層21上的硅材料或硅基板，直至通道29中的導(dǎo)電材料211露出為止，如圖所示，至此通 道29已貫穿晶圓20而成為TSV，而填充于通道29中的導(dǎo)電材料211則形成了本發(fā)明所提 出的電性通透連接。請繼續(xù)參閱圖5(g)，接著繼續(xù)對金屬層23進(jìn)行曝光、顯影與蝕刻以形 成焊墊213，如圖所示。以上本發(fā)明提出的電性通透連接的形成方法，其具體實(shí)施流程圖請參閱圖6。圖6 中包括了步驟(51)于半導(dǎo)體裝置上形成第一溝槽，第一溝槽自金屬層延伸入組件層；(52) 在第一溝槽的下方形成第二溝槽，其中第二溝槽的寬度或直徑大于第一溝槽的寬度或直 徑；(53)在位于組件層中的第一溝槽及第二溝槽的側(cè)壁上形成第二介電層；(54)填充導(dǎo)電 材料于第一溝槽及第二溝槽中；以及(55)自半導(dǎo)體裝置的背面去除組件層的一部份以露 出導(dǎo)電材料。實(shí)施以上所述的方法即可在晶圓、芯片或晶粒等的半導(dǎo)體裝置中形成一個(gè)電性通 透連接的結(jié)構(gòu)，此電性通透連接直接貫穿半導(dǎo)體裝置，且其一端的寬度或直徑大于另一端 的寬度或直徑，其外觀約略近似瓶狀，這個(gè)電性通透連接的結(jié)構(gòu)可用來堆棧半導(dǎo)體裝置而 組成三維堆棧式半導(dǎo)體裝置。以第一實(shí)施例中所形成的形成電性通透連接結(jié)構(gòu)為例來說明如何利用本發(fā)明的 電性通透連接來進(jìn)行半導(dǎo)體裝置的堆棧。以下以圖7來說明設(shè)置有本發(fā)明電性通透連接的半導(dǎo)體裝置其堆棧架構(gòu)的第五 實(shí)施例。請參閱圖7，圖7中的多個(gè)晶圓20分別具有正面(front side)F與背面B，電性通
9透連接211貫穿各晶圓20上的正面F與背面B，電性通透連接211在正面F上露出的部分為 支撐端211F而在背面B上露出的部分為接觸端211B，以各晶圓20上的電性通透連接211為 基準(zhǔn)將多個(gè)晶圓20彼此對齊，再以金屬黏著劑(metal glue) 71將電性通透連接的支撐端 2IlF與接觸端2IlB黏著，再于晶圓20與晶圓20之間形成填充層(interposer layer) 72, 如此即完成三維芯片的堆棧。以下以圖8來說明設(shè)置有本發(fā)明電性通透連接的半導(dǎo)體裝置其堆棧架構(gòu)的第六 實(shí)施例。請參閱圖8，圖8中的多個(gè)晶圓20分別具有正面F與背面B，以每一晶圓20上的 電性通透連接211為基準(zhǔn)將多個(gè)晶圓20彼此對齊，再以背對面(back to front)的架構(gòu)將 多個(gè)晶圓20彼此垂直堆棧，在每一晶圓20的中間設(shè)置接觸81，其可為錫球(Sn ball)或其 他電導(dǎo)體，在本案的第三以及四實(shí)施例中，回填41以及51可為鋁銅，鋁銅可與錫之間產(chǎn)生 非常好的接合效果，以金屬黏著劑71將電性通透連接的支撐端211F與接觸端211B與錫球 黏著，再于晶圓20與晶圓20之間形成填充層72，如此即可完成三維芯片的堆棧。上述的堆 棧架構(gòu)可以視芯片設(shè)計(jì)的需要而重復(fù)地將多個(gè)芯片垂直堆棧，而形成一個(gè)堆棧式半導(dǎo)體芯 片。經(jīng)由圖7及圖8對芯片堆棧架構(gòu)的說明中可發(fā)現(xiàn)，本發(fā)明經(jīng)過形成具有瓶頸 (bottle neck)狀或瓶狀的硅穿孔通道29，同時(shí)在硅穿孔通道29中填入導(dǎo)電材料而形成電 性通透連接211，通常硅穿孔通道29的深度約介于5 10 μ m之間，其寬度或直徑約小于 0. 5 μ m，當(dāng)晶圓20采用背對面的架構(gòu)堆棧時(shí)，由于位于面的電性通透連接其支撐端211F的 寬度或直徑小于位于背的電性通透連接的接觸端211B的寬度或直徑，因此當(dāng)芯片堆棧時(shí) 可容忍較大的對準(zhǔn)誤差，也就是晶圓20彼此間可能的對準(zhǔn)誤差可以被電性通透連接的接 觸端211B所吸收，從而可克服微型芯片在堆棧時(shí)難以精確對準(zhǔn)的問題，特別是可克服納米 級芯片在堆棧時(shí)難以精確對準(zhǔn)的問題。值得注意的是，本發(fā)明的實(shí)施亦可應(yīng)用至晶圓或晶 粒的堆棧，本實(shí)施例中采用芯片為例說明，但本發(fā)明的實(shí)施非僅限于芯片的堆棧。值得注意的是，以上所述的堆棧架構(gòu)并非僅限于晶圓20對晶圓20的堆棧，還包括 了晶圓對芯片、晶圓對晶粒、芯片對芯片、芯片對晶粒以及晶粒對晶粒等的堆棧，且以上所 述的堆棧架構(gòu)也不限于兩層，可為多層堆棧，也就是上述的堆棧架構(gòu)可為選自多個(gè)晶圓、多 個(gè)芯片、多個(gè)晶粒或其組合的堆棧。再者在半導(dǎo)體裝置上布設(shè)本發(fā)明的電性通透連接時(shí)，以芯片為例，其可布設(shè)在芯 片上的適當(dāng)處，數(shù)量不限，或亦可選擇使TSV通過位于芯片表面的焊墊而貫穿芯片，然后再 于TSV中形成電性通透連接，此電性通透連接再與焊墊電連接，芯片上通常會設(shè)有多個(gè)焊 墊，但實(shí)施時(shí)并不需要在每個(gè)焊墊下方都設(shè)置一個(gè)電性通透連接，工程師可依實(shí)際狀況或 視芯片堆棧的方式來決定每一芯片上電性通透連接設(shè)置的數(shù)量?？偨Y(jié)而言，本案實(shí)為一難得一見，值得珍惜的難得發(fā)明，但以上所述者，僅為本發(fā) 明的最佳實(shí)施例而已，當(dāng)不能用以限定本發(fā)明所實(shí)施的范圍。即大凡依本發(fā)明申請專利范 圍所作的均等變化與修飾，皆應(yīng)仍屬于本發(fā)明專利涵蓋的范圍內(nèi)，謹(jǐn)請貴審查委員明鑒，并 祈惠準(zhǔn)，是所至禱。
權(quán)利要求
一種形成電性通透連接的方法，特征在于該方法用在一半導(dǎo)體裝置上形成一電性通透連接，該半導(dǎo)體裝置具有一組件層、一介電層及一金屬層，該介電層位于該組件層上及該金屬層位于該介電層上，該方法包括步驟(a)于該半導(dǎo)體裝置上形成一第一溝槽，該第一溝槽自該金屬層延伸入該組件層；(b)在該第一溝槽的下方形成與該第一溝槽相連通的一第二溝槽，其中該第二溝槽的寬度或直徑大于該第一溝槽的寬度或直徑；(c)在位于該組件層中的該第一溝槽及該第二溝槽的側(cè)壁上形成一第二介電層；(d)填充一導(dǎo)電材料于該第一溝槽及該第二溝槽中；以及(e)去除該組件層的一部份以露出該導(dǎo)電材料。
2.根據(jù)權(quán)利要求1所述形成電性通透連接的方法，其特征在于該步驟(a)和該步驟(b)之間還包括下列步驟(al)于該第一溝槽的側(cè)壁上形成一保護(hù)層。
3.根據(jù)權(quán)利要求2所述形成電性通透連接的方法，其特征在于該步驟(b)和該步驟(c)之間還包括下列步驟 (bl)去除該保護(hù)層。
4.根據(jù)權(quán)利要求1所述形成電性通透連接的方法，其特征在于該步驟(c)和該步驟(d)之間還包括下列步驟(cl)形成一晶種層于該第一溝槽及該第二介電層上。
5.根據(jù)權(quán)利要求2所述形成電性通透連接的方法，其特征在于該第二溝槽通過該保護(hù) 層蝕刻該第一溝槽的下方而形成。
6.根據(jù)權(quán)利要求1、2、4或5所述形成電性通透連接的方法，其特征在于該第一溝槽通 過一非等向性蝕刻而形成。
7.根據(jù)權(quán)利要求1或5所述形成電性通透連接的方法，其特征在于該第二溝槽通過一 等向性蝕刻而形成。
8.根據(jù)權(quán)利要求1所述形成電性通透連接的方法，其特征在于該組件層的該部份通過 一化學(xué)機(jī)械平坦化制程而去除。
9.根據(jù)權(quán)利要求1所述形成電性通透連接的方法，其特征在于該導(dǎo)電材料通過一物理 氣相沉積制程或一化學(xué)氣相沉積制程而填充于該第一溝槽及該第二溝槽。
10.根據(jù)權(quán)利要求1或9所述形成電性通透連接的方法，其特征在于該導(dǎo)電材料為一鎢 金屬、一多晶硅或一銅金屬材料。
11.根據(jù)權(quán)利要求2或3所述形成電性通透連接的方法，其特征在于該保護(hù)層為一氧化 鋁層或一絕緣介電層。
12.根據(jù)權(quán)利要求4所述形成電性通透連接的方法，其特征在于該晶種層為一氮化鉭 層或一氮化鈦層。
13.根據(jù)權(quán)利要求1所述形成電性通透連接的方法，其特征在于該半導(dǎo)體裝置為一晶 圓、一芯片或一晶粒。
14.根據(jù)權(quán)利要求1所述形成電性通透連接的方法，其特征在于該半導(dǎo)體裝置中集成 有一邏輯電路、一記憶電路或一模擬電路。
15.根據(jù)權(quán)利要求1所述形成電性通透連接的方法，其特征在于該金屬層為一焊墊或一金屬線路。
16.一種形成電性通透連接的方法，特征在于該方法用在一半導(dǎo)體裝置上形成一電性 通透連接，該半導(dǎo)體裝置具有一本體層以及一金屬層，該金屬層位于該本體層上，該方法包 括步驟(a)貫穿該半導(dǎo)體裝置以及該金屬層而形成一通道，該通道的一端的寬度或直徑大于 另一端的寬度或直徑；(b)于位于該本體層中的該通道的側(cè)壁上形成一第二介電層；以及(c)于該通道中填入一導(dǎo)電材料而于該通道中形成一電性通透連接。
17.—種電性通透連接，其設(shè)置于一半導(dǎo)體裝置上，該半導(dǎo)體裝置具有一本體層以及一 金屬層，其特征在于該金屬層位于該本體層上，其包括一導(dǎo)電本體，貫穿該金屬層以及該本體層，該導(dǎo)電本體的一端的寬度或直徑大于另一 端的寬度或直徑。
18.一種半導(dǎo)體裝置，其具有一本體層以及一金屬層，其特征在于該金屬層位于該本體 層上，其包括一電性通透連接，貫穿該金屬層以及該本體層，該電性通透連接的一端的寬度或直徑 大于另一端的寬度或直徑。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置為一晶圓、一芯片或一晶粒。全文摘要
本發(fā)明公開了一種電性通透連接及其形成方法，該電性通透連接設(shè)置于一半導(dǎo)體裝置上，該半導(dǎo)體裝置具有一本體層以及一金屬層，其中該金屬層位于該本體層上，其包括一導(dǎo)電本體其貫穿該金屬層以及該本體層，該導(dǎo)電本體的一端的形狀可為矩形或是圓形，且其寬度或直徑大于另一端的寬度或直徑。
文檔編號H01L21/768GK101882598SQ20091013765
公開日2010年11月10日 申請日期2009年5月4日 優(yōu)先權(quán)日2009年5月4日
發(fā)明者林瑄智 申請人:南亞科技股份有限公司