專利名稱：可增加通道應力的集成電路的制作方法
技術領域：
本發(fā)明涉及一種集成電路，特別涉及一種可增加通道應力的集成電路。
背景技術：
當例如金屬氧化物半導體場效應晶體管(MOSFET)的半導體元件以不同 工藝技術進行微縮時，是選擇高介電質材料與金屬作為柵極堆疊層。此外， 經(jīng)拉伸的外延硅鍺基板可提升載流子遷移率。然而，并無與電路設計最適化 相關的拉伸工藝，特別對外延硅鍺基板來說。因此，在外延硅鍺基板的有源 區(qū)邊緣會產生失配(mismatch)的問題，致元件性能下降。此外，在電流元件 結構中，有源區(qū)邊緣為一多面形輪廓，導致減少通道應力，使元件性能下降。

發(fā)明內容
為解決上述問題，本發(fā)明的一實施例，提供一種可增加通道應力的集成 電路，包括 一有源區(qū)，形成于一半導體基板；至少一操作元件，形成于該 有源區(qū)，其中該操作元件包括一拉伸通道；以及一第一偽柵極，設置于該有 源區(qū)，位于該操作元件之一側。
本發(fā)明集成電路還包括一偽有源區(qū)，形成于該半導體基板，鄰近該有源 區(qū)， 一淺溝槽隔離物，形成于該半導體基板，設置于該有源區(qū)與該偽有源區(qū) 之間，以及一第二偽柵極，設置于該偽有源區(qū)。本發(fā)明集成電路還包括一第 三偽柵極，設置于該淺溝槽隔離物上，位于該操作元件的另一側。該第一偽 柵極部分位于該有源區(qū)。
在本發(fā)明公開的集成電路中，該第一偽柵極部分位于該有源區(qū)。在一實 施例中，該第一偽柵極部分位于該有源區(qū)。本發(fā)明集成電路還包括一第三偽 柵極，設置于該有源區(qū)，位于該操作元件的另一側。該操作元件包括一外延 鍺化硅源/漏極，在此實施例中，該操作元件為一p-型金屬氧化物半導體場效 應晶體管。在一實施例中，該操作元件包括一 n-型金屬氧化物半導體場效應晶體管與一 p-型金屬氧化物半導體場效應晶體管，該n-型金屬氧化物半導體 場效應晶體管具有一硅源/漏極，該p-型金屬氧化物半導體場效應晶體管具有 一外延鍺化硅源/漏極。在一實施例中，該操作元件包括一 n-型金屬氧化物半 導體場效應晶體管與一 p-型金屬氧化物半導體場效應晶體管，該n-型金屬氧 化物半導體場效應晶體管具有一外延碳化硅源/漏極，該p-型金屬氧化物半導 體場效應晶體管具有一外延鍺化硅源/漏極。在一實施例中，該操作元件包括 一 n-型金屬氧化物半導體場效應晶體管與一 p-型金屬氧化物半導體場效應 晶體管，該n-型金屬氧化物半導體場效應晶體管具有一外延碳化硅源/漏極，
該p-型金屬氧化物半導體場效應晶體管具有一硅源/漏極。該操作元件還包括 一金屬柵極堆疊層，該金屬柵極堆疊層包括一高介電質材料層與一金屬層， 該金屬層設置于該高介電質材料層上。該偽柵極包括一第二金屬柵極堆疊 層，該第二金屬柵極堆疊層包括一高介電質材料層與一金屬層，該金屬層設 置于該高介電質材料層上。在一實施例中，本發(fā)明集成電路還包括一封圈區(qū)， 形成于該半導體基板，以及一第二偽柵極，設置于該封圈區(qū)。
本發(fā)明的一實施例，提供一種可增加通道應力的集成電路，包括 一硅 基板，具有一有源區(qū)與一偽有源區(qū)； 一淺溝槽隔離物，設置于該有源區(qū)與該 偽有源區(qū)之間；多個n-型金屬氧化物半導體晶體管與多個p-型金屬氧化物半 導體晶體管，形成于該有源區(qū)，其中所述多個n-型金屬氧化物半導體晶體管 包括一第一型源/漏極，所述多個p-型金屬氧化物半導體晶體管包括一第二型 源/漏極，其中該第一型源/漏極是由一第一半導體材料所構成，該第二型源/ 漏極是由一第二半導體材料所構成，該第一半導體材料不同于該第二半導體 材料； 一第一偽柵極與一第二偽柵極，設置于該淺溝槽隔離物上，包圍所述 多個n-型金屬氧化物半導體晶體管與所述多個p-型金屬氧化物半導體晶體 管；以及一第三偽柵極，設置于該偽有源區(qū)。
在本發(fā)明公開的集成電路中，該第一偽柵極與該第二偽柵極其中之一鄰 接該有源區(qū)邊緣。在一實施例中，該第一偽柵極與該第二偽柵極其中之一部 分位于該有源區(qū)。該第一型源/漏極包括硅，該第二型源/漏極包括鍺化硅。 在一實施例中，該第一型源/漏極包括碳化硅，該第二型源/漏極包括鍺化硅。 在一實施例中，該第一型源/漏極包括碳化硅，該第二型源/漏極包括硅。在 一實施例中，該第二型源/漏極通過一外延工藝而形成。本發(fā)明的一實施例，提供一種可增加通道應力的集成電路，包括 一硅 基板，具有一有源區(qū)與一偽有源區(qū)； 一淺溝槽隔離物，形成于該硅基板，包 圍該有源區(qū)且設置于該有源區(qū)與該偽有源區(qū)之間；多個場效應晶體管，形成 于該有源區(qū)，其中每一場效應晶體管包括一金屬柵極堆疊層， 一源/漏極，由 一不同于硅的外延半導體材料所構成，設置于該金屬柵極堆疊層兩側，以及 一拉伸通道，位于該金屬柵極堆疊層下方。本發(fā)明集成電路還包括一第一偽 金屬柵極堆疊層，設置于該有源區(qū)，位于所述多個場效應晶體管的一第一側； 一第二偽金屬柵極堆疊層，設置于該有源區(qū)，位于所述多個場效應晶體管的 一第二側，以使該第一偽金屬柵極堆疊層與該第二偽金屬柵極堆疊層包圍所 述多個場效應晶體管；以及一第三偽金屬柵極堆疊層，設置于該偽有源區(qū)。
在本發(fā)明公開的集成電路中，所述多個場效應晶體管為p-型金屬氧化物 半導體場效應晶體管，該外延半導體材料包括鍺化硅。在一實施例中，所述 多個場效應晶體管為n-型金屬氧化物半導體場效應晶體管，該外延半導體材 料包括碳化硅。該金屬柵極堆疊層包括一高介電質材料層與一金屬層，該金 屬層設置于該高介電質材料層上。該金屬柵極堆疊層還包括一蓋層，設置于 該高介電質材料層與該金屬層之間。該第一偽金屬柵極堆疊層與該第二偽金 屬柵極堆疊層其中之一部分位于該淺溝槽隔離物上。
本發(fā)明提供的集成電路可增加通道應力。
為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一較佳實 施例，并結合隨附附圖，作詳細說明如下


圖1至圖2為傳統(tǒng)半導體結構的俯視圖。 圖3是根據(jù)本發(fā)明的一實施例， 一種半導體結構的俯視圖。 圖4是根據(jù)本發(fā)明的一實施例， 一種半導體結構的俯視圖。 圖5至圖8是根據(jù)本發(fā)明不同實施例，半導體結構的俯視圖。
其中，附圖標記說明如下 [公知技術圖1至圖2] 100、 150半導體元件； 102、 152有源區(qū);
6104、 154操作元件(柵極)； 106、 156偽柵極； Ll、 L2有源區(qū)長度；
P操作元件間距。 [本發(fā)明圖3至圖8]
200、 220、 250、 260、 270、 280半導體結構;
202有源區(qū)；
204操作(柵極)元件(陣列)；
206、 210偽柵極(堆疊層)；
208偽有源層；
L3、 L4有源區(qū)長度；
P操作元件間距。
具體實施例方式
圖1至圖2為公知技術半導體結構的俯視圖。請參閱圖1， 一半導體元 件IOO包括一有源區(qū)102，定義于一半導體基板中。有源區(qū)102為隔離區(qū)所 包圍，例如淺溝槽隔離物(STI)。有源區(qū)102的長度為Ll，如圖1所示。一 或多個操作元件104,例如元件1、元件2.，.至元件n，形成于有源區(qū)102中。 柵極104可電性連接延伸出有源區(qū)。此外， 一或多個偽柵極106，設置于隔 離區(qū)中，鄰近有源區(qū)，并以類似的間距P與操作元件陣列排列，如圖l所示。 然而，此結構的源/漏極不對稱，淺溝槽隔離物(STI)邊緣易漏電，元件效能 低。
請參閱圖2， 一半導體元件150包括一有源區(qū)152，定義于一半導體基 板中。有源區(qū)152為隔離區(qū)所包圍，例如淺溝槽隔離物(STI)。有源區(qū)152的 長度為L2，如圖2所示。 一或多個操作元件154，例如元件l、元件2…至 元件n，形成于有源區(qū)152中。柵極154可電性連接延伸出有源區(qū)。此外， 一或多個偽柵極156，設置于隔離區(qū)中，鄰近有源區(qū)，并以類似的間距P與 操作元件陣列排列，如圖2所示。然而，此結構的偽多晶硅易剝離，多晶硅 光聚焦深度淺，淺溝槽隔離物(STI)邊緣及間隙壁易漏電。
圖3為本發(fā)明的一實施例， 一半導體結構200的俯視圖。 一半導體結構200包括一有源區(qū)202，定義于一半導體基板(未圖示)中。半導體基板為一硅 基板。不同的淺溝槽隔離物(STI)結構形成于半導體基板中，以定義出不同有 源區(qū)。在圖3所示的實施例中，有源區(qū)202定義于半導體基板中，且為隔離 物所包圍。有源區(qū)202的長度為L3，如圖3所示。
一或多個操作元件204，例如元件l、元件2…至元件n，形成于有源區(qū) 202中。操作元件204為場效應晶體管(FET)。在一實施例中，場效應晶體管 (FET)為金屬氧化物半導體場效應晶體管(MOSFET)。每一金屬氧化物半導體 場效應晶體管(MOSFET)包括一源極與一漏極，形成于半導體基板中， 一柵 極堆疊層，形成于半導體基板上，且水平設置于源極與漏極之間，以及一通 道，定義于基板中，且形成于源/漏極之間，位于柵極堆疊層下方。其通過拉 伸通道以使元件載流子遷移并提升元件效能。源/漏極通過一摻雜不同于硅的 半導體的外延工藝而形成，以達到拉伸通道的目的。在一實施例中，通過一 外延工藝沉積鍺化硅于硅基板上，以形成源/漏極，此實施例的場效應晶體管 (FET)為p-型金屬氧化物半導體場效應晶體管(PMOSFET)，而p-型金屬氧化 物半導體場效應晶體管(PMOSFET)的源/漏極為外延鍺化硅。在一實施例中， 通過一外延工藝沉積碳化硅于硅基板上，以形成源/漏極，此實施例的場效應 晶體管(FET)為n-型金屬氧化物半導體場效應晶體管(NMOSFET)，而n-型金 屬氧化物半導體場效應晶體管(NMOSFET)的源/漏極為外延碳化硅。在一實 施例中，場效應晶體管(FET)包括源/漏極為外延鍺化硅的p-型金屬氧化物半 導體晶體管(PMOS)與源/漏極為外延碳化硅的n-型金屬氧化物半導體晶體管 (NMOS)。在一實施例中，柵極堆疊層包括一高介電質材料層，設置于基板 上，以及一金屬層，設置于高介電質材料層上。此外， 一邊界層，例如氧化 硅，可設置于高介電質材料層與金屬層之間。
操作元件204以一陣列方式排列于有源區(qū)202內，如圖3所示。圖3中， 元件陣列的間距標示為P。于元件陣列204的一側， 一或多個偽柵極堆疊層 206位于相同有源區(qū)202，且以相同間距與元件陣列對齊排列至元件陣列204 的相鄰元件，相同地，于元件陣列204的另一側， 一或多個偽柵極堆疊層206 位于相同有源區(qū)202，且以相同間距與元件陣列對齊排列至元件陣列204的 相鄰操作元件。因此，有源區(qū)202內的元件陣列204為偽柵極堆疊層206所 包圍，也就是元件陣列204位于偽柵極堆疊層206之間。偽柵極堆疊層與操作元件的柵極堆疊層在形成方式、組成與結構上實質上為相同。
上述所公開結構可克服前述公知技術問題并提高元件效能。當其他參數(shù)
相同時，半導體結構200有源區(qū)的長度L3大于結構100的長度Ll與結構 150的長度L2。當有源區(qū)進一步延伸使得偽柵極位于有源區(qū)內而非隔離區(qū)， 則可降低溝槽隔離物(STI)的相關應力及使外延源/漏極的相關應力對于操作 元件204更趨一致。
以下提供本發(fā)明所公開結構的優(yōu)點。由于電路設計參照所公開結構拉伸 晶體管的工藝，因此可改善具有外延硅鍺源/漏極p-型金屬氧化物半導體 (PMOS)晶體管的電路設計。其他優(yōu)點亦出現(xiàn)在不同應用，例如微小化p-型 金屬氧化物半導體(PMOS)元件的布局退化效應(layout degradation effect, LDE)，解決不對稱硅鍺源/漏極的問題，降低淺溝槽隔離物(STI)邊緣的漏電， 以及提升元件效能。此外，由于電路設計布局是根據(jù)所公開結構作設計，因 此不須改變制造流程。因此，不須增加額外光掩膜及晶片制造的成本。本發(fā) 明不同實施例提供不同優(yōu)點，且無特定優(yōu)點為所有實施例所必要。
圖4為本發(fā)明的一實施例， 一半導體結構(集成電路)220的俯視圖。一 半導體結構220包括一有源區(qū)202，定義于一半導體基板(未圖示)中。半導 體基板為一硅基板。不同的淺溝槽隔離物(STI)結構形成于半導體基板中，以 定義出不同有源區(qū)。在圖4所示的實施例中，有源區(qū)202定義于半導體基板 中，且為淺溝槽隔離物(STI)所包圍。有源區(qū)202的長度為L4，如圖4所示。
一或多個操作元件204，例如元件l、元件2.,.至元件n，形成于有源區(qū) 202中。操作元件204為場效應晶體管(FET)，類似圖3所示結構，其通過拉 伸通道以使元件載流子遷移并提升元件效能。源/漏極通過一摻雜不同于硅的 半導體的外延工藝而形成，以達到拉伸通道的目的。在一實施例中，通過一 外延工藝沉積鍺化硅于硅基板上，以形成源/漏極，此實施例的場效應晶體管 (FET)為p-型金屬氧化物半導體場效應晶體管(PMOSFET)，而p-型金屬氧化 物半導體場效應晶體管(PMOSFET)的源/漏極為外延鍺化硅。在一實施例中， 通過一外延工藝沉積碳化硅于硅基板上，以形成源/漏極，此實施例的場效應 晶體管(FET)為n-型金屬氧化物半導體場效應晶體管(NMOSFET)，而n-型金 屬氧化物半導體場效應晶體管(NMOSFET)的源/漏極為外延碳化硅。在一實 施例中，場效應晶體管(FET)包括源/漏極為外延鍺化硅的p-型金屬氧化物半導體晶體管(PMOS)與源/漏極為外延碳化硅的n-型金屬氧化物半導體晶體管 (NMOS)。在一實施例中，柵極堆疊層包括一高介電質材料層，設置于基板 上，以及一金屬層，設置于高介電質材料層上。此外， 一邊界層，例如氧化 硅，可設置于高介電質材料層與金屬層之間。
操作元件204以一陣列方式排列于有源區(qū)202內，如圖4所示。圖4中， 元件陣列的間距標示為P。于元件陣列204的一側， 一或多個偽柵極堆疊層 206至少一部分位于相同有源區(qū)202，且以相同間距與元件陣列204對齊排 列至元件陣列204的相鄰元件，相同地，于元件陣列204的另一側， 一或多 個偽柵極堆疊層206至少一部分位于相同有源區(qū)202，且以相同間距與元件 陣列對齊排列至元件陣列204的相鄰操作元件。因此，有源區(qū)202內的元件 陣列204為偽柵極堆疊層206所包圍。偽柵極堆疊層與操作元件的柵極堆疊 層在形成方式、組成與結構上實質上為相同。在一實施例中，偽柵極鄰近于 有源區(qū)202邊緣。
半導體結構220還包括一或多個偽有源區(qū)208，鄰近于有源區(qū)202。有 源區(qū)202與偽有源區(qū)208彼此以一淺溝槽隔離物(STI)結構分隔。根據(jù)對基板 所設計以增加遷移率的拉伸效應，偽有源區(qū)208可調整基板應力。 一或多個 偽有源區(qū)208包圍有源區(qū)202，使得基板上有源區(qū)(包括偽有源區(qū)與操作有源 區(qū))的密度實質均一。在一實施例中，當對基板實施一化學機械研磨(chemical mechanical polishing, CMP)工藝，以形成淺溝槽隔離物(STI)結構的過程中， 適當?shù)膫斡性磪^(qū)208可提升化學機械研磨(CMP)工藝效應。在一實施例中， 偽有源區(qū)208的尺寸大小與有源區(qū)202類似。在一實施例中，偽有源區(qū)208 可以一適當距離包圍有源區(qū)202。
一或多個額外偽柵極210，設置于偽有源區(qū)208，且可額外地設置于淺 溝槽隔離物(STI)上。設置于偽有源區(qū)208與淺溝槽隔離物(STI)上的偽柵極 210與有源區(qū)202的偽柵極206及元件的操作柵極204在形成方式、組成與 尺寸上實質性類似。偽柵極206、 210與操作元件204排列設置，使得基板 上柵極的密度實質均一，致降低有源區(qū)的邊界效應及實質性維持拉伸基板的 基板應力。偽柵極210以相同間距與元件陣列204對齊排列至元件陣列204 的相鄰操作元件。
上述所公開半導體結構220可克服前述公知技術問題并提高元件效能。當其他參數(shù)相同時，半導體結構220有源區(qū)的長度L4大于結構100的長度 Ll，當偽柵極206至少一部分位于有源區(qū)202時，L4大于結構150的長度 L2。而當有源區(qū)進一步延伸使得至少一部分偽柵極位于有源區(qū)時，則可降低 溝槽隔離物(STI)的相關應力及使外延源/漏極的相關應力對于操作元件204 更趨一致。此外，偽有源區(qū)208與設置于偽有源區(qū)208及溝槽隔離物(STI) 上的偽柵極210進一步排列設置于半導體結構220上，以克服前述公知技術 問題，提高元件效能。
圖5至圖8為本發(fā)明不同實施例，半導體結構的俯視圖。請參閱圖5， 一半導體結構250包括一有源區(qū)202、 一偽有源區(qū)208、操作柵極204及偽 柵極206、 210。在半導體結構250中，偽柵極206鄰近于有源區(qū)202。偽有 源區(qū)208與有源區(qū)202對齊排列。偽有源區(qū)208與偽柵極210的排列設置與 有源區(qū)202、偽柵極206及操作柵極204的排列設置類似。因此，半導體結 構250為一對稱結構。在一實施例中，僅公開一操作柵極204，而于操作柵 極204每一側設置一偽柵極206，然而，上述所公開的操作柵極204與偽柵 極206的數(shù)目僅為舉例，并不以此為限。
請參閱圖6， 一半導體結構260包括一有源區(qū)202、 一偽有源區(qū)208、操 作柵極204及偽柵極206、 210。在半導體結構260中，偽柵極206鄰近于有 源區(qū)202。超過一個以上的偽有源區(qū)208與有源區(qū)202對齊排列，且每一偽 有源區(qū)208具有個別尺寸。因此，半導體結構260為一不對稱結構。在一實 施例中，偽有源區(qū)的設置，使得有源區(qū)的圖案密度實質均一。在一實施例中， 偽柵極210以一相同間距與偽柵極206及操作柵極204對齊排列。
請參閱圖7， 一半導體結構270包括一有源區(qū)202、 一偽有源區(qū)208、操 作柵極204及偽柵極206、 210。在半導體結構270中，偽柵極206—部分位 于有源區(qū)202。偽有源區(qū)208與有源區(qū)202對齊排列。相同地，偽柵極210 一部分位于偽有源區(qū)208。偽有源區(qū)208與有源區(qū)202對齊排列。偽有源區(qū) 208與偽柵極210的排列設置與有源區(qū)202、偽柵極206及操作柵極204的 排列設置類似，使得所有柵極以一相同間距對齊排列。因此，半導體結構270 為一對稱結構。
請參閱圖8， 一半導體結構280包括一有源區(qū)202、 一偽有源區(qū)208、操 作柵極204及偽柵極206、 210。在半導體結構280中，偽柵極206—部分位
ii于有源區(qū)202。超過一個以上的偽有源區(qū)208與有源區(qū)202對齊排列，且每 一偽有源區(qū)208具有個別尺寸。因此，半導體結構280為一不對稱結構。在 一實施例中，偽有源區(qū)的設置，使得有源區(qū)的圖案密度實質均一。在一實施 例中，偽柵極210以一相同間距與偽柵極206及操作柵極204對齊排列，且 一部分位于偽有源區(qū)208。 一部分偽柵極可設置于溝槽隔離物(STI)上，以達 到柵極陣列(包括操作柵極與偽柵極)的均一圖案密度。
以下提供本發(fā)明所公開結構的優(yōu)點。由于電路設計參照所公開結構拉伸 晶體管的工藝，因此可改善具有外延硅鍺源/漏極p-型金屬氧化物半導體 (PMOS)晶體管的電路設計。在一實施例中，偽柵極鄰近于有源區(qū)(或偽柵極 至少一部分位于有源區(qū))與偽有源區(qū)的設置，可避免多面形輪廓，增加通道應 力。其他優(yōu)點亦出現(xiàn)在不同應用，例如微小化p-型金屬氧化物半導體(PMOS) 元件的布局退化效應(layout degradation effect, LDE)，降低淺溝槽隔離物(STI) 邊緣的漏電，及提升元件效能。此外，由于電路設計布局是根據(jù)所公開結構 作設計，因此不須改變制造流程。因此，不須增加額外光掩膜及晶片制造的 成本。
在一實施例中，不同偽柵極設置于一封圈區(qū)(sealringarea)。因此，柵極 層不但于電路區(qū)進行圖案化外，亦于封圈區(qū)進行圖案化，以達到電路區(qū)與封 圈區(qū)柵極層均勻的圖案密度。于封圈區(qū)的偽柵極可通過與形成操作柵極及其 他偽柵極相同的工藝而形成。在一實施例中，偽柵極的密度介于20 40%。 半導體結構200、 220的不同元件特征及其制造方法公開于如下更多實施例 中。在一實施例中， 一半導體基板可選擇性地包括其他半導體材料，例如鉆 石、碳化硅或砷化鎵。
在一實施例中，半導體基板可包括一外延層(epitaxiallayer)，例如基板可 具有一覆蓋于一主體半導體的外延層。再者，基板可包括一絕緣層上覆半導 體(semiconductor-on-insulator， SOI)結構，例如一埋入介電層?；蹇蛇x擇性 地包括一埋入介電層，例如一埋入氧化(buried oxide, BOX)層，其可通過例如 氧離子注入隔離(separation by implantation of oxygen, SIMOX)技術、晶片接合 (wafer bonding)、選擇性夕卜延生長(selective epitaxial growth, SEG)或其他適當 方法而形成。
溝槽隔離物(STI)的形成可包括蝕刻一溝槽于一基板以及填入例如氧化硅、氮化硅或氮氧化硅的絕緣材料于溝槽。填滿的溝槽可為一多層結構，例
如一氮化硅的熱氧化墊層填入溝槽。在一實施例中，溝槽隔離物(STI)結構可
通過如下的工藝順序而形成，例如生長一墊氧化物，形成一低壓化學氣相沉
積(low pressure chemical vapor deposition, LPCVD)氮化層，利用光致抗蝕劑及 掩模圖案化一溝槽隔離物(STI)開口，蝕刻一溝槽于基板，選擇性生長一熱氧 化溝槽襯墊，以改善溝槽界面，填入化學氣相沉積(CVD)氧化物于溝槽，利 用化學機械平坦化(chemical mechanical planarization, CMP)工藝進行回蝕亥"， 以及進行氮化物剝離，以留下溝槽隔離物(STI)結構。
操作元件與偽柵極的金屬柵極堆疊層在組成、尺寸、形成方式與結構上
類似。所述多個柵極堆疊層可通過一單一步驟而形成。在一實施例中， 一高 介電質材料層形成于半導體基板上。 一金屬柵極層形成于高介電質材料層 上。 一蓋層(capping layer)進一步設置于高介電質材料層與金屬柵極層之間。 高介電質材料層通過一例如原子層沉積(atomic layer deposition, ALD)的適當 工藝而形成。其他形成高介電質材料層的方法包括金屬有機化學氣相沉積 (metal organic chemical vapor deposition, MOCVD)、物理氣相沉禾只(physical vapor deposition, PVD)、紫外光-臭氧氧化及分子束外延(molecular beam epitaxy, MBE)。在一實施例中，高介電質材料層包括二氧化鉿。在一實施例 中，高介電質材料層包括三氧化二鋁。高介電質材料層可選擇性地包括金屬 氮化物、金屬硅化物或其他金屬氧化物。金屬柵極層通過物理氣相沉積(PVD) 或其他適當工藝而形成。金屬柵極層包括氮化鈦。在一實施例中，金屬柵極 層包括氮化鉭、氮化鉬或氮化鋁鈦。蓋層設置于高介電質材料層與金屬柵極 層之間。蓋層包括氧化鑭。蓋層可選擇性地包括其他適當材料。
在一實施例中，于沉積高介電質材料層前，形成一例如氧化硅的邊界層 于基板上。氧化硅可通過一熱氧化或原子層沉積(ALD)而形成。氧化硅層形 成于硅基板上。 一高介電質材料層通過原子層沉積(ALD)或其他適當工藝形 成于氧化硅層上。高介電質材料層包括二氧化鉿或其他適當材料。 一蓋層形 成于高介電質材料層上。蓋層包括氧化鑭或其他適當材料。 一金屬柵極層通 過物理氣相沉積(PVD)或其他適當工藝形成于蓋層上。金屬柵極層包括氮化 鈦或前述其他適當材料。 一多晶硅層或例如鎢或鋁的金屬層進一步通過化學 氣相沉積(CVD)、電鍍、物理氣相沉積(PVD)或其他適當方法形成于金屬柵極層上。之后，對金屬柵極堆疊層進行圖案化，以形成操作金屬柵極堆疊層 及偽柵極堆疊層。
之后，對柵極材料層進行圖案化，以形成操作元件與偽柵極的柵極堆疊 層。圖案化柵極材料層的方法包括以一定義不同開口的圖案化掩模，實施不 同干蝕刻及濕蝕刻步驟。以蝕刻步驟移除位于圖案化掩模開口內的柵極層。 在一實施例中，以利用含氟等離子體的第一干蝕刻步驟移除多晶硅或金屬柵 極層。圖案化掩模形成于多層金屬柵極堆疊層上。在一實施例中，圖案化掩 模為一通過一光刻步驟所形成的圖案化光致抗蝕劑層。光刻步驟可包括光致 抗蝕劑覆蓋的加工步驟、軟烤、光掩膜對準、曝光、曝光后烘烤、光致抗蝕
劑顯影及硬烤。光刻曝光步驟可以其他例如無光掩膜光刻(maskless photolithography)、 電子束直寫(electron-beam writing)、離子束直寫(ion-beam writing)及分子壓印(molecularimprint)的適當方法代替之。在一實施例中，圖 案化掩模層包括一圖案化硬掩模層。在一實施例中，圖案化硬掩模層包括氮 化硅。形成圖案化氮化硅硬掩模的步驟包括通過一低壓化學氣相沉積(bw pressure chemical vapor deposition, LPCVD)步驟沉積一氮化硅層于多晶硅層 上，以一光刻步驟對氮化硅層進行圖案化，以形成一圖案化光致抗蝕劑層， 以及利用一蝕刻步驟蝕刻位于圖案化光致抗蝕劑層開口內的氮化硅。其他介 電材料可選擇性地作為圖案化硬掩模，例如氮氧化硅可使用作為硬掩模。
于形成柵極堆疊層后，以一選擇性外延生長(selective epitaxial growth, SEG)生長一或多種外延半導體材料。外延半導體材料層以源/漏極進行自對 準。在一實施例中，鍺化硅外延生長于p-型金屬氧化物半導體(PMOS)晶體 管的源/漏極。在一實施例中，碳化硅外延生長于n-型金屬氧化物半導體 (NMOS)晶體管的源/漏極。形成于硅基板上位于源/漏極的外延層可誘導應力 至通道，以調整載流子遷移率，提高元件效能。
進一步實施一或多個離子注入(ion implantation)步驟，以形成不同摻雜 區(qū)，例如摻雜源/漏極及/或輕摻雜漏極(LDD)。在一實施例中，于形成柵極堆 疊層及/或外延源/漏極后，形成與柵極堆疊層對準的輕摻雜漏極(LDD)區(qū)。一 柵極間隙壁可形成于金屬柵極堆疊層側壁。之后，進行重摻雜步驟，以形成 與間隙壁外緣實質對準的重摻雜源/漏極。柵極間隙壁可為一多層結構，包括 氧化硅、氮化硅、氮氧化硅或其他介電材料。摻雜n-型摻質或p-型摻質的摻雜源/漏極與輕摻雜漏極(LDD)區(qū)可通過例如離子注入的傳統(tǒng)摻雜步驟而形 成。使用的n-型摻質可包括磷、砷及/或其他材料，p-型摻質可包括硼、銦及 /或其他材料。金屬硅化物可形成于源/漏極上，以降低接觸電阻。金屬硅化 物可通過包括沉積一金屬層以及對金屬層進行回火的步驟形成于源/漏極上， 以使金屬層與硅反應形成金屬硅化物，之后，移除未反應的金屬層。
之后，形成一層間介電層(inter-level dielectric, ILD)于基板上，并對基板 進一步實施一化學機械研磨(CMP)步驟，以平坦化基板。在一實施例中，于 形成層間介電層(ILD)前，形成一蝕刻終止層(ESL)于柵極堆疊層上。在一實 施例中，上述形成的柵極堆疊層為最終金屬柵極結構，保留于最后電路中。 在一實施例中，移除部分柵極堆疊層，以重新填入不同工藝考慮的適當材料， 例如考慮熱預算的適當材料。在此實施例中，持續(xù)進行化學機械研磨(CMP) 步驟，直至露出多晶硅表面為止。在一實施例中，將化學機械研磨(CMP)步 驟停止于硬掩模層，并以一濕蝕刻步驟移除硬掩模。
形成一多層內連線(MLI)于基板上，以電性連接不同元件，形成一功能 性電路。多層內連線(MLI)包括例如傳統(tǒng)栓塞或接觸窗的垂直內連線及例如 金屬線的水平內連線。不同內連線可由不同導電材料所構成，包括銅、鎢及 金屬硅化物。在一實施例中，以一雙鑲嵌工藝形成一銅相關的多層內連線結 構。在一實施例中，以鉤于接觸洞中形成鎢栓塞。
半導體結構200可應用于不同領域，例如數(shù)字電路、圖像感測元件、異 質半導體元件、動態(tài)隨機存取存儲器元件、單電子晶體管(SET)及/或其他微 電子元件。本發(fā)明半導體結構亦可應用于其他種類晶體管，例如單柵極晶體 管、雙柵極晶體管及其他多柵極晶體管。此外，本發(fā)明半導體結構亦可應用 于感測元件、存儲元件、邏輯元件及其他元件。
在一實施例中，本發(fā)明所公開結構應用于一 p-型金屬氧化物半導體場效 應晶體管(PMOSFET)。在一實施例中，拉伸通道與金屬柵極堆疊層與本發(fā)明 于相同有源區(qū)具有操作元件陣列與偽柵極的公開結構結合，使得相同有源區(qū) 操作元件的元件效能一致、均一。在一實施例中，n-型金屬氧化物半導體 (NMOS)晶體管、p-型金屬氧化物半導體(PMOS)晶體管與偽柵極堆疊層排列 設置于相同有源區(qū)，以形成具有理想元件效能的互補式金屬氧化物半導體 (MOS)晶體管。
15雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明，任何 本領域普通技術人員，在不脫離本發(fā)明的精神和范圍內，當可作替換與修改， 因此本發(fā)明的保護范圍當以隨附權利要求所確定的范圍為準。
權利要求
1.一種可增加通道應力的集成電路，包括一有源區(qū)，形成于一半導體基板；至少一操作元件，形成于該有源區(qū)，其中該操作元件包括一拉伸通道；以及一第一偽柵極，設置于該有源區(qū)，位于該操作元件的一側。
2. 如權利要求1所述的集成電路，還包括一偽有源區(qū)，形成于該半導體基板，鄰近該有源區(qū)， 一淺溝槽隔離物，設置于該有源區(qū)與該偽有源區(qū)之間，以及一第二偽柵極，設置于該偽有源區(qū)。
3. 如權利要求2所述的集成電路，還包括一第三偽柵極，設置于該淺溝槽隔離物上。
4. 如權利要求1所述的集成電路，其中該第一偽柵極部分位于該有源區(qū)。
5. 如權利要求1所述的集成電路，還包括一第二偽柵極，設置于該有源區(qū)，位于該操作元件的另一側。
6. 如權利要求1所述的集成電路，其中該操作元件包括一 n-型金屬氧化物半導體場效應晶體管與一 p-型金屬氧化物半導體場效應晶體管，該n-型金屬氧化物半導體場效應晶體管具有一硅源/漏極，該p-型金屬氧化物半導體場效應晶體管具有一外延鍺化硅源/漏極。
7. 如權利要求1所述的集成電路，其中該操作元件包括一n-型金屬氧化物半導體場效應晶體管與一 p-型金屬氧化物半導體場效應晶體管，該n-型金屬氧化物半導體場效應晶體管具有一外延碳化硅源/漏極，該p-型金屬氧化物半導體場效應晶體管具有一外延鍺化硅源/漏極。
8. 如權利要求1所述的集成電路，其中該操作元件還包括一金屬柵極堆疊層，該金屬柵極堆疊層包括一高介電質材料層與一金屬層，該金屬層設置于該高介電質材料層上。
9. 如權利要求1所述的集成電路，還包括一封圈區(qū)，形成于該半導體基板，以及一第二偽柵極，設置于該封圈區(qū)。
10. —種可增加通道應力的集成電路，包括一硅基板，具有一有源區(qū)與一偽有源區(qū)；一淺溝槽隔離物，設置于該有源區(qū)與該偽有源區(qū)之間；多個n-型金屬氧化物半導體晶體管與多個p-型金屬氧化物半導體晶體管，形成于該有源區(qū)，其中所述多個n-型金屬氧化物半導體晶體管包括一第一型源/漏極，所述多個p-型金屬氧化物半導體晶體管包括一第二型源/漏極，其中該第一型源/漏極是由一第一半導體材料所構成，該第二型源/漏極是由一第二半導體材料所構成，該第一半導體材料不同于該第二半導體材料；一第一偽柵極與一第二偽柵極，設置于該淺溝槽隔離物上，以使所述多個n-型金屬氧化物半導體晶體管與所述多個p-型金屬氧化物半導體晶體管位于該第一偽柵極與該第二偽柵極之間；以及一第三偽柵極，設置于該偽有源區(qū)。
11. 如權利要求IO所述的集成電路，其中該第一偽柵極與該第二偽柵極其中之一鄰接該有源區(qū)邊緣。
12. 如權利要求10所述的集成電路，其中該第一偽柵極與該第二偽柵極其中之一部分位于該有源區(qū)。
13. —種可增加通道應力的集成電路，包括一硅基板，具有一有源區(qū)與一偽有源區(qū)；一淺溝槽隔離物，形成于該硅基板，包圍該有源區(qū)且設置于該有源區(qū)與該偽有源區(qū)之間；多個場效應晶體管，形成于該有源區(qū)，其中每一場效應晶體管包括一金屬柵極堆疊層， 一源/漏極，由一不同于硅的外延半導體材料所構成，設置于該金屬柵極堆疊層兩側，以及一拉伸通道，位于該金屬柵極堆疊層下方；一第一偽金屬柵極堆疊層，設置于該有源區(qū)，位于所述多個場效應晶體管的一第一側；一第二偽金屬柵極堆疊層，設置于該有源區(qū)，位于所述多個場效應晶體管的一第二側，以使該第一偽金屬柵極堆疊層與該第二偽金屬柵極堆疊層包圍所述多個場效應晶體管；以及一第三偽金屬柵極堆疊層，設置于該偽有源區(qū)。
14. 如權利要求13所述的集成電路，其中所述多個場效應晶體管為p-型金屬氧化物半導體場效應晶體管，該外延半導體材料包括鍺化硅。
15. 如權利要求13所述的集成電路，其中所述多個場效應晶體管為n-型金屬氧化物半導體場效應晶體管，該外延半導體材料包括碳化硅。
全文摘要
本發(fā)明提供一種可增加通道應力的集成電路，包括一半導體基板，具有一有源區(qū)；至少一操作元件，形成于該有源區(qū)，其中該操作元件包括一拉伸通道；以及至少一第一偽柵極，設置于該有源區(qū)，位于該操作元件的一側。本發(fā)明提供的集成電路可增加通道應力。
文檔編號H01L27/092GK101661939SQ200910163589
公開日2010年3月3日 申請日期2009年8月28日 優(yōu)先權日2008年8月29日
發(fā)明者卡羅斯·H·迪雅茲, 莊學理, 王志慶, 蔡豪益, 許義明, 鄭光茗, 鄭心圃, 鐘昇鎮(zhèn), 陳憲偉 申請人:臺灣積體電路制造股份有限公司