專利名稱：具有金屬柵極堆疊的集成電路與其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，更特別涉及其凸起的源極/漏極結(jié)構(gòu)。
背景技術(shù)：
當(dāng)半導(dǎo)體元件如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的尺寸隨著不同的技 術(shù)節(jié)點(diǎn)越來越小，可采用高介電材料及金屬以形成柵極堆疊。如此一來，位于半導(dǎo)體基板上 的層間介電層將填入相鄰的柵極堆疊間的區(qū)域。然而高密度的柵極陣列其腳距(Pitch)過 小，使層間介電層難以有效填入相鄰的柵極堆疊間的區(qū)域。如此一來，層間介電層內(nèi)將產(chǎn)生 孔洞，造成金屬殘留或開觸(open contact)。綜上所述，目前急需新的結(jié)構(gòu)及對(duì)應(yīng)的形成方 法以解決層間介電層中的孔洞所造成的問題。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種具有金屬柵極堆疊的集成電路，包括半 導(dǎo)體基板；柵極堆疊位于半導(dǎo)體基板上，其中柵極堆疊包括高介電材料層與位于高介電材 料層上的第一金屬層；以及凸起的源極/漏極區(qū)位于柵極堆疊的側(cè)壁上，且凸起的源極/漏 極區(qū)由外延法形成；其中半導(dǎo)體基板包括硅鍺特征位于凸起的源極/漏極區(qū)下。本發(fā)明也提供一種具有金屬柵極堆疊的集成電路，包括半導(dǎo)體基板；N型金屬氧 化物半導(dǎo)體晶體管形成于半導(dǎo)體基板上，其中N型金屬氧化物半導(dǎo)體晶體管包括第一柵極 堆疊，具有高介電材料層與第一金屬層位于高介電材料層上；第一柵極間隔物位于第一柵 極堆疊的側(cè)壁上；以及第一凸起的源極及第一凸起的漏極，于水平方向接觸第一柵極間隔 物的側(cè)壁；以及P型金屬氧化物半導(dǎo)體晶體管形成于半導(dǎo)體基板上，其中P型金屬氧化物 半導(dǎo)體晶體管包括第二柵極堆疊，具有第二高介電材料層與第二金屬層位于高介電材料 層上；第二柵極間隔物位于第二柵極堆疊的側(cè)壁上；以及第二凸起的源極及第二凸起的漏 極，于水平方向接觸第二柵極間隔物的側(cè)壁。本發(fā)明還提供一種具有金屬柵極堆疊的集成電路的形成方法，包括形成犧牲柵極 堆疊于半導(dǎo)體基板上；對(duì)準(zhǔn)犧牲柵極堆疊，形成外延硅鍺的源極及漏極于該半導(dǎo)體基板中； 以及形成柵極間隔物于犧牲柵極堆疊的側(cè)壁上；以及接著對(duì)準(zhǔn)柵極間隔物，進(jìn)行外延工藝 以形成凸起的源極與凸起的漏極，且凸起的源極及凸起的漏極于水平方向接觸該柵極間隔 物的側(cè)壁。本發(fā)明能夠解決層間介電層中的孔洞所造成的問題。


圖1是本發(fā)明一實(shí)施例中的半導(dǎo)體元件的剖視圖；圖2是本發(fā)明一實(shí)施例中具有金屬柵極堆疊的半導(dǎo)體結(jié)構(gòu)的剖視圖；以及圖3 圖6是本發(fā)明另一實(shí)施例中，形成具有金屬柵極堆疊的半導(dǎo)體結(jié)構(gòu)的流程 剖視圖。
并且，上述附圖中的附圖標(biāo)記說明如下50、100、150 半導(dǎo)體元件；52、102 半導(dǎo)體基板；54、104 柵極堆疊；56、 114b 源極/漏極；58、112 柵極間隔物；60、122 蝕刻停止層；62、124 層間介電層； 64 孔洞；102a NMOS晶體管區(qū)；102b PMOS晶體管區(qū)；104a 匪OS柵極堆疊；104b PMOS柵極堆疊；106 高介電材料層；108 導(dǎo)電層；110 硬掩模層；114 第一源極/漏 極；114a LDD區(qū)；116 凸起的源極/漏極；118 第二柵極間隔物；120 淺溝槽隔離； 152 硅化物層。
具體實(shí)施例方式可以理解的是，下述內(nèi)容提供多種實(shí)施例以說明本發(fā)明的多種特征。為了簡化說 明，將采用特定的實(shí)施例、單元、及組合方式說明。然而這些特例并非用以限制本發(fā)明。此 外為了簡化說明，本發(fā)明在不同附圖中采用相同附圖標(biāo)記標(biāo)示不同實(shí)施例的類似元件，但 上述重復(fù)的附圖標(biāo)記并不代表不同實(shí)施例中的元件具有相同的對(duì)應(yīng)關(guān)系。舉例來說，形成 某一元件于另一元件上包含了兩元件為直接接觸，或者兩者間隔有其他元件這兩種情況。圖1是本發(fā)明一實(shí)施例中的半導(dǎo)體元件50的剖視圖，其包括半導(dǎo)體基板52及一 或多個(gè)位于半導(dǎo)體基板52上的柵極堆疊54。半導(dǎo)體結(jié)構(gòu)50也包含源極/漏極56于半導(dǎo) 體中，且位于每一柵極堆疊兩側(cè)上。每一柵極堆疊54包含高介電材料層與形成于高介電材 料層上的導(dǎo)電層，還包含位于導(dǎo)電層上的硬掩模層。半導(dǎo)體元件還包含柵極間隔物58于柵 極堆疊的側(cè)壁上。此外，蝕刻停止層60是形成于對(duì)應(yīng)的柵極堆疊頂部及間隔物的側(cè)壁上。 層間介電層62則形成于柵極堆疊上以及相鄰的柵極堆疊之間的空隙(gap)。當(dāng)柵極堆疊之 間的空隙尺寸太小時(shí)，層間介電層62將無法完全填滿空隙而形成孔洞(void)64。這將造成 金屬殘留及開觸。在一實(shí)施例中，柵極堆疊的導(dǎo)電層包含多晶硅。在另一實(shí)施例中，柵極堆 疊的導(dǎo)電層包含金屬層，以及位于金屬層上的多晶硅層。圖2是本發(fā)明一實(shí)施例中具有金屬柵極堆疊的半導(dǎo)體結(jié)構(gòu)100的剖視圖，其包括 半導(dǎo)體基板102及一或多個(gè)位于半導(dǎo)體基板102上的柵極堆疊104。每一柵極堆疊104包 含高介電材料層106與形成于高介電材料層106上的導(dǎo)電層108，還包含位于導(dǎo)電層108上 的硬掩模層110。半導(dǎo)體元件還包含柵極間隔物112于柵極堆疊104的側(cè)壁上。在一實(shí)施 例中，導(dǎo)電層108包含多晶硅。在另一實(shí)施例中，導(dǎo)電層108包含金屬層，及位于金屬層上 的多晶硅層。半導(dǎo)體元件100也包含第一源極/漏極114形成于基板中并未于每一柵極堆疊的 兩側(cè)上。此外，凸起的源極/漏極特征116是形成于半導(dǎo)體基板上，分別于水平方向接觸柵 極間隔物且于垂直方向接觸第一源極/漏極，如圖2所示。凸起的源極/漏極特征116的 形成方法為外延工藝，其形成順序在形成柵極間隔物之后。在一實(shí)施例中，凸起的源極/漏 極特征為硅，其形成方法為外延硅工藝。如此一來，結(jié)晶硅將形成于第一源極/漏極上。在 一實(shí)施例中，凸起的源極/漏極其厚度為約200埃。在另一實(shí)施例中，凸起的源極/漏極其 厚度約介于100埃至400埃之間。由于形成順序晚于柵極間隔物，凸起的源極/漏極將填 入相鄰的柵極堆疊間的空隙中較低的部分，如圖2所示。在一實(shí)施例中，第一柵極/源極包括輕摻雜漏極(LDD)及重?fù)诫s源極/漏極。在 另一實(shí)施例中，柵極堆疊側(cè)壁上的間隔物包含第一柵極間隔物112，且還包含第二柵極間隔物118，其中LDD對(duì)準(zhǔn)柵極堆疊的側(cè)壁外緣，而重?fù)诫s源極/漏極對(duì)準(zhǔn)第一柵極間隔物112的外緣，而凸起的源極/漏極則對(duì)準(zhǔn)第二柵極間隔物118的外緣。在一工藝中，LDD的形成 順序晚于柵極堆疊，接著形成第一柵極間隔物112，再形成重?fù)诫s源極/漏極，之后形成第 二柵極間隔物118，最后形成凸起的源極/漏極。在另一實(shí)施例中，半導(dǎo)體基板102還包括 多種隔離結(jié)構(gòu)，如淺溝槽隔離(STI) 120。此外，蝕刻停止層122是形成于對(duì)應(yīng)的柵極堆疊頂部，以及位于相鄰柵極堆疊間 的空隙中的凸起的源極/漏極上。層間介電層124是形成于柵極堆疊頂部，以及柵極堆疊 之間的空隙中。由于柵極堆疊之間的空隙其較低的部分已填入凸起的源極/漏極116，可降 低空隙的深寬比。如此一來，當(dāng)層間介電層124填入柵極堆疊之間的空隙時(shí)，可避免形成孔 洞并進(jìn)一步改善元件。在多個(gè)實(shí)施例中，蝕刻停止層的厚度介于200埃至400埃之間。柵極堆疊的厚度 介于600埃至1200埃之間。在一實(shí)施例中，柵極堆疊還包括多晶硅層夾設(shè)于金屬層與硬掩 模層之間。柵極堆疊也包含界面層于高介電材料層與半導(dǎo)體基板之間。在一實(shí)施例中，依 序形成多層材料之后，再以光刻工藝曝光及蝕刻工藝等圖案化方法形成柵極堆疊。接著形 成LDD特征于基板中，再形成柵極間隔物于柵極堆疊側(cè)壁。之后形成第一柵極/源極與基 板中，再形成凸起的源極/漏極特征。接著進(jìn)行多種工藝步驟以完成半導(dǎo)體元件100。在一實(shí)施例中，以化學(xué)機(jī)械研磨 工藝(CMP)研磨層間介電層，直到露出甚至移除部分的柵極堆疊。在上述半導(dǎo)體元件100 中，柵極堆疊可作為犧牲柵極(dummy gate)，其中部分的柵極堆疊將被移除，以形成柵極 溝槽于柵極間隔物之間。接著將一或多層金屬層填入柵極溝槽，以形成半導(dǎo)體元件的金屬 柵極堆疊。由于金屬柵極的形成步驟晚于源極/漏極，上述流程可視作后柵極工藝(gate last process) 0在一實(shí)施例中，移除多晶硅層以形成柵極溝槽后，再分別對(duì)應(yīng)NMOS晶體管 及PMOS晶體管填入不同的金屬層。在另一實(shí)施例中，PMOS晶體管的源極/漏極的第一源 極/漏極包含硅鍺特征，其形成方式為外延工藝。如此一來，結(jié)晶態(tài)的硅鍺特征可形成于硅 基板中，以施加應(yīng)力至PMOS晶體管的通道，以增加載子移動(dòng)率并改善元件表現(xiàn)。圖3 圖6是本發(fā)明另一實(shí)施例中，形成具有金屬柵極堆疊的半導(dǎo)體結(jié)構(gòu)的流程 剖視圖。半導(dǎo)體元件150的結(jié)構(gòu)與對(duì)應(yīng)的形成方法將配合圖3 圖6說明如下。如圖3所示，半導(dǎo)體元件150包含半導(dǎo)體基板，其具有NMOS晶體管區(qū)102a及PMOS 晶體管區(qū)102b。NMOS柵極堆疊104a及PMSO柵極堆疊104b分別形成于半導(dǎo)體基板上的 NMOS晶體管區(qū)102a及PMOS晶體管區(qū)102b。每一柵極堆疊包含高介電材料層106及形成 于高介電材料層上的多晶硅層108，且還包含硬掩模層110于多晶硅層上。在一實(shí)施例中， 每一柵極堆疊還包含蓋層于多晶硅層108與高介電材料層106之間。在另一實(shí)施例中，界 面層如氧化硅層可形成于半導(dǎo)體基板102與高介電材料層106之間。在一實(shí)施例中，半導(dǎo) 體基板102還包含隔離結(jié)構(gòu)如淺溝槽隔離120。半導(dǎo)體元件還包含LDD區(qū)114a于基板上，其形成方法是對(duì)準(zhǔn)對(duì)應(yīng)柵極堆疊的一或 多道離子注入工藝，其摻雜種類因NMOS晶體管或PMOS晶體管的需要而不同。半導(dǎo)體元件 還包含柵極間隔物于每一柵極堆疊的側(cè)壁上。在一實(shí)施例中，第一柵極間隔物112是形成 于柵極堆疊的側(cè)壁上。接著形成重?fù)诫s的源極/漏極114b于基板中，其形成方法為對(duì)準(zhǔn)第 一柵極間隔物112的一或多道離子注入工藝，其摻雜種類因NMOS晶體管或PMOS晶體管的需要而不同。此外，通過外延法形成硅鍺特征于基板的PMOS晶體管區(qū)上，使結(jié)晶態(tài)的硅鍺特征 形成于硅基板上，可施加應(yīng)力至PMOS晶體管的通道，以增加載子移動(dòng)率并改善元件表現(xiàn)。 硅鍺特征的形成順序可早于源極/漏極的形成順序。如此一來，形成源極/漏極的離子注 入工藝可施加至PMOS晶體管區(qū)中的硅鍺特征。在形成硅鍺特征時(shí)，可采用圖案化的掩模層 保護(hù)NMOS晶體管區(qū)。在一實(shí)施例中，圖案化的掩模層為光刻工藝所形成的圖案化光致抗蝕 劑層。在一實(shí)施例中，可直接在PMOS晶體管區(qū)的硅基板進(jìn)行外延工藝。在另一實(shí)施例中， 可采用蝕刻工藝使PMOS晶體管區(qū)的源極/漏極區(qū)產(chǎn)生凹陷，再對(duì)凹陷的源極/漏極區(qū)進(jìn)行 硅鍺外延工藝。在此例中，源極/漏極包含硅鍺合金。如圖4所示，形成第二柵極間隔物118于柵極堆疊的側(cè)壁上。在一實(shí)施例中，第 二柵極間隔物是形成于第一柵極間隔物112的側(cè)壁上，并于水平方向接觸第一柵極間隔物 112。如圖5所示，形成凸起的源極/漏極116于半導(dǎo)體基板上，于水平方向接觸第二柵 極間隔物118的側(cè)壁，并于垂直方向接觸在圖3中形成的源極與漏極114b。凸起的源極/ 漏極116的形成方法為外延，其形成順序晚于柵極間隔物的形成順序。在一實(shí)施例中，凸起 的源極/漏極116是由硅外延工藝形成的硅。如此一來，可形成結(jié)晶態(tài)的硅于第一源極/漏 極上。在一實(shí)施例中，凸起的源極/漏極116的厚度約為200埃。在另一實(shí)施例中，凸起的 源極/漏極116的厚度約介于100埃至400埃之間。凸起的源極/漏極其形成順序晚于柵 極間隔物的形成順序，因此可填入相鄰的柵極間隔物之間的空隙的較低部分，如圖5所示。如圖6所示，形成硅化物層152于凸起的源極/漏極上，以降低接觸電阻。硅化 物層152的形成方式可包含沉積金屬層及回火金屬層，使金屬層與硅層反應(yīng)形成硅化物層 后，再移除未反應(yīng)的金屬層。形成具有金屬柵極的半導(dǎo)體元件的其他工藝如下。在一實(shí)施例中，形成蝕刻停止 層122于柵極堆疊頂部及位于相鄰的柵極堆疊間的空隙底部的凸起的源極/漏極上。接著 形成層間介電層124于蝕刻停止層上，以填入柵極堆疊之間的空隙。由于較低部分的空隙 已填入凸起的源極/漏極，可降低空隙的深寬比。如此一來，當(dāng)層間介電層124填入柵極堆 疊之間的空隙時(shí)，可避免形成孔洞。在不同的實(shí)施例中，蝕刻停止層122的厚度約介于200 埃至400埃之間。柵極堆疊如104a或104b的厚度則約介于600埃至1200埃之間。在一 實(shí)施例中，柵極堆疊也包含界面層如氧化硅夾設(shè)于高介電材料層106及半導(dǎo)體基板102之 間。接著可進(jìn)行其他工藝如CMP研磨層間介電層，直到露出甚至移除部分的柵極堆 疊。在上述半導(dǎo)體元件150中，柵極堆疊可作為犧牲柵極(dummygate)，其中部分的柵極堆 疊將被移除，以形成柵極溝槽于柵極間隔物之間。接著將一或多層金屬層填入柵極溝槽，以 形成半導(dǎo)體元件的金屬柵極堆疊。在一實(shí)施例中，移除多晶硅層以形成柵極溝槽后，再分別 對(duì)應(yīng)NMOS晶體管及PMOS晶體管填入不同的金屬層(或金屬柵極層)。在此例中，NMOS與 PMOS的金屬層材質(zhì)不同以符合不同工作函數(shù)的需求。金屬層可包含氮化鈦、氮化鉭、氮化 鎢、鋁化鈦、氮鋁化鈦、或鈦等材質(zhì)的組合以分別符合NMOS及PMOS晶體管的需求。在一實(shí)施例中，高介電材料層的形成方法可為分子層沉積(ALD)。其他形成高介電 材料層的方法還包括金屬有機(jī)化學(xué)機(jī)械沉積(MOCVD)、物理氣相沉積(PVD)、紫外線-臭氧氧化法、以及分子束晶(MBE)。在一實(shí)施例中，高介電材料包含氧化鉿。在另一實(shí)施例中，高 介電材料包含氧化鋁。此外，高介電材料層也包含金屬氮化物、金屬硅酸鹽、或其他金屬氧 化物。金屬柵極層的形成方法可為PVD或其他合適工藝。金屬柵極層包含氮化鈦。此外，可進(jìn)一步形成蓋層于高介電材料層與金屬柵極層之間。蓋層可為氧化鑭或其他合適材料。 此外，可進(jìn)一步形成第二金屬層于第一金屬層與后續(xù)填入柵極溝槽內(nèi)的金屬層之間。第二 金屬層的材質(zhì)可為鋁或鎢。在一實(shí)施例中，柵極間隔物可為多層結(jié)構(gòu)，其材質(zhì)包含氧化硅、氮化硅、氮氧化硅、 或其他介電材料。用以摻雜適當(dāng)區(qū)域的N型摻質(zhì)包括磷、砷、和/或其他材料，P型摻雜包 括硼、銦、和/或其他材料。接著可進(jìn)一步形成多層內(nèi)連線(MLI)結(jié)構(gòu)，其包含垂直內(nèi)連線如公知穿孔或接觸 孔，以及水平內(nèi)連線如金屬線路。不同的內(nèi)連線特征可為不同的導(dǎo)電材料如銅、鎢、或硅化 物。在一實(shí)施例中，鑲嵌工藝可用以形成銅內(nèi)連線結(jié)構(gòu)。在另一實(shí)施例中，鎢可用以作為接 觸孔的鎢插塞。半導(dǎo)體基板包含硅。此外，基板也包含鍺或硅鍺合金。半導(dǎo)體基板可進(jìn)一步包含 其他隔離特征以隔離不同元件。上述隔離特征可包含不同工藝技術(shù)所形成的不同結(jié)構(gòu)。舉 例來說，隔離特征可包含淺溝槽隔離，其形成方法是以蝕刻基板以形成溝槽，接著填入絕緣 材料如氧化硅、氮化硅、或氮氧化硅于溝槽中。填滿的溝槽可具有多層結(jié)構(gòu)如熱氧化襯墊層 及填入溝槽中的氮化硅層。在一實(shí)施例中，淺溝槽隔離的工藝順序如下形成氧化墊層、形 成低壓化學(xué)氣相沉積(LPCVD)的氮化物層、以光致抗蝕劑及光罩進(jìn)行圖案化以形成淺溝槽 隔離的開口、蝕刻基板以形成溝槽、選擇性的成長一熱氧化襯墊層以改良溝槽界面、以CVD 氧化層填入溝槽、使用CMP回蝕刻、以及剝除氮化物以保留淺溝槽隔離結(jié)構(gòu)。在一實(shí)施例中，用以進(jìn)行多種圖案化的光刻工藝可包含涂布光致抗蝕劑、軟烘烤、 光罩對(duì)準(zhǔn)、曝光、曝光后烘烤、顯影光致抗蝕劑、以及硬烘烤。上述光刻工藝的曝光步驟可插 入甚至取代為其他方法如無光罩光刻、電子束直寫、離子束直寫、以及分子轉(zhuǎn)印。在另一實(shí)施例中，用以形成柵極堆疊的硬掩模包含氮化硅?？赏ㄟ^光刻工藝的圖 案化光致抗蝕劑層及蝕刻工藝，進(jìn)一步圖案化氮化硅層。此外，其他介電材料也可作為圖案 化硬掩模層。舉例來說，氮氧化硅可作為硬掩模層。在其他實(shí)施例中，氧化硅層可作為高介 電材料層與基板之間的界面層，其形成方法可為熱氧化法或ALD。本發(fā)明的應(yīng)用并不限于含有MOS晶體管的半導(dǎo)體結(jié)構(gòu)，可延伸至其他含有柵極堆 疊的集成電路。舉例來說，半導(dǎo)體元件可含有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)晶胞、單電子晶 體管(SET)、和/或其他微電子元件(統(tǒng)稱為微電子元件)。在另一實(shí)施例中，半導(dǎo)體元件 150包含鰭式場效應(yīng)晶體管(FinFET)。本發(fā)明也可應(yīng)用于其他種類的晶體管，如單柵極晶 體管、雙柵極晶體管、及其他多重柵極晶體管，也可應(yīng)用于多種領(lǐng)域如太陽能電池、記憶晶 胞、邏輯晶胞、或類似領(lǐng)域。雖然本發(fā)明已公開多種實(shí)施例如上，本領(lǐng)域普通技術(shù)人員應(yīng)理解上述內(nèi)容在不偏 離本發(fā)明精神的前提下可加入多種變化、取代、及替換。舉例來說，半導(dǎo)體基板可包含外延 層。舉例來說，基板可含有外延層于基體(bulk)半導(dǎo)體材料上。此外，基板可含有應(yīng)力以 改良表現(xiàn)。舉例來說，外延層可包含與基體半導(dǎo)體材料不同的半導(dǎo)體材料，比如以SEG法形成硅層于硅鍺基體上。此外，基板可包含絕緣層上半導(dǎo)體(SOI)結(jié)構(gòu)，如介電埋層。此外，基板可包含介電埋層如氧化埋層(BOX)，其形成方法氧注入分離技術(shù)(SIMOX)、晶片粘合、 選擇性外延成長(SEG)、或其他合適方法。上述元件結(jié)構(gòu)及方法在相同腳距和/或接觸開口的條件下，可降低空隙填充的問 題。在其他實(shí)施例中，上述元件結(jié)構(gòu)及方法可采用下列策略以改良問題，比如改變間隔物及 蝕刻停止層的輪廓、采用較佳填充空隙的介電材料、在沉積層間介電層前先移除硬掩模層 及多晶硅層、或上述的組合。如此一來，本發(fā)明提供具有金屬柵極堆積的集成電路，包含半導(dǎo)體基板；柵極堆 疊位于半導(dǎo)體基板上，其中柵極堆疊包括高介電材料層與位于高介電材料層上的第一金屬 層；以及凸起的源極/漏極區(qū)位于柵極堆疊的側(cè)壁上。在本發(fā)明的集成電路中，柵極堆疊可進(jìn)一步包含柵極間隔物于柵極結(jié)構(gòu)與凸起的 源極/漏極區(qū)之間。凸起的源極/漏極區(qū)包含硅。半導(dǎo)體基板可包含硅鍺特征于凸起的源 極/漏極區(qū)下。源極/漏極區(qū)及柵極堆疊可為部分的PMOS晶體管。在一實(shí)施例中，凸起的 源極/漏極區(qū)的形成方法為外延工藝。柵極堆疊可進(jìn)一步包含界面層夾設(shè)于半導(dǎo)體基板與 高介電材料層之間。界面層可為氧化硅。第一金屬層包含金屬材料如鈦、氮化鈦、氮化鉭、鋁 化鈦、氮鋁化鈦、氮化鎢、或上述的組合。柵極堆疊可包含第二金屬層于第一金屬層上。第 二金屬層可包含金屬材料如鎢或鋁。柵極堆疊可還包含額外材料夾設(shè)于第一金屬層與高介 電材料之間，其材質(zhì)為氧化鑭及氧化鋁二者中至少一者。凸起的源極/漏極區(qū)的厚度約為 200 埃。本發(fā)明也提供一種具有金屬柵極堆疊的集成電路，包括半導(dǎo)體基板；N型金屬氧 化物半導(dǎo)體(NMOS)晶體管形成于半導(dǎo)體基板上，其中N型金屬氧化物半導(dǎo)體晶體管包括第 一柵極堆疊，具有高介電材料層與第一金屬層位于高介電材料層上；第一柵極間隔物位于 第一柵極堆疊的側(cè)壁上；以及第一凸起的源極及第一凸起的漏極，于水平方向接觸第一柵 極間隔物的側(cè)壁。上述集成電路也包含P型金屬氧化物半導(dǎo)體(PMOS)晶體管形成于半導(dǎo) 體基板上，其中P型金屬氧化物半導(dǎo)體晶體管包括第二柵極堆疊，具有第二高介電材料層 與第二金屬層位于高介電材料層上；第二柵極間隔物位于第二柵極堆疊的側(cè)壁上；以及第 二凸起的源極及第二凸起的漏極，于水平方向接觸第二柵極間隔物的側(cè)壁。上述集成電路可還包含第一源極/漏極如硅，分別位于第一凸起的源極/漏極下； 以及第二源極/漏極如硅鍺合金，分別位于第二凸起的源極/漏極下。第一凸起的源極/ 漏極與第二凸起的源極/漏極可包含硅。本發(fā)明也提供形成半導(dǎo)體元件的方法，包括在半導(dǎo)體基板上形成第一柵極堆疊于 NMOS晶體管區(qū)域，以及形成第二柵極堆疊于PMOS晶體管區(qū)域。接著在PMOS晶體管區(qū)域形 成外延硅鍺源極/漏極于半導(dǎo)體基板中。接著形成柵極間隔物層于第一柵極堆疊與第二柵 極堆疊的側(cè)壁上，再進(jìn)行外延工藝以形成凸起的源極/漏極區(qū)于PMOS晶體管區(qū)域及NMOS 晶體管區(qū)域。上述方法可進(jìn)一步形成硅化物層于凸起的源極/漏極上。上述外延工藝可包 含硅外延工藝。本發(fā)明還提供一種具有金屬柵極堆疊的集成電路的形成方法，包括形成犧牲柵極 堆疊于半導(dǎo)體基板上；對(duì)準(zhǔn)犧牲柵極堆疊，形成外延硅鍺的源極及漏極于該半導(dǎo)體基板中； 以及形成柵極間隔物于犧牲柵極堆疊的側(cè)壁上；以及接著對(duì)準(zhǔn)柵極間隔物，進(jìn)行外延工藝以形成凸起的源極與凸起的漏極，且凸起的源極及凸起的漏極于水平方向接觸該柵極間隔 物的側(cè)壁。上述方法可進(jìn)一步形成硅化物于凸起的源極/漏極。在另一實(shí)施例中，可進(jìn)一步 形成層間介電層于半導(dǎo)體基板上；移除至少部分的犧牲柵極堆疊，以形成柵極溝槽；以及 形成金屬層于柵極溝槽中。移除至少部分的犧牲柵極堆疊的步驟可包含移除犧牲柵極堆疊 的多晶硅。本發(fā)明也提供另一種形成具有金屬柵極堆疊的半導(dǎo)體元件的方法，包括形成柵極 堆疊于半導(dǎo)體基板上；形成柵極間隔物于柵極堆疊的側(cè)壁上；對(duì)準(zhǔn)柵極間隔物進(jìn)行外延工 藝以形成凸起的源極/漏極，使其于水平方向接觸柵極間隔物的側(cè)壁；形成層間介電層于 半導(dǎo)體基板上；移除部分的柵極堆疊，以形成柵極溝槽；以及形成金屬層于柵極溝槽中。在 此方法中，形成柵極堆疊的方法 包含形成高介電材料及多晶硅層。移除部分的柵極堆疊可 包含移除多晶硅層。上述方法可進(jìn)一步形成外延硅鍺特征于半導(dǎo)體基板中，上述步驟是對(duì) 準(zhǔn)柵極堆疊，且其工藝順序早于形成凸起的源極/漏極的外延工藝。雖然本發(fā)明已以數(shù)個(gè)較佳實(shí)施例公開如上，然而其并非用以限定本發(fā)明，任何本 領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤飾，因此本發(fā) 明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種具有金屬柵極堆疊的集成電路，包括一半導(dǎo)體基板；一柵極堆疊位于該半導(dǎo)體基板上，其中該柵極堆疊包括一高介電材料層與位于該高介電材料層上的一第一金屬層；以及一凸起的源極/漏極區(qū)位于該柵極堆疊的側(cè)壁上，且該凸起的源極/漏極區(qū)由外延法形成；其中該半導(dǎo)體基板包括一硅鍺特征位于該凸起的源極/漏極區(qū)下。
2.如權(quán)利要求1所述的具有金屬柵極堆疊的集成電路，其中該柵極堆疊還包括一柵極 間隔物位于該柵極堆疊與該凸起的源極/漏極區(qū)之間。
3.如權(quán)利要求1所述的具有金屬柵極堆疊的集成電路，其中該柵極堆疊還包括一氧化 硅層位于該半導(dǎo)體基板與該高介電材料層之間。
4.如權(quán)利要求1所述的具有金屬柵極堆疊的集成電路，其中該柵極堆疊還包括一第二 金屬層于該第一金屬層上。
5.如權(quán)利要求1所述的具有金屬柵極堆疊的集成電路，其中該柵極堆疊還包括一額外 材料位于該第一金屬層與該高介電材料層之間，且該額外材料是氧化鑭與氧化鋁兩者中至 少一者。
6.一種具有金屬柵極堆疊的集成電路，包括 一半導(dǎo)體基板；一 N型金屬氧化物半導(dǎo)體晶體管形成于該半導(dǎo)體基板上，其中該N型金屬氧化物半導(dǎo) 體晶體管包括一第一柵極堆疊，具有一高介電材料層與一第一金屬層位于該高介 電材料層上；一第一柵極間隔物位于該第一柵極堆疊的側(cè)壁上；以及一第一凸起的源極及一第一凸起的漏極，于水平方向接觸該第一柵極間隔物的側(cè)壁；以及一 P型金屬氧化物半導(dǎo)體晶體管形成于該半導(dǎo)體基板上，其中該P(yáng)型金屬氧化物半導(dǎo) 體晶體管包括一第二柵極堆疊，具有該第二高介電材料層與一第二金屬層位于該高介電材料層上； 一第二柵極間隔物位于該第二柵極堆疊的側(cè)壁上；以及一第二凸起的源極及一第二凸起的漏極，于水平方向接觸該第二柵極間隔物的側(cè)壁。
7.如權(quán)利要求6所述的具有金屬柵極堆疊的集成電路，還包括一第一源極及一第一漏極分別位于該第一凸起的源極及該第一凸起的漏極下，且該第 一源極及該第一漏極包括硅；以及一第二源極及一第二漏極分別位于該第二凸起的源極及該第二凸起的漏極下，且該第 二源極及該第二漏極包括硅鍺合金。
8.一種具有金屬柵極堆疊的集成電路的形成方法，包括 形成一犧牲柵極堆疊于一半導(dǎo)體基板上；對(duì)準(zhǔn)該犧牲柵極堆疊，形成一外延硅鍺的源極及漏極于該半導(dǎo)體基板中；以及 形成一柵極間隔物于該犧牲柵極堆疊的側(cè)壁上；以及接著對(duì)準(zhǔn)該柵極間隔物，進(jìn)行一外延工藝以形成一凸起的源極與一凸起的漏極，且該 凸起的源極及該凸起的漏極于水平方向接觸該柵極間隔物的側(cè)壁。
9.如權(quán)利要求8所述的具有金屬柵極堆疊的集成電路的形成方法，還包括形成一硅化 物于該凸起的源極及該凸起的漏極上。
10.如權(quán)利要求8所述的具有金屬柵極堆疊的集成電路的形成方法，還包括 形成一層間介電層于該半導(dǎo)體基板上；移除至少部分該犧牲柵極堆疊以形成一柵極溝槽；以及 形成一金屬層于該柵極溝槽中。
11.如權(quán)利要求10所述的具有金屬柵極堆疊的集成電路的形成方法，其中移除至少部 分該犧牲柵極堆疊的步驟包括移除該犧牲柵極堆疊中的多晶硅。
12.如權(quán)利要求8所述的具有金屬柵極堆疊的集成電路的形成方法，還包括在進(jìn)行該 外延工藝前先形成一外延硅鍺特征于該半導(dǎo)體基板中，且該外延特征對(duì)準(zhǔn)該犧牲柵極堆疊。
13.如權(quán)利要求8所述的具有金屬柵極堆疊的集成電路的形成方法，其中形成該犧牲 柵極堆疊的步驟包括形成一第一柵極堆疊于一 P型金屬氧化物半導(dǎo)體晶體管區(qū)域；還包括形成一第二柵極堆疊于一 N型金屬氧化物半導(dǎo)體晶體管區(qū)域；以及 其中形成外延硅鍺源極與漏極的步驟包括形成該外延硅鍺源極與漏極于該P(yáng)型金屬 氧化物半導(dǎo)體晶體管區(qū)域。
14.如權(quán)利要求8所述的具有金屬柵極堆疊的集成電路的形成方法，其中進(jìn)行該外延 工藝的步驟包括進(jìn)行一外延硅工藝。
全文摘要
本發(fā)明提供一種具有金屬柵極堆疊的集成電路與其形成方法，該集成電路包括半導(dǎo)體基板；柵極堆疊位于半導(dǎo)體基板上，其中柵極堆疊包括高介電材料層與位于高介電材料層上的第一金屬層；以及凸起的源極/漏極區(qū)位于柵極堆疊的側(cè)壁上，且凸起的源極/漏極區(qū)由外延法形成；其中半導(dǎo)體基板包括硅鍺特征位于凸起的源極/漏極區(qū)下。本發(fā)明能夠解決層間介電層中的孔洞所造成的問題。
文檔編號(hào)H01L21/8238GK101814492SQ20091016359
公開日2010年8月25日 申請(qǐng)日期2009年8月28日 優(yōu)先權(quán)日2008年8月28日
發(fā)明者莊學(xué)理, 李后儒, 鄭光茗, 鄭鈞隆 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司