專利名稱：Cmos晶體管應(yīng)力記憶處理方法和cmos晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造技術(shù)領(lǐng)域，尤其是涉及一種CMOS晶體管的應(yīng)力記憶 處理方法和CMOS晶體管。
背景技術(shù)：
等離子體處理已經(jīng)廣泛應(yīng)用于半導(dǎo)體器件制造領(lǐng)域。但在制造過程中，等離子體 會(huì)累積在器件的柵極1’上(參見圖1)，當(dāng)累積的等離子體電荷達(dá)到某個(gè)閾值量時(shí)，位于柵 極1’和襯底2’之間的柵氧化層3’上的電場會(huì)擊穿柵氧化層3’，損傷器件，這種現(xiàn)象叫做 PID (Plasma Induced Damage，等離子體誘導(dǎo)損傷)。PID在65G(Generic)工藝流程中比在65LL(Low Leakage)工藝流程中更為嚴(yán) 重，這主要是因?yàn)?5G工藝需要應(yīng)用等離子體處理的流程更多，例如其使用的SMT(StreSS Memorization Technology,應(yīng)力記憶技術(shù))。CMOS晶體管分為NMOS晶體管和PMOS晶體管，每個(gè)CMOS晶體管包括柵極、源極、 漏極、柵氧化層、柵極側(cè)壁和導(dǎo)電溝道，所述柵極側(cè)壁的內(nèi)層為氧化硅層，外層為氮化硅 層。在形成CMOS晶體管的柵極側(cè)壁30’后，通過雜質(zhì)離子注入形成源極S、漏極D(如圖 2所示)，之后使用SMT對(duì)CMOS晶體管進(jìn)行處理。SMT的過程是1)先采用PECVD (Plasma EnhancedChemical Vapor D印osition，等離子體增強(qiáng)化學(xué)氣相沉積)在形成有CMOS晶體 管的襯底上表面淀積緩沖氧化層40’和應(yīng)力SiN層50’(參見圖3) ；2)在NMOS晶體管10’ 的上表面保留應(yīng)力SiN層50’，對(duì)于PMOS晶體管20’不進(jìn)行應(yīng)力記憶處理；因此需要先將 PMOS晶體管20’上的應(yīng)力SiN層50’去除；可以先將NMOS晶體管10’的上表面用光刻膠 保護(hù)起來，采用等離子體刻蝕去除PMOS晶體管20’上表面的應(yīng)力SiN層50’，所述刻蝕氣 體可以采用CF4、CHF3、O2和Ar的組合氣體；在去除PMOS晶體管20’上表面的應(yīng)力SiN層 50’后，移除NMOS晶體管10’表面的光刻膠(如圖4所示)；3)對(duì)帶有CMOS晶體管的襯底 進(jìn)行退火處理，將NMOS晶體管10’上表面的應(yīng)力SiN層51’中的壓應(yīng)力記憶到NMOS晶體 管10’的導(dǎo)電溝道中；4)然后用濕法刻蝕將所述襯底上表面的應(yīng)力SiN層51’和下表面與 CMOS晶體管柵極側(cè)壁30’同步形成的SiN層5’去除(參見圖5) ；5)再將去除了應(yīng)力SiN 層51’和SiN層5’的襯底上表面的緩沖氧化層40’和下表面與CMOS晶體管柵極側(cè)壁同步 形成的SiO2層4’去除，得到NMOS晶體管10’帶有壓應(yīng)力的CMOS晶體管(參見圖6)。帶 有壓應(yīng)力的NMOS晶體管100’，其導(dǎo)電溝道由于壓應(yīng)力的擠壓作用，電子的遷移率會(huì)提高； 當(dāng)柵極電壓發(fā)生變化時(shí)，NMOS晶體管100’的反應(yīng)速度更快，由此提了器件的反應(yīng)靈敏度。SMT被大量應(yīng)用于CMOS晶體管的制造工藝中。但是，使用SMT處理過的CMOS晶體 管受PID影響的可能性和程度更高，導(dǎo)致產(chǎn)品的穩(wěn)定性和良率受到影響。在2009年9月10日公開的公開號(hào)為US20090224326A1的美國發(fā)明專利申請(qǐng)公開 說明書中，公開了一種使用保護(hù)電路降低PID的方法，但是顯然，增加保護(hù)電路會(huì)增加整個(gè) 集成電路的面積，不適應(yīng)集成電路小型化的發(fā)展趨勢(shì)?，F(xiàn)有技術(shù)中還存在一些減少SMT工 藝后出現(xiàn)PID現(xiàn)象的其他嘗試，如降低SMT中應(yīng)力氮化硅層的沉積溫度、將淀積緩沖氧化層的工藝由LDSR0(Low Deposition Rate Silicon Rich Oxide，低速率沉積富硅氧化物)改 為 SACVD (Sub-Atmospheric Chemical Vapor D印osition，次常壓化學(xué)氣相沉積)、或改變 應(yīng)力氮化硅層的刻蝕偏壓等，但大量實(shí)驗(yàn)結(jié)果顯示上述做法的效果都不理想，經(jīng)過SMT后 的CMOS晶體管出現(xiàn)PID的概率依然很高。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種CMOS晶體管的應(yīng)力記憶處理方法和CMOS晶體管，以降 低在SMT工藝后CMOS晶體管出現(xiàn)等離子體誘導(dǎo)損傷的概率。本發(fā)明提供了一種CMOS晶體管的應(yīng)力記憶處理方法，包括提供一個(gè)形成有CMOS晶體管的襯底，所述襯底的下表面具有與所述CMOS晶體管 的柵極側(cè)壁內(nèi)層對(duì)應(yīng)的氧化硅層和位于所述氧化硅層下表面并與所述柵極側(cè)壁外層對(duì)應(yīng) 的氮化硅層；在所述CMOS晶體管的上表面依次淀積緩沖氧化層和應(yīng)力氮化硅層；若所述CMOS晶體管包括NOMS晶體管和PMOS晶體管，則去除所述PMOS晶體管上 表面的應(yīng)力氮化硅層；對(duì)所述襯底進(jìn)行退火，使NMOS晶體管表面應(yīng)力氮化硅層的壓應(yīng)力記 憶到NMOS晶體管的導(dǎo)電溝道中；去除所述NMOS晶體管上表面的應(yīng)力氮化硅層并去除所述 緩沖氧化層，所述襯底的下表面保留有與所述柵極側(cè)壁對(duì)應(yīng)的氧化硅層和氮化硅層；若所述CMOS晶體管包括NOMS晶體管，則對(duì)所述襯底進(jìn)行退火，使NMOS晶體管表 面應(yīng)力氮化硅層的壓應(yīng)力記憶到NMOS晶體管的導(dǎo)電溝道中；去除所述NMOS晶體管上表面 的應(yīng)力氮化硅層和緩沖氧化層，所述襯底的下表面保留有與所述柵極側(cè)壁對(duì)應(yīng)的氧化硅層 和氮化硅層。所述去除NMOS晶體管上表面應(yīng)力氮化硅層和所述緩沖氧化層采用干法刻蝕工 藝。所述去除NMOS晶體管上表面應(yīng)力氮化硅層和所述緩沖氧化層采用先干法刻蝕、 后濕法刻蝕的工藝步驟。去除所述NMOS晶體管上表面應(yīng)力氮化硅層具體為使用干法刻蝕去除第一厚度 的應(yīng)力氮化硅層；使用濕法刻蝕去除第二厚度的應(yīng)力氮化硅層；所述第一厚度與第二厚度 的和為所述應(yīng)力氮化硅層的總厚度，且第二厚度小于所述襯底下表面的氮化硅層厚度。去除所述NMOS晶體管上表面應(yīng)力氮化硅層和所述緩沖氧化層具體為使用干法 刻蝕去除所述應(yīng)力氮化硅層和第三厚度的緩沖氧化層；使用濕法刻蝕去除第四厚度的緩沖 氧化層；所述第三厚度與第四厚度的和為所述緩沖氧化層的總厚度。在對(duì)所述襯底退火后、以及在去除NMOS晶體管上表面應(yīng)力氮化硅層和所述緩沖 氧化層之前，還包括在所述襯底下表面的氮化硅層上涂覆保護(hù)層；則所述去除匪OS晶體管 上表面應(yīng)力氮化硅層和所述緩沖氧化層采用濕法刻蝕工藝，并在濕法刻蝕工藝后去除所述 保護(hù)層。去除所述應(yīng)力氮化硅層的刻蝕氣體包括CF4，CHF3和02。去除所述緩沖氧化層的刻蝕氣體包括CF4和CHF3。去除所述應(yīng)力氮化硅層的刻蝕液包括磷酸。去除所述緩沖氧化層的刻蝕液包括氫氟酸。
所述去除襯底上PMOS晶體管上表面的應(yīng)力氮化硅層具體為在覆蓋CMOS晶體管 上表面的應(yīng)力氮化硅層上涂覆光刻膠；對(duì)所述光刻膠進(jìn)行曝光顯影以移除PMOS晶體管上 表面的光刻膠；干法刻蝕去除所述PMOS晶體管表面上暴露的應(yīng)力氮化硅層；去除應(yīng)力氮化 硅層上的光刻膠。本發(fā)明還提供了一種CMOS晶體管，所述CMOS晶體管使用上述的方法處理而成所 述CMOS晶體管所在襯底的下表面具有與所述柵極側(cè)壁內(nèi)層對(duì)應(yīng)的氧化硅層和與所述柵極 側(cè)壁外層對(duì)應(yīng)的氮化硅層；所述CMOS晶體管中NMOS晶體管的導(dǎo)電溝道帶有壓應(yīng)力。本發(fā)明的CMOS晶體管的應(yīng)力記憶處理方法和CMOS晶體管，通過保留襯底下表面 的氧化硅層和氮化硅層，增加了絕緣層厚度，進(jìn)而減小了累積等離子體電荷在襯底上形成 的電場，降低了器件在SMT工藝處理后出現(xiàn)PID的可能性，提了產(chǎn)品的穩(wěn)定性和良率；另外， 本發(fā)明的降低PID的方法沒有增加額外的制造工藝步驟，因此，在降低PID出現(xiàn)概率的同 時(shí)，與現(xiàn)有的工藝流程融合性非常好，簡單并且節(jié)約成本。


圖1是現(xiàn)有技術(shù)中等離子體電荷累積的器件截面示意圖；圖2-圖6是現(xiàn)有技術(shù)進(jìn)行SMT處理的CMOS晶體管的截面示意圖；圖7是本發(fā)明CMOS晶體管的應(yīng)力記憶處理方法的流程示意圖；圖8-圖10是本發(fā)明的CMOS晶體管的應(yīng)力記憶處理方法在去除應(yīng)力氮化硅層和 緩沖氧化層前CMOS晶體管截面示意圖；圖11、圖12是本發(fā)明去除應(yīng)力氮化硅層和緩沖氧化層的第一種實(shí)現(xiàn)方式中CMOS 晶體管的截面示意圖；圖13-圖17是本發(fā)明去除應(yīng)力氮化硅層和緩沖氧化層的第二種實(shí)現(xiàn)方式中CMOS 晶體管的截面示意圖；圖18-圖20是本發(fā)明去除應(yīng)力氮化硅層和緩沖氧化層的第三種實(shí)現(xiàn)方式中CMOS 晶體管的截面示意圖；圖21是本發(fā)明提供的帶有CMOS晶體管的襯底的截面示意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí) 施方式對(duì)本發(fā)明實(shí)施例作進(jìn)一步詳細(xì)的說明。發(fā)明人在實(shí)現(xiàn)本發(fā)明的過程中，并未從改變工藝手段和工藝參數(shù)的角度出發(fā)來解 決問題，而是考慮到累積等離子體電荷所形成的電場E = Q/T(Q為柵極中累積的等離子 體電荷量，T為襯底中絕緣層的厚度)，要想降低E，就要降低Q和/或提高T，但是，由于Q 是在器件生產(chǎn)過程中逐漸累加的，受現(xiàn)有技術(shù)條件的制約，降低Q很難實(shí)現(xiàn)，因此可以從提 高T的角度出發(fā)尋找解決辦法。發(fā)明人在對(duì)SMT的工藝流程進(jìn)行仔細(xì)分析后，發(fā)現(xiàn)在CMOS 晶體管形成了側(cè)壁后，在襯底下表面會(huì)相應(yīng)形成SiO2層和SiN層，它們都屬于絕緣層。通 常，柵氧化層的厚度為30 500A,所述SiO2層和SiN層的厚度分別可以達(dá)到10 200A和 100 600人，因此，可以在后續(xù)去除應(yīng)力氮化硅層和緩沖氧化層的時(shí)候，將襯底下表面的 SiO2層和SiN層保留下來，提高T，以減少等離子體誘導(dǎo)損傷的出現(xiàn)概率。
基于上述發(fā)明構(gòu)思，下面結(jié)合附圖對(duì)本發(fā)明的技術(shù)方案進(jìn)行介紹。實(shí)施例一本實(shí)施例提供了一種CMOS晶體管的應(yīng)力記憶處理方法，如圖7所示，包括S101，提供一個(gè)形成有CMOS晶體管的襯底。每個(gè)CMOS晶體管包括柵極、源極、漏極、導(dǎo)電溝道、柵氧化層和柵極側(cè)壁，所述柵 極側(cè)壁的內(nèi)層為氧化硅層，外層為氮化硅層。其中，源極、漏極和導(dǎo)電溝道位于所述襯底中 與源極/漏極反型的阱中(本發(fā)明的技術(shù)方案不涉及，在附圖中均簡化未示出)并處于源 極和漏極之間，柵氧化層位于與所述導(dǎo)電溝道位置對(duì)應(yīng)的襯底上表面，柵極(通常為多晶 硅)位于所述柵氧化層的上表面，所述柵極側(cè)壁包圍柵極和柵氧化層的側(cè)面，可以采用多 層結(jié)構(gòu)，如內(nèi)層為氧化硅層、外層為氮化硅層。所述襯底的下表面具有與所述CMOS晶體管 的柵極側(cè)壁內(nèi)層對(duì)應(yīng)的氧化硅層和位于所述氧化硅層下表面并與所述柵極側(cè)壁外層對(duì)應(yīng) 的氮化硅層(參見圖8)。在形成柵極側(cè)壁300的同時(shí)，會(huì)相應(yīng)的在襯底10的下表面形成氧化硅層40和氮 化硅層50。之后，在柵極側(cè)壁300的兩側(cè)通過雜質(zhì)離子注入形成CMOS晶體管的源極和漏極 (圖中未示出)。S102，在所述CMOS晶體管的上表面依次淀積緩沖氧化層和應(yīng)力氮化硅層(參見圖 9)。在所述CMOS晶體管的上表面形成緩沖氧化層80時(shí)，可以采用LPCVD (Low Pressure Chemical Vapor D印osition，低壓化學(xué)氣相沉積)，也可以采用PECVD。反應(yīng)氣 體可以為SIH4、O2和He，溫度為400-700°C，在CMOS晶體管上表面形成的緩沖氧化層80厚 度為10~200入(過薄起不到緩沖應(yīng)力的作用，過厚又會(huì)使應(yīng)力都被緩沖掉)，反應(yīng)時(shí)間隨緩 沖氧化層80厚度不同而不同，大約為幾十分鐘。在所述緩沖氧化層80上形成應(yīng)力氮化硅層90時(shí)，通常采用PECVD，淀積應(yīng)力氮化 硅層90后的截面如圖9所示。反應(yīng)氣體可以為SIH4、NH3和隊(duì)，溫度為300-600°C，在緩沖 氧化層80上形成的應(yīng)力氮化硅層90厚度為50 500A (過薄提供不了足夠的應(yīng)力，過厚 會(huì)使CMOS器件的應(yīng)力過大)，反應(yīng)時(shí)間隨應(yīng)力氮化硅層90厚度不同而不同，大約為幾十分 鐘。在本發(fā)明中，使用有壓應(yīng)力的應(yīng)力氮化硅層90，應(yīng)力氮化硅層90的應(yīng)力類型(即壓應(yīng) 力和張應(yīng)力)可以通過控制應(yīng)力氮化硅層的生長條件實(shí)現(xiàn)控制，所述生長條件包括氣體流 量、溫度、氣體成分配比等，屬于現(xiàn)有技術(shù)，本發(fā)明在此不再贅述。S103，若所述CMOS晶體管包括NOMS晶體管和PMOS晶體管，則去除所述PMOS晶體 管上表面的應(yīng)力氮化硅層(參見圖10)；若所述CMOS晶體管包括NOMS晶體管，則直接執(zhí)行 步驟S104。去除CMOS晶體管中PMOS晶體管222上表面的應(yīng)力氮化硅層90具體可以為在覆蓋CMOS晶體管上表面的應(yīng)力氮化硅層90上涂覆光刻膠；對(duì)所述光刻膠進(jìn)行曝光顯影以移除PMOS晶體管222上表面的光刻膠；干法刻蝕PMOS晶體管222表面上暴露的應(yīng)力氮化硅層90 ；去除應(yīng)力氮化硅層900上的光刻膠。S104，對(duì)所述襯底進(jìn)行退火，使NMOS晶體管表面應(yīng)力氮化硅層的壓應(yīng)力記憶到 NMOS晶體管的導(dǎo)電溝道中。
退火的溫度在600 800°C之間，可使用各種退火方法，例如使用鹵素?zé)艋蜴u燈。 退火后的應(yīng)力氮化硅層900中的壓應(yīng)力會(huì)記憶到NMOS晶體管111的導(dǎo)電溝道中。S105，去除所述NMOS晶體管上表面的應(yīng)力氮化硅層和所述緩沖氧化層，所述襯底 的下表面保留有與所述柵極側(cè)壁對(duì)應(yīng)的氧化硅層和氮化硅層(參見圖12)?，F(xiàn)有技術(shù)在去除應(yīng)力氮化硅層和緩沖氧化層時(shí)，是采用濕法刻蝕。首先，使用含有 磷酸的刻蝕液將應(yīng)力氮化硅層和襯底下表面的氮化硅層腐蝕掉，即使應(yīng)力氮化硅層和襯底 下表面的氮化硅層厚度不同，但由于刻蝕液對(duì)刻蝕材料的高選擇比(可以通過刻蝕液的成 份比例調(diào)整刻蝕液對(duì)不同材料的刻蝕選擇比)，在刻蝕完氮化硅后會(huì)停止在氧化硅層表面。 然后，使用含有氫氟酸的刻蝕液將緩沖氧化層和下表面的氧化硅層腐蝕掉，留下如圖6所 示的結(jié)構(gòu)。但在本發(fā)明中，需要在去除NMOS晶體管111上表面的應(yīng)力氮化硅層900和緩沖氧 化層80的同時(shí)，保留襯底10下表面的氧化硅層40和氮化硅層50。為此，本發(fā)明提供如下 三種實(shí)現(xiàn)方式1)采用干法刻蝕工藝。在刻蝕匪OS晶體管111上表面的應(yīng)力氮化硅層900時(shí)，可以選擇CF4、CHF3和仏 作為刻蝕氣體，也可以在刻蝕氣體中加入Ar作為載氣體，以稀釋刻蝕氣體、緩和刻蝕反應(yīng)， 使反應(yīng)更均勻；反應(yīng)溫度為室溫；時(shí)間根據(jù)應(yīng)力氮化硅層900的厚度而定，大約為幾十分鐘 (參見圖11)。在刻蝕緩沖氧化層80時(shí)，可以選擇CF4和CHF3作為刻蝕氣體，也可以在刻蝕氣體 中加入Ar作為載氣體，以稀釋刻蝕氣體、緩和刻蝕反應(yīng)，使反應(yīng)更均勻；反應(yīng)溫度為室溫； 時(shí)間根據(jù)緩沖氧化層80的厚度而定，大約為幾十分鐘。在刻蝕應(yīng)力氮化硅層900和緩沖氧化層80時(shí)，由于襯底10的下表面是通過真空 吸附在一個(gè)托盤上，襯底10下表面的氧化硅層40和氮化硅層50和等離子體并不接觸，因 此，不會(huì)對(duì)襯底下表面的氧化硅層40和氮化硅層50有影響。2)采用先干法刻蝕、后濕法刻蝕的工藝步驟。i.使用干法刻蝕去除第一厚度的應(yīng)力氮化硅層(參見圖13)；再使用濕法刻蝕去除第二厚度的應(yīng)力氮化硅層91 (參見圖14)；所述第一厚度與 第二厚度的和為應(yīng)力氮化硅層900的總厚度，且第二厚度小于所述襯底10下表面的氮化硅 層50厚度。刻蝕應(yīng)力氮化硅層91的刻蝕液中包括磷酸。在應(yīng)力氮化硅層900完全去除后，可以使用濕法刻蝕也可以采用干法刻蝕將緩沖 氧化層80去除。若采用濕法刻蝕，刻蝕緩沖氧化層80的刻蝕液中包括氫氟酸。雖然襯底 10下表面的氮化硅層50在濕法刻蝕第二厚度的應(yīng)力氮化硅層91時(shí)被刻蝕掉一定厚度，但 是保留下來的氮化硅層51在濕法刻蝕緩沖氧化層80時(shí)，依然可以對(duì)氧化硅層40形成良好 的保護(hù)，最后的截面參見圖15，CM0S晶體管上表面的緩沖氧化層80和應(yīng)力氮化硅層900都 完整的清除掉，襯底10下表面還保留有氧化硅層40和氮化硅層51。ii.使用干法刻蝕去除所述應(yīng)力氮化硅層900和第三厚度的緩沖氧化層(參見圖 16)；再使用濕法刻蝕去除第四厚度的緩沖氧化層81 ；所述第三厚度與第四厚度的和 為緩沖氧化層80的總厚度。
由于先將應(yīng)力氮化硅層900全部去除，因此，后續(xù)采用濕法刻蝕去除緩沖氧化層 81時(shí)，由于氮化硅層50不會(huì)被氫氟酸腐蝕，因此可以在襯底10下表面保留完整的氧化硅層 40和氮化硅層50 (參見圖17)。當(dāng)然，通過上述公開的技術(shù)方案，本領(lǐng)域技術(shù)人員還可以很容易的想到將干法刻 蝕和濕法刻蝕進(jìn)行多次交叉組合，同樣能實(shí)現(xiàn)本發(fā)明的目的，由于組合衍生出的方案過多， 本發(fā)明在此不一一列舉。3)采用濕法刻蝕工藝。這種情況下，在刻蝕前需要在襯底10下表面的氮化硅層50層上涂覆保護(hù)層 100(參見圖18)，保護(hù)層100能夠抵御含有磷酸的刻蝕液的腐蝕。保護(hù)層100可以為有機(jī) 涂層(如光刻膠等)，也可以為無機(jī)涂層(如非晶碳涂層等)。之后，依次將應(yīng)力氮化硅層 900、緩沖氧化層80腐蝕去除(參見圖19)。在去除應(yīng)力氮化硅層900和緩沖氧化層80后， 移除所述保護(hù)層100(參見圖20)。例如對(duì)于光刻膠，可以使用硫酸、H2A清洗，對(duì)于非晶碳 涂層，可以通入含A的等離子體，在高溫下將非晶碳涂層氧化去除，保護(hù)層100的去除手段 為公知技術(shù)，本發(fā)明對(duì)此不再贅述。當(dāng)然，依據(jù)本發(fā)明提供的上述三種實(shí)現(xiàn)方式，本領(lǐng)域技術(shù)人員可以容易的對(duì)這三 種實(shí)現(xiàn)方式進(jìn)行組合，衍生出多種實(shí)現(xiàn)方式，本發(fā)明對(duì)此不一一介紹。按照上述實(shí)現(xiàn)方式所得到的一系列試驗(yàn)數(shù)據(jù)顯示，采用本實(shí)施例的方法對(duì)CMOS 晶體管進(jìn)行應(yīng)力記憶處理，降低PID出現(xiàn)概率的效果非常好。本發(fā)明的CMOS晶體管的應(yīng)力記憶處理方法，通過保留襯底下表面的氧化硅層和 氮化硅層，增加了絕緣層厚度T，進(jìn)而減小了累積等離子體電荷在襯底上形成的電場E，降 低了器件在應(yīng)力記憶工藝處理后出現(xiàn)PID的可能性，提了產(chǎn)品的穩(wěn)定性和良率；另外，本實(shí) 施例的方法沒有增加額外的制造工藝步驟，因此，本實(shí)施例的方法在降低PID出現(xiàn)概率的 同時(shí)，與現(xiàn)有的工藝流程融合性非常好，簡單并且節(jié)約成本。實(shí)施例二本發(fā)明還提供了一種CMOS晶體管，如圖21所示。所述CMOS晶體管包括柵極、源極、漏極、導(dǎo)電溝道(圖中未示出)、柵氧化層22和 柵極側(cè)壁33，所述柵極側(cè)壁33的內(nèi)層為氧化硅層，外層為氮化硅層，所述CMOS晶體管所在 襯底11的下表面具有與所述柵極側(cè)壁33對(duì)應(yīng)的氧化硅層44和氮化硅層55 ；所述CMOS晶體管中NMOS晶體管66的導(dǎo)電溝道帶有壓應(yīng)力，PMOS晶體管77的導(dǎo) 電溝道不具有應(yīng)力。本發(fā)明的CMOS晶體管，通過保留襯底下表面的氧化硅層和氮化硅層，增加了絕緣 層厚度T，進(jìn)而減小了累積等離子體電荷在襯底上形成的電場E，降低了 CMOS晶體管在應(yīng)力 記憶工藝處理后出現(xiàn)PID的可能性，提高了 CMOS晶體管的工作穩(wěn)定性和良率；另外，本實(shí)施 例的帶有CMOS晶體管的襯底在制造過程中沒有增加額外的制造工藝步驟，因此，本實(shí)施例 的帶有CMOS晶體管的襯底在降低PID的同時(shí)，與現(xiàn)有的工藝流程融合性非常好，簡單并且 節(jié)約成本。由于實(shí)施例二與實(shí)施例一的相似內(nèi)容較多，因此描述的比較簡略，相關(guān)之處請(qǐng)參 見實(shí)施例一。需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個(gè)實(shí)體或者操作與另一個(gè)實(shí)體或操作區(qū)分開來，而不一定要求或者暗示這些實(shí)體或操作之間存 在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵 蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要 素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備
所固有的要素。在沒有更多限制的情況下，由語句“包括一個(gè)......”限定的要素，并不排
除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。凡在 本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換、改進(jìn)等，均包含在本發(fā)明的保護(hù)范圍 內(nèi)。
權(quán)利要求
1.一種CMOS晶體管的應(yīng)力記憶處理方法，其特征在于，包括提供一個(gè)形成有CMOS晶體管的襯底，所述襯底的下表面具有與所述CMOS晶體管的柵 極側(cè)壁內(nèi)層對(duì)應(yīng)的氧化硅層和位于所述氧化硅層下表面并與所述柵極側(cè)壁外層對(duì)應(yīng)的氮 化硅層；在所述CMOS晶體管的上表面依次淀積緩沖氧化層和應(yīng)力氮化硅層；若所述CMOS晶體管包括NOMS晶體管和PMOS晶體管，則去除所述PMOS晶體管上表面 的應(yīng)力氮化硅層；對(duì)所述襯底進(jìn)行退火，使NMOS晶體管表面應(yīng)力氮化硅層的壓應(yīng)力記憶到 NMOS晶體管的導(dǎo)電溝道中；去除所述NMOS晶體管上表面的應(yīng)力氮化硅層并去除所述緩沖 氧化層，所述襯底的下表面保留有與所述柵極側(cè)壁對(duì)應(yīng)的氧化硅層和氮化硅層；若所述CMOS晶體管包括NOMS晶體管，則對(duì)所述襯底進(jìn)行退火，使NMOS晶體管表面應(yīng) 力氮化硅層的壓應(yīng)力記憶到NMOS晶體管的導(dǎo)電溝道中；去除所述NMOS晶體管上表面的應(yīng) 力氮化硅層和緩沖氧化層，所述襯底的下表面保留有與所述柵極側(cè)壁對(duì)應(yīng)的氧化硅層和氮 化硅層。
2.如權(quán)利要求1所述的方法，其特征在于，所述去除NMOS晶體管上表面應(yīng)力氮化硅層 和所述緩沖氧化層采用干法刻蝕工藝。
3.如權(quán)利要求1所述的方法，其特征在于，所述去除NMOS晶體管上表面應(yīng)力氮化硅層 和所述緩沖氧化層采用先干法刻蝕、后濕法刻蝕的工藝步驟。
4.如權(quán)利要求3所述的方法，其特征在于，去除所述NMOS晶體管上表面應(yīng)力氮化硅層 具體為使用干法刻蝕去除第一厚度的應(yīng)力氮化硅層；使用濕法刻蝕去除第二厚度的應(yīng)力氮化硅層；所述第一厚度與第二厚度的和為所述應(yīng) 力氮化硅層的總厚度，且第二厚度小于所述襯底下表面的氮化硅層厚度。
5.如權(quán)利要求3所述的方法，其特征在于，去除所述NMOS晶體管上表面應(yīng)力氮化硅層 和所述緩沖氧化層具體為使用干法刻蝕去除所述應(yīng)力氮化硅層和第三厚度的緩沖氧化層；使用濕法刻蝕去除第四厚度的緩沖氧化層；所述第三厚度與第四厚度的和為所述緩沖 氧化層的總厚度。
6.如權(quán)利要求1所述的方法，其特征在于，在對(duì)所述襯底退火后、以及在去除NMOS晶體 管上表面應(yīng)力氮化硅層和所述緩沖氧化層之前，還包括在所述襯底下表面的氮化硅層上涂 覆保護(hù)層；則所述去除NMOS晶體管上表面應(yīng)力氮化硅層和所述緩沖氧化層采用濕法刻蝕工藝， 并在濕法刻蝕工藝后去除所述保護(hù)層。
7.如權(quán)利要求2-5任一項(xiàng)所述的方法，其特征在于，去除所述應(yīng)力氮化硅層的刻蝕氣 體包括CF4，CHF3和O2。
8.如權(quán)利要求2或5所述的方法，其特征在于，去除所述緩沖氧化層的刻蝕氣體包括 CF4 和 CHF3。
9.如權(quán)利要求4或6所述的方法，其特征在于，去除所述應(yīng)力氮化硅層的刻蝕液包括磷酸。
10.如權(quán)利要求5或6所述的方法，其特征在于，去除所述緩沖氧化層的刻蝕液包括氫氟酸。
11.如權(quán)利要求1-6任一項(xiàng)所述的方法，其特征在于，所述去除襯底上PMOS晶體管上表 面的應(yīng)力氮化硅層具體為在覆蓋CMOS晶體管上表面的應(yīng)力氮化硅層上涂覆光刻膠； 對(duì)所述光刻膠進(jìn)行曝光顯影以移除PMOS晶體管上表面的光刻膠； 干法刻蝕去除所述PMOS晶體管表面上暴露的應(yīng)力氮化硅層； 去除應(yīng)力氮化硅層上的光刻膠。
12.—種CMOS晶體管，其特征在于，所述CMOS晶體管使用如權(quán)利要求1-11任一項(xiàng)所述 的方法處理而成所述CMOS晶體管所在襯底的下表面具有與所述柵極側(cè)壁內(nèi)層對(duì)應(yīng)的氧化硅層和與所 述柵極側(cè)壁外層對(duì)應(yīng)的氮化硅層；所述CMOS晶體管中NMOS晶體管的導(dǎo)電溝道帶有壓應(yīng)力。
全文摘要
本發(fā)明公開了一種CMOS晶體管的應(yīng)力記憶處理方法和CMOS晶體管，其中，所述方法包括提供一個(gè)形成有CMOS晶體管的襯底，襯底的下表面具有與所述CMOS晶體管的柵極側(cè)壁內(nèi)層對(duì)應(yīng)的氧化硅層和與柵極側(cè)壁外層對(duì)應(yīng)的氮化硅層；在CMOS晶體管的上表面依次淀積緩沖氧化層和應(yīng)力氮化硅層；若CMOS晶體管包括NOMS晶體管和PMOS晶體管，則去除PMOS晶體管上表面的應(yīng)力氮化硅層，對(duì)襯底進(jìn)行退火；若CMOS晶體管包括NOMS晶體管，則直接對(duì)襯底進(jìn)行退火；去除NMOS晶體管上表面的應(yīng)力氮化硅層并去除緩沖氧化層，襯底的下表面保留有與柵極側(cè)壁對(duì)應(yīng)的氧化硅層和氮化硅層。本發(fā)明可以降低PID出現(xiàn)概率，簡單并且節(jié)約成本。
文檔編號(hào)H01L21/8238GK102097381SQ20091020146
公開日2011年6月15日 申請(qǐng)日期2009年12月14日 優(yōu)先權(quán)日2009年12月14日
發(fā)明者劉金華 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司