專利名稱：倒裝芯片封裝的繞線方法及其裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種繞線方法與裝置，尤其是關(guān)于倒裝芯片封裝 (flip-chippackage)的繞線方法與裝置。
背景技術(shù)：
隨著制程的發(fā)展，現(xiàn)今的集成電路相較于以往具有更高的復(fù)雜度及更小的體積， 而這種特性也增加芯片輸出入連接的困難度。據(jù)此，一種具有較高集成密度及較多輸出/ 入接腳數(shù)的倒裝芯片封裝技術(shù)即孕育而生。倒裝芯片封裝是一種可將半導(dǎo)體器件連接至外 部電路的技術(shù)，其中所述的外部電路可包含封裝裝載器(package carrier)或是印刷電路 板(printed circuit board)等。相較于其它封裝技術(shù)，倒裝芯片封裝技術(shù)的優(yōu)點(diǎn)包含具 有更多可用于輸出入連接的面積、可以較少的干擾達(dá)到較高的傳輸速率，以及可防止外在 環(huán)境因素干擾信號(hào)。倒裝芯片封裝技術(shù)是使用沉積于芯片襯墊上的焊球(solder bump)以和外部電路 連接，其中所述的焊球是于最終的晶圓制作階段沉積于晶圓頂層的焊球襯墊(bump pad)。 為將所述的芯片安裝于一外部電路，所述的芯片是反置以使其頂層向下，以使其焊球襯墊 對(duì)齊所述的外部電路的襯墊。圖1顯示一倒裝芯片封裝的示意圖。如圖1所示，一芯片100 是反置以安裝于一封裝裝載器200，其中所述的芯片100的頂層具有若干個(gè)焊球襯墊102， 其是藉由若干個(gè)焊球104連接于所述的封裝裝載器200上。所述的芯片100亦具有若干個(gè) 導(dǎo)線結(jié)合襯墊(wire bonding pad)或驅(qū)動(dòng)襯墊(driver pad) 106。圖2顯示所述的芯片 100的截面圖。如圖2所示，為降低電路設(shè)計(jì)的復(fù)雜度及達(dá)到減少更改設(shè)計(jì)的目的，所述的 芯片100具有一稱為重新分布層(re-distribution layer)的額外的金屬層于所述的芯片 100的頂層金屬層上，以連接所述的驅(qū)動(dòng)襯墊106至所述的焊球襯墊102。 相較于接腳柵格陣列(pin grid array)或是球柵格陣列(ball grid array) 的繞線方式，倒裝芯片封裝的繞線方式具有更多的限制。由于所述的重新分布層是于晶 圓制作階段時(shí)形成，其繞線方式具有角度的限制，且必須滿足制程的設(shè)計(jì)規(guī)則(design rule)。倒裝芯片封裝的繞線方式可分為自由分配(freeassignment)繞線及預(yù)先分配 (pre-assignment)繞線兩種方式。在使用自由分配繞線的倒裝芯片封裝技術(shù)時(shí)，驅(qū)動(dòng)襯墊 及焊球襯墊間的對(duì)應(yīng)關(guān)系是由使用者或繞線工具軟件所決定。因此，使用者或繞線工具軟 件具有較高的自由度決定驅(qū)動(dòng)襯墊及焊球襯墊間的繞線軌跡。另一方面，在使用預(yù)先分配 繞線的倒裝芯片封裝技術(shù)時(shí)，驅(qū)動(dòng)襯墊及焊球襯墊間的對(duì)應(yīng)關(guān)系是預(yù)先決定，而此對(duì)應(yīng)關(guān) 系無(wú)法在決定繞線時(shí)更動(dòng)。因此，使用者或繞線工具軟件僅能遵照此對(duì)應(yīng)關(guān)系進(jìn)行繞線而 受到較多限制。一般而言，使用預(yù)先分配繞線的繞線方式的倒裝芯片封裝的困難度遠(yuǎn)較使用自由 分配繞線的繞線方式的倒裝芯片封裝高。然而，由于集成電路或是封裝設(shè)計(jì)人員多習(xí)慣預(yù) 先決定驅(qū)動(dòng)襯墊及焊球襯墊間的對(duì)應(yīng)關(guān)系，且應(yīng)用于預(yù)先分配繞線方式的繞線工具軟件亦 可用于評(píng)估所述的對(duì)應(yīng)關(guān)系的優(yōu)劣，目前業(yè)界多半仍于倒裝芯片封裝技術(shù)中使用預(yù)先分配繞線方式。 目前存在一種整數(shù)線性編程(integer linear programming)算法用于計(jì)算使用 預(yù)先分配繞線方式的倒裝芯片封裝技術(shù)時(shí)的繞線軌跡。整數(shù)線性編程算法包含兩個(gè)階段 第一階段是全盤式的決定各驅(qū)動(dòng)襯墊及對(duì)應(yīng)的焊球襯墊間連接的繞線軌跡，第二階段再輔 以細(xì)節(jié)式的完成所述的繞線軌跡。然而，整數(shù)線性編程算法的其中一缺點(diǎn)即是其需耗費(fèi)大 量時(shí)間運(yùn)算。對(duì)于講求效率及研發(fā)成本的業(yè)界而言，整數(shù)線性編程算法并不符合使用上的 需求。據(jù)此，業(yè)界所需要的是一種應(yīng)用于倒裝芯片封裝的繞線方法及用于實(shí)現(xiàn)的裝置， 其不僅可有效率的決定倒裝芯片封裝技術(shù)中各驅(qū)動(dòng)襯墊及對(duì)應(yīng)的焊球襯墊間連接的繞線 軌跡，且可達(dá)到降低所需繞線長(zhǎng)度的目的。

發(fā)明內(nèi)容
本發(fā)明所提供的應(yīng)用于倒裝芯片封裝的繞線方法與裝置根據(jù)一芯片上的若干個(gè) 襯墊的排列順序設(shè)定若干個(gè)襯墊列，并利用一演算法得出各襯墊列間所需最少的繞道連 接。本發(fā)明提供一種應(yīng)用于倒裝芯片封裝的繞線方法，其中所述的倒裝芯片包含若干 個(gè)外層襯墊及若干個(gè)內(nèi)層襯墊，所述的繞線方法包含下列步驟根據(jù)所述的外層襯墊及內(nèi) 層襯墊的排列順序設(shè)定若干個(gè)襯墊列；以及自最內(nèi)層的襯墊列依次向外層的襯墊列建立繞 線軌跡，并于每一襯墊列及其上一層襯墊列間選擇可貢獻(xiàn)最多直接連接的繞線軌跡。本發(fā)明提供一種用于建立倒裝芯片封裝的繞線方式的裝置，其中所述的倒裝芯片 包含若干個(gè)外層襯墊及若干個(gè)內(nèi)層襯墊，所述的裝置包含一排序單元和一繞線單元。所述 的排序單元是排列所述的外層襯墊及內(nèi)層序列成若干個(gè)襯墊列。所述的繞線單元是根據(jù)所 述的排序單元的排序結(jié)果自最內(nèi)層的襯墊列依次向外層的襯墊列建立所述的外層襯墊及 內(nèi)層襯墊的繞線軌跡，以使每一襯墊列及其上一層襯墊列間的繞線軌跡所需的繞道連接最 少。本發(fā)明所提供的應(yīng)用于倒裝芯片封裝的繞線方法與裝置根據(jù)一芯片上的若干個(gè) 襯墊的排列順序設(shè)定若干個(gè)襯墊列，并利用一演算法得出各襯墊列間所需最少的繞道連 接。由于所利用的算法僅需少許的時(shí)間計(jì)算，故本發(fā)明所提供的應(yīng)用于倒裝芯片封裝的繞 線方法能大幅降低所需的運(yùn)算時(shí)間。


圖1顯示一倒裝芯片封裝的示意圖；圖2顯示一倒裝芯片封裝芯片的截面圖；圖3顯示一倒裝芯片的若干個(gè)驅(qū)動(dòng)襯墊及焊球襯墊間的連接關(guān)系；圖4顯示一倒裝芯片的若干個(gè)驅(qū)動(dòng)襯墊及焊球襯墊間的繞線軌跡；圖5顯示根據(jù)本發(fā)明的一實(shí)施例的應(yīng)用于倒裝芯片封裝的繞線方法的流程圖；圖6顯示根據(jù)本發(fā)明的一實(shí)施例的一倒裝芯片的若干個(gè)驅(qū)動(dòng)襯墊及焊球襯墊間 的連接關(guān)系；圖7顯示根據(jù)本發(fā)明的一實(shí)施例的切割線；
圖8顯示根據(jù)本發(fā)明的一實(shí)施例的虛擬襯墊；圖9A 9C顯示根據(jù)本發(fā)明的另一實(shí)施例的虛擬襯墊；圖10顯示根據(jù)本發(fā)明的一實(shí)施例的一第一層內(nèi)層襯墊和一外層襯墊列所代表的 襯墊的連接關(guān)系；圖11顯示根據(jù)本發(fā)明的一實(shí)施例的一第二層內(nèi)層襯墊和一外層襯墊列所代表的 襯墊的連接關(guān)系；圖12顯示本發(fā)明的一實(shí)施例的一目前內(nèi)層襯墊列的虛擬襯墊建立于一其上一層 內(nèi)層襯墊列中的示意圖；圖13顯示本發(fā)明的一實(shí)施例的一上一層內(nèi)層襯墊列的繞道連接的襯墊的虛擬襯 墊建立于所述的上一層內(nèi)層襯墊列中的示意圖；圖14顯示本發(fā)明的一實(shí)施例的虛擬環(huán)；圖15顯示本發(fā)明的一實(shí)施例的最多平面子集合弦算法的計(jì)算結(jié)果；圖16顯示根據(jù)本發(fā)明的一實(shí)施例所建立的繞線結(jié)果；及圖17顯示根據(jù)本發(fā)明的一實(shí)施例的用于建立倒裝芯片封裝的繞線方式的裝置的 示意圖。
具體實(shí)施例方式本發(fā)明所提供的應(yīng)用于倒裝芯片封裝的繞線方法及用于實(shí)現(xiàn)的裝置，是將一芯片 的若干個(gè)外層襯墊及內(nèi)層襯墊的排列順序設(shè)定為若干個(gè)襯墊列。接著，根據(jù)最多平面子集 合弦算法(maximum planar subset of chords)自最內(nèi)層的襯墊列依次向外層的襯墊列建 立繞線軌跡，直至完成所述的外層襯墊及內(nèi)層襯墊的繞線軌跡，其中每一襯墊列及其上一 層襯墊列間的繞線軌跡是使得所需的繞道連接最少。由于最多平面子集合弦算法可在低多 項(xiàng)式時(shí)間(polynomial time)內(nèi)以動(dòng)態(tài)規(guī)劃(dynamic programming)的方式計(jì)算，故本發(fā) 明所提供的應(yīng)用于倒裝芯片封裝的繞線方法能大幅降低所需的運(yùn)算時(shí)間。又，由于每一襯 墊列及其上一層襯墊列間的繞線軌跡僅需最少的繞道連接，故可達(dá)到降低所需繞線長(zhǎng)度的 目的。 圖3顯示一倒裝芯片的若干個(gè)驅(qū)動(dòng)襯墊及焊球襯墊間的連接關(guān)系。如圖3所示， 所述的倒裝芯片300具有16個(gè)驅(qū)動(dòng)襯墊及16個(gè)焊球襯墊，其中所述的驅(qū)動(dòng)襯墊是以方塊 表示，而所述的焊球襯墊是以八角形表示。在所述的連接關(guān)系中，大部分連接關(guān)系均沒(méi)有產(chǎn) 生繞線交錯(cuò)，然有局部連接關(guān)系是產(chǎn)生繞線交錯(cuò)。由于多數(shù)倒裝芯片的繞線皆于同一層金 屬層內(nèi)完成，亦即重新分布層，其繞線不允許繞線交錯(cuò)產(chǎn)生。換言之，所述的產(chǎn)生繞線交錯(cuò) 連接關(guān)系的繞線需以繞道連接方式完成。圖4顯示所述的倒裝芯片300的若干個(gè)驅(qū)動(dòng)襯墊 及焊球襯墊間的繞線軌跡。如圖4所示，所述的產(chǎn)生繞線交錯(cuò)連接關(guān)系的繞線是改由繞道 連接方式以完成繞線。圖3所示的倒裝芯片連接關(guān)系可以肉眼決定哪些連接關(guān)系可以直接連接方式繞 線，哪些連接關(guān)系可以繞道連接方式繞線。然而，目前業(yè)界所使用的倒裝芯片封裝技術(shù)包 含數(shù)個(gè)數(shù)量級(jí)以上的驅(qū)動(dòng)襯墊及焊球襯墊，故無(wú)法僅以肉眼決定所述的驅(qū)動(dòng)襯墊及焊球襯 墊的連接關(guān)系。據(jù)此，本發(fā)明所提供的應(yīng)用于倒裝芯片封裝的繞線方法及用于實(shí)現(xiàn)的裝置 是根據(jù)最多平面子集合弦算法建立各襯墊間的繞道軌跡，用于達(dá)到降低所需繞線長(zhǎng)度的目的。 圖5顯示根據(jù)本發(fā)明的一實(shí)施例的應(yīng)用于倒裝芯片封裝的繞線方法的流程圖。在 步驟Si，根據(jù)欲決定繞線軌跡的倒裝芯片的若干個(gè)內(nèi)層襯墊及外層襯墊設(shè)定一初始設(shè)定， 并進(jìn)入步驟S2。在步驟S2，根據(jù)所述的內(nèi)層襯墊及外層襯墊設(shè)定一外層襯墊列及若干個(gè)內(nèi) 層襯墊列，設(shè)定最內(nèi)層的內(nèi)層襯墊列為目前內(nèi)層襯墊列，并進(jìn)入步驟S3。建立目前內(nèi)層襯墊 列的虛擬襯墊于所述的目前內(nèi)層襯墊列的上一層內(nèi)層襯墊列中，建立所述的上一層內(nèi)層襯 墊列中繞道連接的襯墊的虛擬襯墊于所述的上一層內(nèi)層襯墊列中；根據(jù)所述的目前內(nèi)層襯 墊列及其上一層內(nèi)層襯墊列建立一虛擬環(huán)，并進(jìn)入步驟S4。在步驟S4，根據(jù)最多平面子集 合弦算法及所述的虛擬環(huán)上的襯墊的連接關(guān)系而建立所述的虛擬環(huán)上的弦，以定義所述的 弦所對(duì)應(yīng)的連接關(guān)系為直接連接，并定義所述的弦未對(duì)應(yīng)的連接關(guān)系為繞道連接，設(shè)定目 前內(nèi)層襯墊列為所述的上一層的內(nèi)層襯墊列，并進(jìn)入步驟S5。在步驟S5，決定是否已定義 所有內(nèi)層襯墊列的連接關(guān)系。若是，則進(jìn)入步驟S6，否則回到步驟S3。在步驟S6，建立所述 的內(nèi)層襯墊及外層襯墊的繞線軌跡。再次參照?qǐng)D3并應(yīng)用圖5所教示的方法，在步驟Si，進(jìn)行所述的倒裝芯片300的 初始設(shè)定。如圖6所示，定義所述的倒裝芯片300的所述的16個(gè)驅(qū)動(dòng)襯墊為外層襯墊，并 定義所述的16個(gè)焊球襯墊為內(nèi)層襯墊。所述的外層襯墊可以環(huán)狀形式區(qū)分為第一層外層 襯墊環(huán)及第二層外層襯墊環(huán)，其中所述的第一層外層襯墊環(huán)包含D2、D3、D6、D7、D10、DlU D14及D15的驅(qū)動(dòng)襯墊，而所述的第二層外層襯墊環(huán)包含D1、D4、D5、D8、D9、D12、D13及D16 的驅(qū)動(dòng)襯墊。所述的內(nèi)層襯墊亦可以環(huán)狀形式區(qū)分為第一層內(nèi)層襯墊環(huán)及第二層內(nèi)層襯墊 環(huán)，其中所述的第一層內(nèi)層襯墊環(huán)包含Bl至B12的焊球襯墊，而所述的第二層內(nèi)層襯墊環(huán) 包含B13至B16的焊球襯墊。在步驟S2，根據(jù)所述的內(nèi)層襯墊及外層襯墊設(shè)定一外層襯墊列及若干個(gè)內(nèi)層襯墊 列。首先，如圖7所示，以一條切割線切開(kāi)所述的外層襯墊環(huán)及內(nèi)層襯墊環(huán)并展開(kāi)成為若干 個(gè)襯墊列，其中所述的切割線不能切斷所述的外層襯墊及內(nèi)層襯墊的連接關(guān)系。若不存在 這種切割線，則可復(fù)制外層襯墊列的頭/尾單元至所述的外層襯墊列的頭/尾部分。例如， 一外層襯墊列(Dl, D4, Dl, D2, D5, D2, D3, D6, D3)即可復(fù)制為(D3, D6, D3, Dl, D4, Dl, D2, D5, D2, D3, D6, D3, Dl, D4, Dl)。本實(shí)施例的應(yīng)用于倒裝芯片封裝的繞線方法是藉由調(diào)換所述的內(nèi)層襯墊列內(nèi)各 襯墊的順序以盡量符合所述的外層襯墊列的順序，而達(dá)到減少繞道連接的目的。據(jù)此，本實(shí) 施例的應(yīng)用于倒裝芯片封裝的繞線方法使用虛擬襯墊代表所述的外層襯墊的可能排列順 序。如圖8所示，在本發(fā)明的另一實(shí)施例中，一倒裝芯片具有一第一層外層襯墊列及一第二 層外層襯墊列，其中所述的第一層外層襯墊列包含dl至d3共三個(gè)外層襯墊，而所述的第二 層外層襯墊列包含d4至d6共三個(gè)外層襯墊。所述的外層襯墊dl是連接至一內(nèi)層襯墊，其 中所述的連接可經(jīng)由所述的外層襯墊d4的左側(cè)或右側(cè)。據(jù)此，所述的第一層外層襯墊列 及所述的第二層外層襯墊列即合并為一外層襯墊列(dl, d4，dl, d2，d5，d2，d3，d6，d3)，如 圖8所示。再次參照?qǐng)D3，由于本實(shí)施例的所述的外層襯墊列并不存在多種不同路徑，換言 之，除圖3所示的連接關(guān)系外，其余路徑皆屬于繞道連接，故所述的第一層外層襯墊列及所 述的第二層外層襯墊列即合并為一外層襯墊列(D7，D8，D9，D10, Dll, D12，D13，D14，D15， D16, Dl, D2, D3, D4, D5, D6)。
在本發(fā)明的另一實(shí)施例中，一倒裝芯片具有一連接關(guān)系，其是連接三個(gè)以上的襯 墊。如圖9A所示，一倒裝芯片包含一連接關(guān)系，其連接兩個(gè)外層襯墊dl和d3及一內(nèi)層襯 墊bl。在所述的實(shí)施例中，是在所述的內(nèi)層襯墊bl旁邊產(chǎn)生一復(fù)制的虛擬襯墊bl'，其中 所述的內(nèi)層襯墊bl是連接至所述的外層襯墊dl，而所述的虛擬襯墊bl ’是連接至所述的 外層襯墊d3，如圖9B所示。待繞線結(jié)束后，再合并所述的內(nèi)層襯墊bl及所述的虛擬襯墊 bl'，如圖9C所示。再次參照?qǐng)D3，由于本實(shí)施例并未包含連接三個(gè)以上的襯墊的連接關(guān) 系，故不需另行產(chǎn)生虛擬襯墊。 圖10顯示所述的第一層內(nèi)層襯墊列和所述的外層襯墊列所代表的襯墊的連接關(guān) 系。根據(jù)所述的連接關(guān)系，第一層內(nèi)層襯墊列即定義為(n7,n8,nl0,nll,n3,nl2,nl4,nl5, nl6, nl, n4, n6)。圖11顯示所述的第二層內(nèi)層襯墊列和所述的外層襯墊列所代表的襯墊的連接關(guān) 系。根據(jù)所述的連接關(guān)系，第二層內(nèi)層襯墊列即定義為(n9，n13，n2，n5)。接著，設(shè)定最內(nèi) 層的內(nèi)層襯墊列為目前內(nèi)層襯墊列，亦即設(shè)定第二層內(nèi)層襯墊列為目前內(nèi)層襯墊列。在步驟S3，于所述的目前內(nèi)層襯墊列的上一層內(nèi)層襯墊列中建立目前內(nèi)層襯墊 列的虛擬襯墊，于所述的上一層內(nèi)層襯墊列中建立所述的上一層內(nèi)層襯墊列中繞道連接的 襯墊的虛擬襯墊，并根據(jù)所述的目前內(nèi)層襯墊列及其上一層內(nèi)層襯墊列建立一虛擬環(huán)。圖 12顯示所述的第二層內(nèi)層襯墊列的虛擬襯墊建立于所述的第一層內(nèi)層襯墊列中的示意圖。 本實(shí)施例的應(yīng)用于倒裝芯片封裝的繞線方法是使所述的虛擬襯墊及所述的上一層內(nèi)層襯 墊列的排列順序盡量滿足所述的外層襯墊列的排列順序，以達(dá)到直接連接關(guān)系最大化的目 的。如圖12所示，所述的內(nèi)層襯墊B14的虛擬襯墊B14'是位于所述的內(nèi)層襯墊B6和B7 之間，以使得所述的內(nèi)層襯墊B14和所述的外層襯墊D9的連接關(guān)系為直接連接關(guān)系。同理， 所述的內(nèi)層襯墊B15的虛擬襯墊B15'是位于所述的內(nèi)層襯墊BlO和Bll之間，所述的內(nèi) 層襯墊B16的虛擬襯墊B16 ‘是位于所述的內(nèi)層襯墊B2和B3之間，而所述的內(nèi)層襯墊B13 的虛擬襯墊B13'是位于所述的內(nèi)層襯墊B3和B4之間；以使得所述的內(nèi)層襯墊B15和所 述的外層襯墊D13的連接關(guān)系，所述的內(nèi)層襯墊B16和所述的外層襯墊D2的連接關(guān)系，以 及所述的內(nèi)層襯墊B13和所述的外層襯墊D5的連接關(guān)系均為直接連接關(guān)系。其次，根據(jù)圖10，所述的內(nèi)層襯墊B9及所述的外層襯墊D2之間是需以繞道連接關(guān) 系繞線。圖13顯示所述的第一層內(nèi)層襯墊列的繞道連接的襯墊的虛擬襯墊建立于所述的 第一層內(nèi)層襯墊列中的示意圖。如圖13所示，所述的內(nèi)層襯墊B9的虛擬襯墊B9'是建立 于所述的內(nèi)層襯墊B3和所述的虛擬襯墊B16'之間，以使得所述的虛擬襯墊B9'和所述的 外層襯墊D2的連接關(guān)系為直接連接。接著，根據(jù)所述的第一層內(nèi)層襯墊列及所述的第二層內(nèi)層襯墊列建立虛擬環(huán)。圖 14顯示所述的建立的虛擬環(huán)，其中所述的虛擬環(huán)上具有所述的第一層內(nèi)層襯墊列上的虛擬 襯墊B14'、B15'、B16'、B13'、B9'、所述的繞道連接的襯墊B9及所述的第二層內(nèi)層襯 墊列上的襯墊B13 B16。如圖14所示，根據(jù)所述的虛擬環(huán)上的所述的襯墊的連接關(guān)系，可 在所述的虛擬環(huán)上建立五個(gè)弦。在步驟S4，根據(jù)最多平面子集合弦算法及所述的虛擬環(huán)上的襯墊的連接關(guān)系建立 所述的虛擬環(huán)上的弦，以定義所述的弦所對(duì)應(yīng)的連接關(guān)系為直接連接，并定義所述的弦未 對(duì)應(yīng)的連接關(guān)系為繞道連接。本實(shí)施例的應(yīng)用于倒裝芯片封裝的繞線方法是應(yīng)用最多平面子集合弦算法找出所述的虛擬環(huán)上最多可同時(shí)存在不彼此相交的弦，其中最多平面子集合 弦算法的計(jì)算可根據(jù)目前已知的算法或任何其它算法，熟悉本技術(shù)人士可輕易得知最多平 面子集合弦算法的計(jì)算方式。如圖15所示，根據(jù)最多平面子集合弦算法，所述的虛擬環(huán)上最多可同時(shí)存在所述 的襯墊B13和其虛擬襯墊B13'、所述的襯墊B14和其虛擬襯墊B14'、所述的襯墊B15和 其虛擬襯墊B15'、以及所述的襯墊B16和其虛擬襯墊B16'之間共四個(gè)弦，其所對(duì)應(yīng)的連 接關(guān)系為直接連接，而所述的襯墊B9和其虛擬襯墊B9'之間的連接關(guān)系則定義為繞道連 接。接著，設(shè)定目前內(nèi)層襯墊列為所述的第一層的內(nèi)層襯墊列。在步驟S5，決定是否已定義所有內(nèi)層襯墊列的連接關(guān)系。由于所述的第一層的內(nèi) 層襯墊列及所述的第二層的內(nèi)層襯墊列間的連接關(guān)系已建立完畢，故進(jìn)入步驟S6。在步驟S6，建立所述的內(nèi)層襯墊及外層襯墊的繞線軌跡。據(jù)此，根據(jù)圖16所顯示 的繞線軌跡，所述的倒裝芯片300的繞線完成結(jié)果即如圖4所示。圖17顯示根據(jù)本發(fā)明的一實(shí)施例的用于建立倒裝芯片封裝的繞線方式的裝置的 示意圖。如圖17所示，所述的裝置1700包含一排序單元1710、一計(jì)算單元1720及一繞線 單元1730。所述的排序單元1710是排列若干個(gè)外層襯墊及內(nèi)層序列成若干個(gè)襯墊列。所 述的計(jì)算單元1720是根據(jù)所述的繞線單元1730的繞線結(jié)果及最多平面子集合弦算法定義 所述的外層襯墊及內(nèi)層襯墊的連接關(guān)系，并提供計(jì)算結(jié)果至所述的繞線單元1730以建立 所述的外層襯墊及內(nèi)層襯墊的繞線軌跡。所述的繞線單元1730是根據(jù)所述的排序單元的 排序結(jié)果建立虛擬環(huán)，并根據(jù)所述的計(jì)算單元1720的計(jì)算結(jié)果自最內(nèi)層的襯墊列依次向 外層的襯墊列建立所述的外層襯墊及內(nèi)層襯墊的繞線軌跡，以使每一襯墊列及其上一層襯 墊列間的繞線軌跡所需的繞道連接最少。對(duì)應(yīng)本發(fā)明所教示的方法，所述的排序單元1710是根據(jù)欲決定繞線軌跡的倒裝 芯片的若干個(gè)內(nèi)層襯墊及外層襯墊設(shè)定一初始設(shè)定，并根據(jù)所述的內(nèi)層襯墊及外層襯墊設(shè) 定一外層襯墊列及若干個(gè)內(nèi)層襯墊列。針對(duì)個(gè)別的內(nèi)層襯墊列，所述的繞線單元1730是建 立所述的內(nèi)層襯墊列的虛擬襯墊于所述的內(nèi)層襯墊列的上一層內(nèi)層襯墊列中，建立所述的 上一層內(nèi)層襯墊列中繞道連接的襯墊的虛擬襯墊于所述的上一層內(nèi)層襯墊列中，并根據(jù)所 述的內(nèi)層襯墊列及其上一層內(nèi)層襯墊列建立一虛擬環(huán)。又，所述的繞線單元1730是建立所 述的內(nèi)層襯墊及外層襯墊的繞線軌跡。所述的計(jì)算單元1720是根據(jù)最多平面子集合弦算 法及所述的虛擬環(huán)上的襯墊的連接關(guān)系建立所述的虛擬環(huán)上的弦以定義所述的弦所對(duì)應(yīng) 的連接關(guān)系為直接連接，并定義所述的弦未對(duì)應(yīng)的連接關(guān)系為繞道連接。 圖17所示的裝置可以硬件方式實(shí)現(xiàn)，亦可以軟件利用一硬件實(shí)現(xiàn)。例如，綜上所 述，本發(fā)明所提供的應(yīng)用于倒裝芯片封裝的繞線方法及用于實(shí)現(xiàn)的裝置，是將一芯片的若 干個(gè)外層襯墊的排列順序設(shè)定為一外層襯墊列，并將所述的芯片的若干個(gè)內(nèi)層襯墊的排列 順序設(shè)定為若干個(gè)內(nèi)層襯墊列。接著，利用最多平面子集合弦算法建立所述的內(nèi)層襯墊列 間的連接關(guān)系，以使其所需的繞道連接最少。由于所述的最多平面子集合弦算法可在低多 項(xiàng)式時(shí)間內(nèi)以動(dòng)態(tài)規(guī)劃的方式計(jì)算，故本發(fā)明所提供的應(yīng)用于倒裝芯片封裝的繞線方法能 大幅降低所需的運(yùn)算時(shí)間。此外，由于本發(fā)明所提供的應(yīng)用于倒裝芯片封裝的繞線方法及 用于實(shí)現(xiàn)的裝置是用于找出最少繞道連接的繞線方式，故得以達(dá)到降低所需繞線長(zhǎng)度的目 的。
本發(fā)明的技術(shù)內(nèi)容及技術(shù)特點(diǎn)已揭示如上，然而熟悉本領(lǐng)域的技術(shù)人員仍可能基 于本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修飾。因此，本發(fā)明的保護(hù)范 圍應(yīng)不限于實(shí)施例所揭示的內(nèi)容，而應(yīng)包括各種不背離本發(fā)明的替換 及修飾，并為本專利 申請(qǐng)權(quán)利要求所涵蓋。
權(quán)利要求
1.一種應(yīng)用于倒裝芯片封裝的繞線方法，所述的倒裝芯片包含若干個(gè)外層襯墊及若干 個(gè)內(nèi)層襯墊，其特征在于所述的繞線方法包含下列步驟根據(jù)所述的外層襯墊及內(nèi)層襯墊的排列順序設(shè)定若干個(gè)襯墊列；及自最內(nèi)層的襯墊列依次向外層的襯墊列建立繞線軌跡，并在每一襯墊列及其上一層襯 墊列間選擇可貢獻(xiàn)最多直接連接的繞線軌跡。
2.根據(jù)權(quán)利要求1所述的繞線方法，其特征在于，其中所述的建立繞線軌跡的步驟進(jìn) 一步包含下列步驟設(shè)定最內(nèi)層的襯墊列為目前襯墊列；于所述的目前襯墊列的上一層襯墊列中建立目前襯墊列的虛擬襯墊，于所述的上一層 襯墊列中建立所述的上一層襯墊列中繞道連接的襯墊的虛擬襯墊，并根據(jù)所述的目前襯墊 列及其上一層襯墊列建立一虛擬環(huán)；根據(jù)最多平面子集合弦算法及所述的虛擬環(huán)上的襯墊的連接關(guān)系建立所述的虛擬環(huán) 上的弦以定義所述的弦所對(duì)應(yīng)的連接關(guān)系為直接連接，并定義所述的弦未對(duì)應(yīng)的連接關(guān)系 為繞道連接；及若未定義完所述的外層襯墊及內(nèi)層襯墊間的連接關(guān)系，則設(shè)定所述的上一層襯墊列為 目前襯墊列，并重復(fù)所述的建立虛擬環(huán)及定義連接關(guān)系的步驟。
3.根據(jù)權(quán)利要求1所述的繞線方法，其特征在于，其中所述的外層襯墊及所述的內(nèi)層 襯墊的排列順序是在所述的倒裝芯片上形成若干個(gè)襯墊環(huán)。
4.根據(jù)權(quán)利要求2所述的繞線方法，其特征在于，其中所述的襯墊列是由一切割線切 開(kāi)所述的襯墊環(huán)以展開(kāi)而得到。
5.根據(jù)權(quán)利要求3所述的繞線方法，其特征在于，其中若不存在一無(wú)跨越連接關(guān)系的 切割線，則復(fù)制所述的外層襯墊所對(duì)應(yīng)的外層襯墊列的頭/尾單元至所述的外層襯墊列的 頭/尾部分。
6.根據(jù)權(quán)利要求1所述的繞線方法，其特征在于，其中若所述的外層襯墊的排列順序 是構(gòu)成若干個(gè)外層襯墊列，則合并所述的外層襯墊列。
7.根據(jù)權(quán)利要求5所述的繞線方法，其特征在于，其中所述的合并過(guò)程是以虛擬襯墊 代表所述的外層襯墊的可能排列順序，其中所述的虛擬襯墊代表其對(duì)應(yīng)的外層襯墊的可能 繞線軌跡。
8.根據(jù)權(quán)利要求1所述的繞線方法，其特征在于，其中若有一連接關(guān)系連接三個(gè)以上 的襯墊，則產(chǎn)生虛擬內(nèi)層襯墊以使各連接關(guān)系僅連接二個(gè)襯墊。
9.一種用于建立倒裝芯片封裝的繞線方式的裝置，所述的倒裝芯片包含若干個(gè)外層襯 墊及若干個(gè)內(nèi)層襯墊，其特征在于所述的裝置包含一排序單元，排列所述的外層襯墊及內(nèi)層序列成若干個(gè)襯墊列；及一繞線單元，根據(jù)所述的排序單元的排序結(jié)果自最內(nèi)層的襯墊列依次向外層的襯墊列 建立所述的外層襯墊及內(nèi)層襯墊的繞線軌跡，以使每一襯墊列及其上一層襯墊列間的繞線 軌跡所需的繞道連接最少。
10.根據(jù)權(quán)利要求9所述的裝置，其特征在于，其進(jìn)一步包含一計(jì)算單元，根據(jù)所述的繞線單元的繞線結(jié)果及最多平面子集合弦算法定義所述的外 層襯墊及內(nèi)層襯墊的連接關(guān)系，并提供計(jì)算結(jié)果至所述的繞線單元以建立所述的外層襯墊及內(nèi)層襯墊的繞線軌跡。
11.根據(jù)權(quán)利要求9所述的裝置，其特征在于，其中所述的排序單元是根據(jù)所述的外層 襯墊及內(nèi)層襯墊的排列順序設(shè)定所述的襯墊列。
12.根據(jù)權(quán)利要求9所述的裝置，其特征在于，其中所述的外層襯墊為所述的倒裝芯片 的驅(qū)動(dòng)襯墊。
13.根據(jù)權(quán)利要求9所述的裝置，其特征在于，其中所述的內(nèi)層襯墊為所述的倒裝芯片 的焊球襯墊。
全文摘要
本發(fā)明涉及一種應(yīng)用于倒裝芯片封裝的繞線方法及其裝置，其中所述的倒裝芯片包含若干個(gè)外層襯墊及若干個(gè)內(nèi)層襯墊，所述的繞線方法包含下列步驟根據(jù)所述的外層襯墊及內(nèi)層襯墊的排列順序設(shè)定若干個(gè)襯墊列；以及自最內(nèi)層的襯墊列依次向外層的襯墊列建立繞線軌跡，并于每一襯墊列及其上一層襯墊列間選擇可貢獻(xiàn)最多直接連接的繞線軌跡。
文檔編號(hào)H01L21/60GK102054661SQ200910209629
公開(kāi)日2011年5月11日 申請(qǐng)日期2009年10月30日 優(yōu)先權(quán)日2009年10月30日
發(fā)明者張宸峰, 張耀文, 李柏緯, 林依潔, 林忠緯, 沈勤芳, 許天彰, 邱顯仕 申請(qǐng)人:新思科技有限公司