專利名稱：采用分段金線架構(gòu)的半導(dǎo)體封裝構(gòu)件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體封裝技術(shù)領(lǐng)域，特別是涉及一種改良的半導(dǎo)體集成電路封裝構(gòu) 件，采用分段金線架構(gòu)，如此使金線有較強的強度支撐，避免模流沖擊造成金線脫落的問題。
背景技術(shù)：
動態(tài)隨機存取存儲器(DRAM)主要是朝滿足高容量與高效能兩個方向發(fā)展。單 顆DRAM的封裝技術(shù)發(fā)展，在追求高效能的方向發(fā)展上，以最短的內(nèi)部路徑配合二維系 統(tǒng)單芯片O-dimensional System-on-Chip或2D_SoC)解決方案為主。但是SoC架構(gòu) 下的DRAM，其在達成高容量的需求部分，卻顯得不足。為了達成高容量的需求，業(yè)界于 是發(fā)展出各種DRAM堆疊封裝技術(shù)，例如，引線接合(Stack by wire bond)、層疊封裝 (Package-on-Package)、線路重布技術(shù)(RDL-Wire bond)、垂直式連接工藝技術(shù)(Vertical InterconnectionProcess)、金線-金線內(nèi)連接技術(shù)(Gold to Gold Interconnection ；GGI)PiP (Package in Package) XSi^^o
如本領(lǐng)域一般技術(shù)人員所知，封裝的功能在于保護電路及芯片避免受到外界的外 力、灰塵、化學性的侵蝕等因素的干擾，及規(guī)則化、尺寸匹配等功能，并維持電路能正常運 作。封裝占整個電子封裝制造成本很大的比例，因此設(shè)計封裝不僅僅只是挑選一種樣式進 行組裝，而要考慮到更多系統(tǒng)整合之后的因素。此外，由于電子封裝產(chǎn)品尺寸的縮小，造成 芯片線路密集化及線路直徑細小化，細小化的結(jié)果產(chǎn)生了許多問題如電磁干擾、高溫、熱應(yīng) 力等問題。因此在設(shè)計其型式、結(jié)構(gòu)尺寸及材料選用時，都必須審慎選擇設(shè)計，以避免電子 封裝產(chǎn)品在封裝的制造過程中產(chǎn)生損壞或在使用階段的可靠度問題等。
目前主流的DRAM規(guī)格已由DDR1、DDR2快速的被DDR3取代，在高速、倍頻的要求 下，IC封裝體的1/0數(shù)也勢必增加。采用引線接合工藝的3D堆疊封裝，由于互連路徑長度 較長，在封裝模封工藝中，受模封材料(molding compound)的模流路徑限制，常遇到?jīng)_線 (bonding wire sweep)問題，這是因為當模流的路徑與金線方向不一致，金線受到模封材 料的沖擊，導(dǎo)致金線脫落，金線脫離產(chǎn)生信號線短路或斷路的結(jié)果，使產(chǎn)品電性失效。隨著 DRAM容量需求增加，1/0數(shù)勢必持續(xù)上升；此需求除了使金線數(shù)目增加，同時金線互連路徑 長度也較長；當金線密度與長度增加，模封工藝中(moldingprocess)，模封材料(molding compound)的沖線問題也愈來愈嚴苛，亦愈來愈重要。
過去為解決沖線的問題，有人利用CAD輔助模流分析，由此改善流道(runner)及 模穴(mold chase)設(shè)計，藉CAD達到模穴最佳化設(shè)計，改善并避免沖線問題的發(fā)生。也有利 用UV膠固定金線的方式，解決沖線的問題，此方法是在引線前，使用點膠機將UV膠涂布在 芯片適當?shù)奈恢?，再用UV光照射膠，使膠反應(yīng)成為B-stage狀態(tài)，具適當?shù)恼承裕藭r再進 行引線工藝，因金線被UV膠固定，所以，在模封工藝中，即使模封材料(Molding Compound) 的模流路徑與金線方向完全不一致，也不會使金線脫落。然而，上述模穴設(shè)計與模流分析的 時間與成本高，而采用UV膠固定金線的方式則需額外工藝或設(shè)備，及加工的時間，且UV膠的材料費用也不便宜。 發(fā)明內(nèi)容
本發(fā)明的主要目的在提供一種采用分段金線架構(gòu)及芯片上假接墊的新穎半導(dǎo)體 封裝構(gòu)件，使金線有較強的強度支撐，有效的避免模流沖擊造成金線脫落的問題。
根據(jù)本發(fā)明優(yōu)選實施例，本發(fā)明提供一種半導(dǎo)體封裝構(gòu)件，包含有基板，其上設(shè)有 至少一引線手指；半導(dǎo)體芯片，設(shè)于該基板的上表面；至少一主動接合墊，設(shè)于該半導(dǎo)體芯 片上；至少一假接墊，設(shè)于該半導(dǎo)體芯片上；第一接合導(dǎo)線，電連接該至少一主動接合墊與 該至少一假接墊；第二接合導(dǎo)線，電連接該至少一假接墊與該至少一引線手指；以及膜封 材料，包覆住至少該半導(dǎo)體芯片。
根據(jù)本發(fā)明的另一優(yōu)選實施例，本發(fā)明提供一種半導(dǎo)體封裝構(gòu)件，包含有基板，其 上設(shè)有至少一引線手指；芯片堆疊結(jié)構(gòu)，包含有第一半導(dǎo)體芯片設(shè)于該基板的上表面，以及 第二半導(dǎo)體芯片，堆疊在該第一半導(dǎo)體芯片上；至少一主動接合墊，設(shè)于該第二半導(dǎo)體芯片 上；至少一假接墊，設(shè)于該第二半導(dǎo)體芯片上；第一接合導(dǎo)線，電連接該至少一主動接合墊 與該至少一假接墊；第二接合導(dǎo)線，電連接該至少一假接墊與該至少一引線手指；以及膜 封材料，包覆住至少該芯片堆疊結(jié)構(gòu)。
為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施方式，并配 合附圖，作詳細說明如下。然而如下的優(yōu)選實施方式與附圖僅供參考與說明用，并非用來對 本發(fā)明加以限制者。


圖1為依據(jù)本發(fā)明優(yōu)選實施例所繪示的半導(dǎo)體封裝構(gòu)件的俯視示意圖。
圖2A為依據(jù)本發(fā)明另一優(yōu)選實施例所繪示的三維半導(dǎo)體封裝構(gòu)件的俯視示意 圖。
圖2B為沿著圖2A切線1-1’所視的剖面示意圖。
附圖標記說明
la:半導(dǎo)體封裝構(gòu)件
lb:半導(dǎo)體封裝構(gòu)件
10 基板
IOa:長條型開孔
12:引線手指
14:引線手指
16:陣列錫球
12a_12d:引線手指
14a_14d:引線手指
20 半導(dǎo)體芯片
22a-22h 主動接合墊
30 膜封材料
32a-32d 接合導(dǎo)線
34a-34d 接合導(dǎo)線
42a-42d 接合導(dǎo)線
44a-44d 接合導(dǎo)線
101 上表面
102 下表面
112a-112d 假接墊
114a-114d 假接墊
122a 接合墊
122b 接合墊
124a 假接墊
124b 假接墊
132 接合導(dǎo)線
134 接合導(dǎo)線
142 接合導(dǎo)線
144 接合導(dǎo)線
200 芯片堆疊結(jié)構(gòu)
200a 上芯片
200b 下芯片
212:引線手指
214:引線手指
222a 接合墊
222b 接合墊
232:引線手指
234:引線手指具體實施方式
請參閱圖1，其為依據(jù)本發(fā)明優(yōu)選實施例所繪示的半導(dǎo)體封裝構(gòu)件的俯視示意圖。 如圖ι所示，半導(dǎo)體封裝構(gòu)件Ia包括基板10，例如封裝基板，在基板10的上表面設(shè)有半導(dǎo) 體芯片20，以及膜封材料30，其至少包覆住半導(dǎo)體芯片20。
根據(jù)本發(fā)明的優(yōu)選實施例，在基板10的上表面提供有至少兩排的引線手指 1加-12(1及14a-14d。根據(jù)本發(fā)明的優(yōu)選實施例，引線手指12a_12d是在半導(dǎo)體芯片20的 一側(cè)邊沿著參考y軸排成直線，而引線手指Ha-Hd在半導(dǎo)體芯片20的相對于引線手指 12a-12d的另一側(cè)邊沿著參考y軸排成直線。
根據(jù)本發(fā)明的優(yōu)選實施例，在半導(dǎo)體芯片20的主動面的中央位置設(shè)有多個排成 單排的主動接合墊22a-22h。根據(jù)本發(fā)明的優(yōu)選實施例，單排的主動接合墊22『2池在半 導(dǎo)體芯片20的中央位置同樣是沿著參考y軸排列成直線，也就是說，單排的主動接合墊 22a-22h與半導(dǎo)體芯片20兩側(cè)邊的兩排引線手指lh-12d及Ha-14d是平行排列的。
本發(fā)明的特征在于在半導(dǎo)體芯片20的主動面上另包含有兩排的假接墊(dummy bond pad) 112a_l 12d 及 114a_l 14d,同樣的，這兩排假接墊 112a_l 12d 及 114a_l 14d 均沿著參考y軸各排列成直線，其中，從俯視圖來看，單排的假接墊112a_112d位于單排的主動接 合墊22a-22h以及引線手指1加-12(1之間，單排的假接墊114a_114d位于單排的主動接合 墊22a-22h以及引線手指14a-14d之間。這兩排假接墊112a_112d及IHa-IHd是在電性 上為浮置的(electrically floating)接墊，且在工藝上，是與主動接合墊22a_22h同時制 作。其中，“電性上為浮置的”指的是假接墊112a-112d及IHa-IHd并未與半導(dǎo)體芯片20 的內(nèi)部主動電路有所連結(jié)。
根據(jù)本發(fā)明的優(yōu)選實施例，各個假接墊112a_112d及114a_114d的尺寸大小需大 于各個主動接合墊22&-2池的尺寸大小。優(yōu)選者，各個假接墊11加-112(1及IHa-IHd需提 供同時足夠容納兩條金線的引線接合面積。舉例來說，各個假接墊lUa-112d及IHa-IHd 的面積約為100 μ mX 60 μ m，各個主動接合墊22a_22h的面積約為50 μ mX 60 μ m左右。
根據(jù)本發(fā)明的優(yōu)選實施例，多條接合導(dǎo)線3h-32d分別用來電連結(jié)主動接合墊 22b、22d、22f、2ai及相對應(yīng)的假接墊lUa_112d，多條接合導(dǎo)線4h_42d則分別用來電連 結(jié)假接墊112a_112d及相對應(yīng)的引線手指12a-12d。同樣的，根據(jù)本發(fā)明的優(yōu)選實施例， 多條接合導(dǎo)線34a-34d分別用來電連結(jié)主動接合墊22a、22C、22e、22g及相對應(yīng)的假接墊 114a-l 14d，多條接合導(dǎo)線44a-44d則分別用來電連結(jié)假接墊114a-l 14d及相對應(yīng)的引線手 指14a-14d。其中，接合導(dǎo)線32&-32(1、；343-；34(1、423-42(1及443-44(1可以是金線或銅線。
請參閱圖2A及圖2B，其中圖2A為依據(jù)本發(fā)明另一優(yōu)選實施例所繪示的三維(3D) 半導(dǎo)體封裝構(gòu)件的俯視示意圖，圖2B為沿著圖2A切線1-1’所視的剖面示意圖。如圖2A 及圖2B所示，半導(dǎo)體封裝構(gòu)件Ib包括基板10，例如封裝基板，在基板10的上表面101設(shè)有 芯片堆疊結(jié)構(gòu)200，包括上芯片200a以及下芯片200b，以及膜封材料30，包覆住至少芯片堆 疊結(jié)構(gòu)200。
在基板10的上表面101提供有至少兩排的引線手指12及14。根據(jù)本發(fā)明的優(yōu)選 實施例，引線手指12是在芯片堆疊結(jié)構(gòu)200的一側(cè)邊沿著參考y軸排成直線，而引線手指 14在芯片堆疊結(jié)構(gòu)200的相對于引線手指12的另一側(cè)邊沿著參考y軸排成直線。在基板 10的中央位置設(shè)有長條型開孔10a。在基板10的下表面102沿著長條型開孔IOa相對兩長 邊另提供有兩排的引線手指232及234。其中，引線手指232及234靠近長條型開孔10a。 在基板10的下表面102另提供有陣列錫球16。圖2A及圖2B所示的半導(dǎo)體封裝構(gòu)件又被 稱為窗型BGA封裝或者wBGA封裝。
根據(jù)本發(fā)明的優(yōu)選實施例，下芯片200b具有面向基板10上表面101的主動接合 面，而在下芯片200b的主動接合面上的中央位置提供有兩排的接合墊22 及222b。多條 接合導(dǎo)線232及234則用來分別電連結(jié)在下芯片200b上的接合墊22 及22 以及相對 應(yīng)的引線手指212及214。其中，接合墊22 及222b、接合導(dǎo)線232及234、引線手指212 及214被包覆在膜封材料30內(nèi)，且膜封材料填滿長條型開孔10a。
根據(jù)本發(fā)明的優(yōu)選實施例，在上芯片200a另提供排列成兩排的接合墊 122a-122b0根據(jù)本發(fā)明的優(yōu)選實施例，排列成單排的接合墊12 彼此對準成直線，且排列 成單排的接合墊12 與兩排引線手指12及14平行排列。此外，上芯片200a尚包含有排 列成兩排的假接墊12 及124b。
假接墊12 彼此對準排成直線，且從俯視圖來看，使排成單排的假接墊12 設(shè)于 單排的接合墊12 與單排的引線手指14之間。同樣的，假接墊124b彼此對準排成直線，且從俯視圖來看，使排成單排的假接墊124b設(shè)于單排的接合墊122b與單排的引線手指12 之間。
根據(jù)本發(fā)明的優(yōu)選實施例，各個假接墊12 及124b的尺寸均大于各個接合墊 122a-122b的尺寸大小。優(yōu)選者，各個假接墊12 及124b需具有同時足夠容納兩條金線的 引線接合面積。舉例來說，各個假接墊12 及124b的面積約為100μπιΧ60μπι，各個接合 墊 122a-122b 的面積約為 50ymX60ymo
根據(jù)本發(fā)明的優(yōu)選實施例，多條接合導(dǎo)線132分別用來電連結(jié)接合墊122b及相對 應(yīng)的假接墊124b，而多條接合導(dǎo)線142則分別用來電連結(jié)假接墊124b及相對應(yīng)的引線手指 12。根據(jù)本發(fā)明的優(yōu)選實施例，同樣的，多條接合導(dǎo)線134分別用來電連結(jié)接合墊12 及 相對應(yīng)的假接墊12 ，多條接合導(dǎo)線144則分別用來電連結(jié)假接墊12 及相對應(yīng)的引線手 指14。
本發(fā)明利用假接墊(dummy pad)的設(shè)計將金線由長線路分成兩段，使金線有較強 的強度支撐，避免模流沖擊造成金線脫落的問題。同樣地，此方法在模封工藝中，即使模封 材料的模流路徑與金線方向完全不一致，也不會使金線脫落。本發(fā)明的優(yōu)點是在芯片設(shè)計 時，可設(shè)計于與接合墊同一層面，并于芯片金屬化工藝中同時制造完成；當在后段封裝時， 節(jié)省模穴設(shè)計與模流分析的時間與成本；也比UV膠工藝省工藝加工的時間及省UV材料的 費用。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的等同變化與修 飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種半導(dǎo)體封裝構(gòu)件，包含有 基板，其上設(shè)有至少一引線手指； 半導(dǎo)體芯片，設(shè)于該基板的上表面； 至少一主動接合墊，設(shè)于該半導(dǎo)體芯片上； 至少一假接墊，設(shè)于該半導(dǎo)體芯片上；第一接合導(dǎo)線，電連接該至少一主動接合墊與該至少一假接墊； 第二接合導(dǎo)線，電連接該至少一假接墊與該至少一引線手指；以及 膜封材料，包覆住至少該半導(dǎo)體芯片。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝構(gòu)件，其特征在于該至少一假接墊的尺寸大于該 至少一主動接合墊的尺寸。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝構(gòu)件，其特征在于該至少一假接墊具有足夠容納 該第一、第二接合導(dǎo)線的弓I線接合面積。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝構(gòu)件，其特征在于該至少一假接墊在電性上為浮置。
5.一種半導(dǎo)體封裝構(gòu)件，包含有 基板，其上設(shè)有至少一引線手指；芯片堆疊結(jié)構(gòu)，包含有第一半導(dǎo)體芯片設(shè)于該基板的上表面，以及第二半導(dǎo)體芯片，堆 疊在該第一半導(dǎo)體芯片上；至少一主動接合墊，設(shè)于該第二半導(dǎo)體芯片上； 至少一假接墊，設(shè)于該第二半導(dǎo)體芯片上； 第一接合導(dǎo)線，電連接該至少一主動接合墊與該至少一假接墊； 第二接合導(dǎo)線，電連接該至少一假接墊與該至少一引線手指；以及 膜封材料，包覆住至少該芯片堆疊結(jié)構(gòu)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體封裝構(gòu)件，其特征在于該至少一假接墊的尺寸大于該 至少一主動接合墊的尺寸。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體封裝構(gòu)件，其特征在于該至少一假接墊具有足夠容納 該第一、第二接合導(dǎo)線的弓I線接合面積。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體封裝構(gòu)件，其特征在于該至少一假接墊在電性上為浮置。
9.根據(jù)權(quán)利要求5所述的半導(dǎo)體封裝構(gòu)件，其特征在于該第一半導(dǎo)體芯片經(jīng)由該基板 的開孔，以引線與該基板的下表面構(gòu)成電連接。
全文摘要
一種采用分段金線架構(gòu)的半導(dǎo)體封裝構(gòu)件，包含有基板，其上設(shè)有至少一引線手指；半導(dǎo)體芯片，設(shè)于該基板的上表面；至少一主動接合墊，設(shè)于該半導(dǎo)體芯片上；至少一假接墊，設(shè)于該半導(dǎo)體芯片上；第一接合導(dǎo)線，電連接該至少一主動接合墊與該至少一假接墊；第二接合導(dǎo)線，電連接該至少一假接墊與該至少一引線手指；以及膜封材料，包覆住至少該半導(dǎo)體芯片。
文檔編號H01L23/48GK102034775SQ20091022657
公開日2011年4月27日 申請日期2009年11月25日 優(yōu)先權(quán)日2009年10月8日
發(fā)明者陳仁君 申請人:南亞科技股份有限公司