專利名稱：金屬膜堆疊的制造方法及包含該金屬膜堆疊的集成電路的制作方法
技術領域：
本發(fā)明涉及一種半導體，特別是涉及一種在金屬膜堆疊中用以改善關鍵尺寸的半 導體制造方法。
背景技術：
金屬膜堆疊被使用于集成電路中，以將位于內(nèi)連線結構下方的較低組件(lower element)連接至位在金屬膜堆疊上方的較高組件(upperelement)。例如，圖2B所繪示為 兩個現(xiàn)有技術的金屬膜堆疊，其以左金屬膜堆疊126及右金屬膜堆疊127的形式分別連接 至內(nèi)連線結構5中的左導電插塞15及右導電插塞16。較低組件(未繪示)可位于內(nèi)連線 結構5下方，而較高組件(同樣未繪示)可位于金屬膜堆疊126、127的上方。在制造過程 中，光微影顯影誤差(registration error)在光微影制造工藝中顯影對準誤差超過制造工 藝可接受的偏移量(shift)時，會導致金屬膜堆疊與如內(nèi)連線結構中的導電組件(如，介層 窗插塞)的對不準(misalignment)，因此對集成電路造成不良地影響，甚至破壞集成電路 的部分功能。如現(xiàn)有技術中金屬膜堆疊126、127的典型構造，如圖2B、圖3B、圖4及圖5，具 有約0.05歐姆/平方(Ω/sq)至約0.5 Ω/sq的電阻率。由此可見，上述現(xiàn)有的金屬膜堆疊的制造方法在產(chǎn)品結構、制造方法與使用上，顯 然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不 費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，而一般產(chǎn)品及方 法又沒有適切的結構及方法能夠解決上述問題，此顯然是相關業(yè)者急欲解決的問題。因此 如何能創(chuàng)設一種新的金屬膜堆疊的制造方法及包含該金屬膜堆疊的集成電路，實屬當前重 要研發(fā)課題之一，亦成為當前業(yè)界極需改進的目標。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的金屬膜堆疊的制造方法存在的缺陷，而提供一種 新的金屬膜堆疊的制造方法，所要解決的技術問題是使其降低或消除光微影對不準的不良 效應，藉由底部氮化鈦阻障物的移除，而增加底部關鍵尺寸，非常適于實用。本發(fā)明的目的還在于，提出一種新的包含該金屬膜堆疊的集成電路，所要解決的 技術問題是使其包含降低或消除光微影對不準的不良效應，藉由底部氮化鈦阻障物的移 除，而增加底部關鍵尺寸的金屬膜堆疊，從而更加適于實用。本發(fā)明藉由集成電路中的金屬膜堆疊的制造方法滿足這些需求。在此所揭露 的所述方法的執(zhí)行包括在內(nèi)連線結構上沉積金屬層，此內(nèi)連線結構包括藉由層間介電質(zhì) (interlayer dielectric) fffj^M^^^^^MM (isolated conducting plug)。
更包括在金屬層上沉積抗反射涂布層。圖案化光阻層可形成于抗反射涂布層上，且金屬蝕 刻步驟可被進行，以移除部分抗反射涂布層及部分金屬層，從而暴露出一部分的層間介電 質(zhì)。本發(fā)明的目的及解決其技術問題是采用以下技術方案來實現(xiàn)的。依據(jù)本發(fā)明提出
3的一種在集成電路中的金屬膜堆疊的制造方法，其包括在一內(nèi)連線結構上直接沉積一金 屬層，該內(nèi)連線結構包括設置于一層間介電質(zhì)中的多個導電插塞；以及在該金屬層上直接 沉積一抗反射涂布層。本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。前述的在集成電路中的金屬膜堆疊的制造方法，其中該金屬層為鋁與銅的合金。前述的在集成電路中的金屬膜堆疊的制造方法，其中該抗反射涂布層包括氮化 鈦。前述的在集成電路中的金屬膜堆疊的制造方法，其還包括在該抗反射涂布層上 形成一圖案化光阻層；以及進行一金屬蝕刻步驟，以移除部分該抗反射涂布層及部分該金屬層。前述的在集成電路中的金屬膜堆疊的制造方法，其中所進行的該金屬蝕刻步驟暴 露出該層間介電質(zhì)的至少一部分。前述的在集成電路中的金屬膜堆疊的制造方法，其中所進行的該金屬蝕刻步驟使 該金屬膜堆疊的至少一部分與至少一導電插塞互相接觸。前述的在集成電路中的金屬膜堆疊的制造方法，其包括在抗反射涂布層上沉積 一硬掩模層；在該硬掩模層上形成一圖案化光阻層；以及進行一金屬蝕刻步驟，以暴露出 該層間介電質(zhì)的至少一部分。本發(fā)明的目的及解決其技術問題還采用以下技術方案來實現(xiàn)的。依據(jù)本發(fā)明提出 的一種集成電路，具有多個金屬膜堆疊，各該金屬膜堆疊包括一金屬層，覆蓋一層間介電 質(zhì)及多個導電插塞的至少一個，而該些導電插塞設置于該層間介電質(zhì)中；以及一抗反射層，
覆蓋該金屬層。本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。前述的集成電路，其還包括一硬掩模，覆蓋該金屬層。前述的集成電路，其中該些金屬膜堆疊的電阻率小于0. 5歐姆/平方。前述的集成電路，其中該金屬層的厚度大于500埃。前述的集成電路，其中該金屬層的厚度大于1000埃。本發(fā)明的目的及解決其技術問題另采用以下技術方案來實現(xiàn)的。依據(jù)本發(fā)明提出 的一種集成電路，具有多個金屬結構，各該金屬結構包括多個導電插塞，藉由一介電層所 分隔；一導電層，直接設置在該些導電插塞及該介電層上，該導電層具有大于500埃的一厚 度；以及一抗反射層，覆蓋該導電層。本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。前述的集成電路，其還包括一硬掩模，覆蓋該導電層。前述的集成電路，其中該導電層的該厚度大于1000埃。借由上述技術方案，本發(fā)明金屬膜堆疊的制造方法及包含該金屬膜堆疊的集成電 路至少具有下列優(yōu)點及有益效果本發(fā)明能夠降低或消除光微影對不準的不良效應，藉由 底部氮化鈦阻障物的移除，而增加底部關鍵尺寸。綜上所述，本發(fā)明是有關于一種具有經(jīng)改善的底部關鍵尺寸的金屬膜堆疊的制造 方法。該金屬膜堆疊的制造方法，其用以降低或消除光微影對不準的不良效應。藉由底部 氮化鈦阻障物的移除，而增加底部關鍵尺寸。本發(fā)明在技術上有顯著的進步，并具有明顯的
4積極效果，誠為一新穎、進步、實用的新設計。上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段， 而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠 更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1為現(xiàn)有技術中金屬膜堆疊的形成方法的流程圖。圖2A為在現(xiàn)有技術的金屬膜堆疊的制作中的中間步驟的結果的剖面圖。圖2B為接著在圖2A的結構上進行金屬蝕刻制造工藝步驟后的現(xiàn)有技術的金屬膜 堆疊的剖面圖。圖3A為在現(xiàn)有技術的另一例之金屬膜堆疊的制作中的中間步驟的結果的剖面 圖。圖3B為接著在圖3A的結構上進行金屬蝕刻制造工藝步驟后的現(xiàn)有技術的金屬膜 堆疊的剖面圖。圖4為對圖2B修改以說明光微影顯影偏移(photolithographicregistration shift)如何導致接觸短路(contact short)的現(xiàn)有技術的金屬膜堆疊的剖面圖。圖5為對圖3B修改以說明由光微影顯影偏移導致接觸短路的現(xiàn)有技術的金屬膜 堆疊的剖面圖。圖6為說明用以形成關于本發(fā)明的金屬膜堆疊的本發(fā)明的方法的執(zhí)行的流程圖。圖7A為根據(jù)圖6的方法的一實施例的金屬膜堆疊的制作中的中間步驟的結果的 剖面圖。圖7B為圖7A的金屬膜堆疊根據(jù)圖6的方法在進行金屬蝕刻制造工藝步驟后的剖 面圖。圖8為總結根據(jù)本發(fā)明的形成金屬膜堆疊的另一方法的執(zhí)行的流程圖。圖9A為根據(jù)圖8的方法的一實施例的金屬膜堆疊的制作中的中間步驟的結果的 剖面圖。圖9B為圖9A的金屬膜堆疊根據(jù)圖8的方法在進行金屬蝕刻制造工藝步驟后的剖 面圖。圖10為修改圖7B的金屬膜堆疊以說明即使在發(fā)生光微影顯影偏移后，仍可避免 接觸短路的剖面圖。圖11為修改圖9B的金屬膜堆疊以說明即使在發(fā)生光微影顯影偏移后，仍可避免 接觸短路的剖面圖。5:內(nèi)連線結構20、21、22 第一阻障層10:層間介電質(zhì)15、16 介層窗/接觸窗插塞25、26、27 金屬層30、31、32 抗反射層35、36、37 硬掩模層
5
40:圖案化光阻層50、51 關鍵尺寸60 接觸短路126、127 金屬膜堆疊200、205、210、215、220、300、305、310、315、400、405、410、415、420 步驟
具體實施例方式為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合 附圖及較佳實施例，對依據(jù)本發(fā)明提出的具有經(jīng)改善的底部關鍵尺寸的金屬膜堆疊的制造 方法其具體實施方式
、結構、方法、步驟、特征及其功效，詳細說明如后。參考內(nèi)容將詳細地以本發(fā)明的實施例來呈現(xiàn)，此范例以圖式進行說明。無論在任 何情況下，使用在圖式及說明中的任何可能、相同或相似的標號代表相同或相似的部件。值 得注意的是，圖式是以簡化的形式呈現(xiàn)，而非精準的尺寸。關于所揭露的內(nèi)容，為了方便及 清楚的目的，如頂部、底部、左、右、上、下、上方、上面、下方、下面、背面及前面的方向性用語 是與伴隨著相關的圖式使用。這些方向性用語不應以任何方式理解為用以限制本發(fā)明的范 圍。雖然在此所揭露的內(nèi)容是關于這些用以說明的實施例，應該了解的是這些實施例 是經(jīng)由范例的方式呈現(xiàn)，而非經(jīng)由限制的方式呈現(xiàn)。雖然討論的示范性的實施例，然而在不 脫離權利要求的范圍所定義的本發(fā)明的精神和范圍內(nèi)，下文中詳細的描述內(nèi)容是被理解為 涵蓋實施例的所有修改、替代均等物。應被了解及體會的是，在此所描述的制造工藝步驟及 結構并沒有涵蓋用于制作金屬膜堆疊的完整制造流程。本發(fā)明可被實施于關于在此技術領 域傳統(tǒng)的各種集成電路制造技術，且為了使本發(fā)明更容易了解，許多一般性的操作制造工 藝步驟被必要性地包括于其中。本發(fā)明在一般性的半導體元件及制造工藝的領域中具有可 應用性。然而，為了說明的目的，下文中的描述是關于金屬膜堆疊的制造。請參照圖1及圖2A所示，現(xiàn)有技術形成金屬膜堆疊的方法始于步驟200，在內(nèi)連 線結構5上沉積第一阻障層20，第一阻障層例如是氮化鈦(TiN)。在一典型的范例中，內(nèi)連 線結構5包括由鎢(W)所形成的多個導電插塞，且其設置于層間介電質(zhì)10中。因為導電插 塞可為介層窗插塞/接觸窗插塞的形式，其在此可被理解作為介層窗/接觸窗插塞。圖2A 繪示兩個導電介層窗/接觸窗插塞，以左介層窗/接觸窗插塞15及右介層窗/接觸窗插塞 16的形式表示。在步驟205中，金屬層25由鋁-銅合金(Al-Cu)所形成，且其沉積在第一 阻障層20上。在步驟210中，抗反射層30沉積在金屬層25上，可由如氮化鈦(TiN)或陶 瓷材料所形成。在步驟215中，圖案化光阻層40形成在抗反射層30上。在步驟220中，進 行金屬蝕刻步驟，以暴露出部分層間介電質(zhì)10。從圖1的方法所產(chǎn)生的結構如圖2B所示， 其包括左金屬膜堆疊126，更包括右金屬膜堆疊127。其中，左金屬膜堆疊126具有第一阻 障層21、金屬層26及抗反射層31。右金屬膜堆疊127包括的第一阻障層22、金屬層27及 抗反射層32。金屬層26及金屬層27的材料例如是鋁-銅合金。依照此方法的變化，在步驟210之后，硬掩模層35沉積在抗反射層30上(如圖3A 所示)，硬掩模層35包含非晶碳(amorphous carbon)、二氧化硅、氮化硅、鎢、氧化鋁、氧化 鎳及氧化鉿的其中一者或多者。圖案化光阻層40接著形成在硬掩模層35上，且進行金屬蝕刻步驟以產(chǎn)生具有圖3B中左金屬膜堆疊126及右金屬膜堆疊127的結果。其中，左金屬 膜堆疊126具有第一阻障層21、金屬層26、抗反射層31及硬掩模層36。右金屬膜堆疊127 具有第一阻障層22、金屬層27、抗反射層32及硬掩模層37。如圖2B及圖3B所繪示的結構中的任一者可被用于位在此結構上方的內(nèi)連線較高 組件(未繪示)與位于此結構下方的較低組件(未繪示)。例如，圖2B的左金屬膜堆疊126 可連接左較高組件(未繪示)至左介層窗/接觸窗插塞15，其可被連接至相對應的左較低 組件(未繪示)。同樣地，圖2B的右金屬膜堆疊127可連接右較高組件(未繪示)至右介 層窗/接觸窗插塞16，其可被連接至相對應的右較低組件(未繪示)。在步驟215中，在形成圖案化光阻層的期間，光阻圖案的顯影偏移會導致缺點產(chǎn) 生，亦即左金屬膜堆疊126、右金屬膜堆疊127的對不準。此對不準的情況可使得左金屬膜 堆疊126 (圖2B)接觸右介層窗/接觸窗插塞16的程度。亦即，如圖4所示，光阻圖案的顯 影偏移會導致接觸短路60，因此第一阻障層21產(chǎn)生與右介層窗/接觸窗插塞16的接觸。 同樣地，如圖5所示，光微影顯影誤差可導致左金屬膜堆疊126的第一阻障層21 (圖3B)形 成與右介層窗/接觸窗插塞16的接觸短路60。在依照圖4及圖5所繪示的結構提供集成 電路的相關元件間的連結時，此接觸短路會對集成電路的功能造成不良地影響，甚至破壞 集成電路的功能。如圖2B及圖3B所繪示，圖1中現(xiàn)有技術的方法的缺點可被描述為現(xiàn)有技術的關 鍵尺寸50，其可被稱為金屬線底部。在集成電路的制造中，當集成電路具有約小于0. 5微 米(Pm)的間距(pitch)以及具有范圍在約0.2歐姆/平方(Ω/sq)至約0.5 Ω/Sq的電 阻率時，金屬線底部關鍵尺寸變的特別重要。舉例來說，圖2B及圖3B的關鍵尺寸50可被 定義為左金屬膜堆疊126的右邊界(right extent)與右介層窗/接觸窗插塞16的左邊界 (Ieftextent)之間的距離。在圖2B及圖3B的現(xiàn)有技術結構的情況下，左金屬膜堆疊126 的右邊界是第一阻障層21的右邊界。因此，可清楚了解的是，任何導致圖案化光阻層40被 移動超過關鍵尺寸50之向左或向右的光微影顯影誤差，即會如圖4及圖5所繪示的左金屬 膜堆疊126與右介層窗/接觸窗插塞16之間產(chǎn)生接觸短路60。圖6所繪示為說明用以形成金屬膜堆疊的本發(fā)明的方法的執(zhí)行的流程圖，其可避 開上述現(xiàn)有技術關鍵尺寸問題的觀點。關于執(zhí)行的描述可參照圖7A的結構而被清楚的了 解。關于方法，在步驟300中，金屬層25(圖7A)沉積在內(nèi)連線結構5上。內(nèi)連線結構5可 包括導電插塞，其可包括介層窗/接觸窗插塞，其范例為圖7A中所繪示的左介層窗/接觸 窗插塞15及右介層窗/接觸窗插塞16。金屬層25是可覆蓋層間介電質(zhì)10及多個導電插塞 中的至少一者，如左介層窗/接觸窗插塞15及右介層窗/接觸窗插塞16中的一者或多者。 在一示范性的實施例中，金屬層25是由鋁與銅的合金(Al-Cu)所形成。在另一實施例中金 屬層25是由鋁、銅及硅的合金所形成。金屬層25的厚度可以是約大于500埃。在一些實 施例中，金屬層25的厚度可以是約大于1000埃。在步驟305中，抗反射(antireflective coating，ARC)層30可由如氮化鈦或陶瓷材料所形成，接著沉積在金屬層25上。在步驟310 中，圖案化光阻層40可形成在抗反射層30上。在步驟315中，為了暴露出部分層間介電質(zhì) 10，可進行金屬蝕刻制造工藝，以移除部分抗反射層30及部分金屬層25。圖7B所繪示為使用圖6所描述的方法的結果。特別是，形成多個金屬膜堆疊。舉 例來說，圖7B繪示左金屬膜堆疊126且更繪示右金屬膜堆疊127。其中，左金屬膜堆疊126包括金屬層26及抗反射層31，而右金屬膜堆疊127包括金屬層27及抗反射層32。圖7B 也繪示出關鍵尺寸的改善，如先前所述，其可被定義為左金屬膜堆疊126的右邊界與右介 層窗/接觸窗插塞16的左邊界之間的距離。在此實施例中，左金屬膜堆疊126的右邊界為 金屬層26的右邊界。圖7B中的關鍵尺寸為標號51，其中現(xiàn)有技術的關鍵尺寸50也同時繪 示出，以作比較之用。如圖10所示，任何導致圖案化光阻層40被移動超過現(xiàn)有技術的關鍵 尺寸50但小于(較大)關鍵尺寸51的向右的光微影顯影誤差，其并不會導致左金屬膜堆 疊126及右介層窗/接觸窗插塞16之間的接觸短路。在另一范例中，圖6中所描述的方法的執(zhí)行可被修改為如圖8的形式，其中步驟 400、405可與圖6中相對應的步驟300、305相同。請參照圖9A所示，在步驟410中，硬掩模 層35可被沉積(圖8)。在步驟415中，圖案化光阻層40可被形成在硬掩模層35上。在步 驟420中，可接著進行金屬蝕刻步驟，以暴露出如圖9B中所繪示的部分層間介電質(zhì)10。如 前所述，上述步驟會致使多個金屬膜堆疊的形成，金屬膜堆疊例如包括左金屬膜堆疊126， 左金屬膜堆疊126包括金屬層26、抗反射層31及硬掩模層36。此外，可形成右金屬膜堆疊 127，右金屬膜堆疊127包括金屬層27、抗反射層32及硬掩模層37。將圖9B與圖3B中所繪示的現(xiàn)有技術做比較，可以觀察到圖3B中的現(xiàn)有技術的關 鍵尺寸被圖9B中的(較大)關鍵尺寸51所取代。接著，如圖11所示，超過現(xiàn)有技術的關 鍵尺寸50但小于關鍵尺寸51的向右的光微影顯影誤差，其并不會導致左金屬膜堆疊126 與右介層窗/接觸窗插塞16之間的接觸短路?；谏鲜觯诖思夹g領域具有通常知識者可清楚地了解本發(fā)明的方法能有助于金 屬膜堆疊的制造，金屬膜堆疊在集成電路中具有改善后底部關鍵尺寸。。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖 然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人 員，在不脫離本發(fā)明技術方案范圍內(nèi)，當可利用上述揭示的方法及技術內(nèi)容作出些許的更 動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的 技術實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案 的范圍內(nèi)。
權利要求
一種在集成電路中的金屬膜堆疊的制造方法，其特征在于其包括在一內(nèi)連線結構上直接沉積一金屬層，該內(nèi)連線結構包括設置于一層間介電質(zhì)中的多個導電插塞；以及在該金屬層上直接沉積一抗反射涂布層。
2.如權利要求1所述的在集成電路中的金屬膜堆疊的制造方法，其特征在于其中該金 屬層為鋁與銅的合金。
3.如權利要求1所述的在集成電路中的金屬膜堆疊的制造方法，其特征在于其中該抗 反射涂布層包括氮化鈦。
4.如權利要求1所述的在集成電路中的金屬膜堆疊的制造方法，其特征在于其還包括在該抗反射涂布層上形成一圖案化光阻層；以及進行一金屬蝕刻步驟，以移除部分該抗反射涂布層及部分該金屬層。
5.如權利要求4所述的在集成電路中的金屬膜堆疊的制造方法，其特征在于其中所進 行的該金屬蝕刻步驟暴露出該層間介電質(zhì)的至少一部分。
6.如權利要求5所述的在集成電路中的金屬膜堆疊的制造方法，其特征在于其中所進 行的該金屬蝕刻步驟使該金屬膜堆疊的至少一部分與至少一導電插塞互相接觸。
7.如權利要求1所述的在集成電路中的金屬膜堆疊的制造方法，其特征在于其包括 在抗反射涂布層上沉積一硬掩模層；在該硬掩模層上形成一圖案化光阻層；以及進行一金屬蝕刻步驟，以暴露出該層間介電質(zhì)的至少一部分。
8.一種集成電路，具有多個金屬膜堆疊，其特征在于各該金屬膜堆疊包括一金屬層，覆蓋一層間介電質(zhì)及多個導電插塞的至少一個，而該些導電插塞設置于該 層間介電質(zhì)中；以及一抗反射層，覆蓋該金屬層。
9.如權利要求8所述的集成電路，其特征在于其還包括一硬掩模，覆蓋該金屬層。
10.如權利要求8所述的集成電路，其特征在于其中該些金屬膜堆疊的電阻率小于0.5歐姆/平方。
11.如權利要求8所述的集成電路，其特征在于其中該金屬層的厚度大于500埃。
12 .如權利要求8所述的集成電路，其特征在于其中該金屬層的厚度大于1000埃。
13.一種集成電路，具有多個金屬結構，其特征在于各該金屬結構包括 多個導電插塞，藉由一介電層所分隔；一導電層，直接設置在該些導電插塞及該介電層上，該導電層具有大于500埃的一厚 度；以及一抗反射層，覆蓋該導電層。
14.如權利要求13所述的集成電路，其特征在于其還包括一硬掩模，覆蓋該導電層。
15.如權利要求13所述的集成電路，其特征在于其中該導電層的該厚度大于1000埃。
全文摘要
本發(fā)明是有關于一種金屬膜堆疊的制造方法及包含該金屬膜堆疊的集成電路。該在集成電路中的金屬膜堆疊的制造方法，其包括在一內(nèi)連線結構上直接沉積一金屬層，該內(nèi)連線結構包括設置于一層間介電質(zhì)中的多個導電插塞；以及在該金屬層上直接沉積一抗反射涂布層。該金屬膜堆疊的制造方法，其用以降低或消除光微影對不準的不良效應。藉由底部氮化鈦阻障物的移除，而增加底部關鍵尺寸。
文檔編號H01L21/768GK101882600SQ20091024629
公開日2010年11月10日 申請日期2009年12月15日 優(yōu)先權日2009年5月4日
發(fā)明者吳明宗, 李慶雄, 楊大弘, 洪士平, 許漢輝, 韋國梁, 魏安祺 申請人:旺宏電子股份有限公司