專利名稱：一種適于電源極性反轉(zhuǎn)的pn結(jié)隔離方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種隔離半導(dǎo)體元件的方法，特別涉及一種適于電源極性反轉(zhuǎn)的PN結(jié)隔
離方法。
背景技術(shù)：
集成電路結(jié)構(gòu)中，為了實現(xiàn)元件之間的電隔離，普遍采用PN結(jié)隔離技術(shù)，P型襯底接低 電位，N型襯底接最高電位。利用隔離島或阱之間存在的兩個反偏pn結(jié)實現(xiàn)元件之間的電隔 離。雙極工藝的隔離如圖l所示。圖中，VDD和VSS分別代表最高電位和最低電位，PSUB為P型 襯底，P+為P型掩埋層，N-為外延層，N+為N+注入層，幫助外接引腳更好的與N-接觸，Xl代 表將外延層作為器件一部分的各類器件，而X2代表電阻，X2所處的N-外延層即形成了電阻阱 。CM0S或BICM0S工藝的隔離如圖2所示。圖中，VDD和VSS分別代表最高電位和最低電位， PSUB為P型襯底，NWELL為N-形成的N阱，N+和P+分別為N+注入和P+注入，NM0Ss和PM0Ss則分 別代表P襯底上的N型器件和N阱里的P型器件。BCD等雙阱工藝的隔離如圖3所示。圖中，VDD 和VSS分別代表最高電位和最低電位，PSUB為P襯底，PWELL和NWELL分別為P-和N-形成的P阱 與N阱，N+和P+分別為N+注入和P+注入，X1和X2則分別代表P阱里的N型器件和N阱里的P型器 件。
然而，在某些特定的應(yīng)用場合，電路不存在固定的電源和地，或者在使用過程中，電源 與地電位將出現(xiàn)極性反轉(zhuǎn)的情況。此時，由于無法向襯底以及隔離島或阱提供固定的電位， 不能保證隔離島或阱之間的兩個PN結(jié)反偏，導(dǎo)致隔離失效，電路無法集成化。
發(fā)明內(nèi)容
為了解決電源無法確定時隔離半導(dǎo)體元件存在的上述技術(shù)問題，本發(fā)明提供一種適于電 源極性反轉(zhuǎn)的PN結(jié)隔離方法。采用本發(fā)明可使工作電壓極性發(fā)生變化時，仍能保證PN結(jié)隔離 有效。
本發(fā)明解決上述技術(shù)問題的技術(shù)方案包括以下步驟在P型襯底雙極工藝中，在P+掩埋 層之間開兩個N-外延層窗口，在N-外延層上注入N+，從兩個注入N+引出兩個金屬端。
一種適于電源極性反轉(zhuǎn)的PN結(jié)隔離方法，包括以下步驟在P型襯底CMOS或BICMOS工藝 中，在P襯底上做兩個N阱，在N阱中注入N+，兩個N阱周圍都用P+注入做隔離，從兩個注入N+引出兩個金屬端。
一種適于電源極性反轉(zhuǎn)的PN結(jié)隔離方法，包括以下步驟在P型襯底BJT電阻阱或CMOS或 BICMOSN阱工藝中，在N阱上做兩個P+注入環(huán)，在P+注入環(huán)及其中的N-外延層上覆蓋金屬層， 從兩個覆蓋金屬層引出兩個金屬端。
一種適于電源極性反轉(zhuǎn)的PN結(jié)隔離方法，包括以下步驟在？型襯底上的？阱中做兩個附 注入層，緊挨著N+注入做P+注入，從兩個注入N+引出兩個金屬端；在P型襯底上的N阱中做兩 個P+注入環(huán)，在P+注入環(huán)及其中的N-外延層上覆蓋金屬層，從兩個覆蓋金屬層引出兩個金屬 端。
本發(fā)明的技術(shù)效果在于本發(fā)明采用二極管切換電位的方式為電源極性反轉(zhuǎn)的半導(dǎo)體元 件提供了一種低成本的隔離方法，解決了電源極性反轉(zhuǎn)的半導(dǎo)體元件的隔離技術(shù)問題。 下面結(jié)合附圖對本發(fā)明作進一步的說明。
圖l為雙極工藝的隔離圖示。
圖2為CM0S或BICM0S工藝的隔離圖示。
圖3為BCD等雙阱工藝的隔離圖示。
圖4為本發(fā)明中雙極工藝、CM0S或BICM0S工藝中的襯底偏置 圖5為本發(fā)明中電阻阱、CMOS或BICMOS工藝中的N阱的偏置 圖6為本發(fā)明中雙阱工藝中P阱和N阱的電位連接如圖。
參見圖4，對于雙極工藝、CMOS或BICMOS工藝中的襯底偏置，連接如圖4。在BJT工藝中 ，為極性反轉(zhuǎn)的兩個引腳另外做兩個隔離島，即在P+掩埋層之間開兩個N-外延層窗口，這樣 ，P+與N-就形成了PN結(jié)二極管。為了使兩個N-與外界引腳更好的連接，在N-之上注入N+，之 后由金屬M1與M2引出至A腳禾昍腳。這樣A與B腳就分別與兩個N-相連。在CM0S或BICM0S工藝中 ，首先為兩個引腳在P襯底上做兩個較小的N阱，在N阱中做N+注入改善連接，兩個N阱周圍都 用P+注入做隔離，這樣P+與N-就形成了PN結(jié)二極管。而兩個N-通過N+注入及M1和M2分別與A 腳和B腳連接。
其中A和B是引出片外的引腳，即是會出現(xiàn)極性反轉(zhuǎn)的高低電平引腳，二者反相，任何時 刻必有一者為高， 一者為低。
假設(shè)A為高電平而B為低電平，貝l」B處N+也為低，即N-為低，則P+與N-形成的PN結(jié)臨界導(dǎo) 通，襯底電位只比B處高一個PN結(jié)正向臨界導(dǎo)通電壓(0. 5V左右)，為低，而A點為高電平， 則A處N+與N-皆為高，P+與N-形成的PN結(jié)反偏，不影響電路的工作狀態(tài)。對于其他電路，由于B點是最低電位，不會有更低的電位，因此不會出現(xiàn)寄生PN結(jié)導(dǎo)通的現(xiàn)象。
對于電阻阱、CMOS或BICMOS工藝中的N阱的偏置，如圖5。在BJT工藝中，電阻阱是通過 在PSUB之上的P掩埋層間做N-外延層隔離島實現(xiàn)的。在CM0S或BICM0S工藝中，N阱是直接生長 在襯底之上的N-注入。二者都是N-注入形成的阱。為了將此N型阱連接到A和B之中的高電位 引腳，首先在N型阱上做兩個面積較小的P+注入環(huán)，P+與環(huán)中的N-形成PN結(jié)二極管。然后在 P+注入環(huán)及其中的N-外延層上覆蓋金屬層，這樣金屬層與N-就形成了肖特基二極管。而之前 的P+環(huán)可以提高肖特基二極管的擊穿電壓并改善其導(dǎo)通特性。兩片金屬M1與M2分別與A腳和B 腳相連。A和B反相。假設(shè)A為高B為低，貝UA處的肖特基二極管導(dǎo)通，N-與P+形成的PN結(jié)反偏 ，不導(dǎo)通，且反偏電壓使PN結(jié)耗盡區(qū)變窄；而B處的肖特基二極管截止，P+與B同為低電位， N-與P+形成的PN結(jié)耗盡區(qū)將展寬并阻斷B點和外延層的接觸。肖特基二極管導(dǎo)通電平小于 0. 5V，則N阱偏置為高電平。
結(jié)合對P襯底和N阱的偏置方式，雙阱工藝中P阱和N阱的電位連接如圖6。在P阱中為兩個 引腳做兩個N+注入，由于此時沒有N-形成的阱，需要緊挨著N+注入做P+注入，與N+注入形成 PN結(jié)。兩個N+同樣通過金屬M1和M2分別與A腳與B腳相接。這樣，假設(shè)A為高而B為低，貝IJB處 的PN結(jié)導(dǎo)通，P+與P阱相連，使P阱接到最低電位。而A處的PN結(jié)反偏，對電路不產(chǎn)生影響。 對于N阱，同樣首先在N阱中做兩個面積不大的P+環(huán)，使P+與N-形成二極管。在P+環(huán)及其環(huán)中 的N-之上覆蓋金屬M3、 M4。這樣，M3與M4就與其之下的N-形成肖特基二極管。M3、 M4也分別 與A腳和B腳相接。假設(shè)A為高而B為低，貝UA處的肖特基二極管導(dǎo)通，N-與P+形成的PN結(jié)反偏 ，不導(dǎo)通，且反偏電壓使PN結(jié)耗盡區(qū)變窄；而B處的肖特基二極管截止，N-與P+形成的PN結(jié) 耗盡區(qū)將展寬并阻斷B點和外延層的接觸。肖特基二極管導(dǎo)通電平小于0.5V，貝I」N阱偏置為高 電平。
權(quán)利要求
1.一種適于電源極性反轉(zhuǎn)的PN結(jié)隔離方法，包括以下步驟在P型襯底雙極工藝中，在P+掩埋層之間開兩個N-外延層窗口，在N-外延層上注入N+，從兩個注入N+引出兩個金屬端。
2. 一種適于電源極性反轉(zhuǎn)的PN結(jié)隔離方法，包括以下步驟在P型襯 底CM0S或BICM0S工藝中，在P襯底上做兩個N阱，在N阱中注入N+，兩個N阱周圍都用P+注入做 隔離，從兩個注入N+引出兩個金屬端。
3.一種適于電源極性反轉(zhuǎn)的PN結(jié)隔離方法，包括以下步驟在BJT電 阻阱或CMOS或BICMOSN阱工藝中，在N阱上做兩個P+注入環(huán)，在P+注入環(huán)及其中的N-外延層上 覆蓋金屬層，從兩個覆蓋金屬層引出兩個金屬端。
4. 一種適于電源極性反轉(zhuǎn)的PN結(jié)隔離方法，包括以下步驟在雙阱 工藝中，在P型襯底上的P阱中做兩個N+注入層，緊挨著N+注入做P+注入，從兩個注入N+引出 兩個金屬端；在P型襯底上的N阱中做兩個P+注入環(huán)，在P+注入環(huán)及其中的N-外延層上覆蓋金 屬層，從兩個覆蓋金屬層引出兩個金屬端。
全文摘要
本發(fā)明公開了一種適于電源極性反轉(zhuǎn)的PN結(jié)隔離方法。它包括以下步驟在P型襯底雙極工藝中，在P+掩埋層之間開兩個N-外延層窗口，在N-外延層上注入N+，從兩個注入N+引出兩個金屬端。本發(fā)明采用二極管切換電位的方式為電源極性反轉(zhuǎn)的半導(dǎo)體元件提供了一種低成本的隔離方法，解決了電源極性反轉(zhuǎn)的半導(dǎo)體元件的隔離技術(shù)問題。
文檔編號H01L21/8222GK101604656SQ20091030481
公開日2009年12月16日 申請日期2009年7月24日 優(yōu)先權(quán)日2009年7月24日
發(fā)明者陳奕星 申請人:湖南麓湖微電子有限公司