非易失性半導體存儲裝置及其刪除方法

文檔序號：6939024閱讀：434來源：國知局

專利名稱：非易失性半導體存儲裝置及其刪除方法
技術領域：
本發(fā)明涉及非易失性半導體存儲裝置及其刪除方法。
背景技術：
近年來，提出了具有存儲單元的非易失性半導體存儲裝置，該存儲單元具有選擇晶體管(select transistor)和存儲單兀晶體管(memory cell transistor)。在這樣的非易失性半導體存儲裝置中，通過列譯碼器、行譯碼器來適當選擇位線、字線、源線等，由此選擇存儲單元，針對所選擇的存儲單元進行信息的讀取、寫入、刪除等。
背景技術：
如下所述?，F(xiàn)有技術文獻專利文獻專利文獻I JP特開2000-235797號公報專利文獻2 JP特開2005-268621號公報專利文獻3 JP特開2004-228396號公報

發(fā)明內(nèi)容
發(fā)明要解決的問題然而，在提出的非易失性半導體存儲裝置中，有時未必能夠?qū)崿F(xiàn)足夠快的動作速度。本發(fā)明的目的在于，提供一種動作速度快的非易失性半導體存儲裝置及其刪除方法。用于解決問題的手段根據(jù)實施方式的一個觀點，提供I. 一種非易失性半導體存儲裝置，其特征在于，具有存儲單元陣列，由具有存儲單元晶體管的多個存儲單元排列為矩陣狀而成；多個第一位線，對存在于同一列的多個所述存儲單元的漏極側(cè)進行共通連接；多個字線，對存在于同一行的多個所述存儲單元晶體管的控制柵進行共通連接；列譯碼器，與多個第二位線相連接，用于控制所述多個第二位線的電位；行譯碼器，與所述多個字線相連接，用于控制所述多個字線的電位；多個第一晶體管，分別設在所述第一位線和所述第二位線之間，所述第一晶體管的源極與所述第一位線電連接，所述第一晶體管的漏極經(jīng)由所述第二位線而與所述列譯碼器電連接；第一控制部，控制所述多個第一晶體管的柵極的電位。所述存儲單元晶體管，形成在第一阱上；所述第一晶體管，形成在與所述第一阱電性分離的第二阱上；還具有第一電壓施加部，對所述第一阱施加電壓；第二電壓施加部，對所述第二阱施加電壓；所述第一晶體管的柵絕緣膜的膜厚度，比第二晶體管的柵絕緣膜的膜厚度薄，所述第二晶體管設在所述行譯碼器內(nèi)并且與所述字線相連接。根據(jù)實施方式的其它觀點，提供一種非易失性半導體存儲裝置的刪除方法，該非易失性半導體存儲裝置具有存儲單元陣列，由具有存儲單元晶體管的多個存儲單元排列、為矩陣狀而成；多個第一位線，對存在于同一列的多個所述存儲單元的漏極側(cè)進行共通連接；多個字線，對存在于同一行的多個所述存儲單元晶體管的控制柵進行共通連接；列譯碼器，與多個第二位線相連接，用于控制所述多個第二位線的電位；行譯碼器，與所述多個字線相連接，用于控制所述多個字線的電位；多個第一晶體管，分別設在所述第一位線和所述第二位線之間，所述第一晶體管的源極與所述第一位線電連接，所述第一晶體管的漏極經(jīng)由所述第二位線而與所述列譯碼器電連接；第一控制部，控制所述多個第一晶體管的柵極的電位。所述存儲單元晶體管，形成在第一阱上；所述第一晶體管，形成在與所述第一阱電性分離的第二阱上；所述第一晶體管的柵絕緣膜的膜厚度，比第二晶體管的柵絕緣膜的膜厚度薄，所述第二晶體管設在所述行譯碼器內(nèi)并且與所述字線相連接。所述的非易失性半導體存儲裝置的刪除方法的特征在于，將所述第一阱設定為第一電位，將所述第一晶體管的柵電極設定為比所述第一電位低的第二電位或懸浮電位，將所述第二阱設定為比所述第一電位低的第三電位，同時刪除已寫入所述存儲單元的信息。發(fā)明的効果通過公開的非易失性半導體存儲裝置及其刪除方法，使第一阱和第二阱電性分離，在第二阱上形成第一晶體管。因此，在對已寫入存儲單元晶體管中的信息進行刪除時，能夠?qū)⑴c對第一阱施加的電壓不同的電壓施加在第二阱上。因此，在刪除信息時，即使在對第一阱施加了比較大的電壓的情況下，也能夠使對第一晶體管施加的電壓比較小。因此，在使用低電壓晶體管作為第一晶體管的情況下，在刪除時也能夠防止第一晶體管區(qū)中產(chǎn)生破壞。由與能夠使用低電壓晶體管來作為第一晶體管，因此，在對已寫入存儲單元晶體管的信息進行讀取時，能夠得到充分大的讀取電流。因此，能夠?qū)σ褜懭氪鎯卧w管的信息進行高速判斷，進而，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速讀取。

圖I是表示第一實施方式的非易失性半導體存儲裝置的電路圖。圖2是第一實施方式的非易失性半導體存儲裝置的剖面圖。圖3是表示第一實施方式的非易失性半導體存儲裝置的存儲單元陣列的俯視圖。圖4是圖3的A-A’剖面圖。圖5是圖3的B-B’剖面圖。圖6是表示第一實施方式的非易失性半導體存儲裝置的各結構要素所使用的晶體管的種類、晶體管的耐壓性(擊穿電壓)以及晶體管的柵絕緣膜的膜厚的圖。圖7是表示第一實施方式的非易失性半導體存儲裝置的讀取方法、寫入方法以及刪除方法的圖。圖8是表示第一實施方式的非易失性半導體存儲裝置的刪除方法的時序圖。圖9是表示第一實施方式的非易失性半導體存儲裝置的刪除方法的剖面圖。圖10是表示第一實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其一)。圖11是表示第一實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其二)。圖12是表示第一實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其三)。圖13是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其四)。圖14是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其五)。圖15是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其六)。圖16是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其七)。圖17是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其八)。圖18是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其九)。圖19是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其十)。圖20是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其 i^ 一 )。圖21是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其十二)。圖22是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其十三)。圖23是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其十四)。圖24是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其十五)。圖25是表示第一實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其十六)。圖26是表示第一實施方式的變形例的非易失性半導體存儲裝置的剖面圖。圖27是表示第二實施方式的非易失性半導體存儲裝置的電路圖。圖28是第二實施方式的非易失性半導體存儲裝置的剖面圖。圖29是表示第二實施方式的非易失性半導體存儲裝置的存儲單元陣列的俯視圖。圖30是圖29的C-C ’剖面圖。圖31是圖29的D-D’剖面圖。
圖32是圖29的E-E’剖面圖。圖33是第二實施方式的非易失性半導體存儲裝置的各結構要素所使用的晶體管的種類、晶體管的耐壓性以及晶體管的柵絕緣膜的膜厚的圖。圖34是表示第二實施方式的非易失性半導體存儲裝置的讀取方法、寫入方法以及刪除方法的圖。
圖35是表示第二實施方式的非易失性半導體存儲裝置的刪除方法的時序圖。圖36是表示第二實施方式的非易失性半導體存儲裝置的刪除方法的剖面圖。圖37是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其一)。圖38是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其二)。圖39是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其三)。圖40是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其四)。圖41是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其五)。圖42是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其六)。圖43是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其七)。圖44是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其八)。圖45是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其九)。圖46是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十)。圖47是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其 i^一 )。圖48是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十二)。圖49是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十三)。圖50是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十四)。圖51是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十五)。圖52是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十六)。圖53是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十七)。圖54是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十八)。圖55是表示第二實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十九)。圖56是表示第三實施方式的非易失性半導體存儲裝置的電路圖。圖57是表示第三實施方式的非易失性半導體存儲裝置的剖面圖。圖58是表示第三實施方式的非易失性半導體存儲裝置的各結構要素所使用的晶體管的種類、晶體管的耐壓性以及晶體管的柵絕緣膜的膜厚的圖。圖59表示是第三實施方式的非易失性半導體存儲裝置的讀取方法、寫入方法以及刪除方法的圖。圖60是表示第三實施方式的非易失性半導體存儲裝置的刪除方法的剖面圖。圖61是表示第四實施方式的非易失性半導體存儲裝置的電路圖。圖62是表示第四實施方式的非易失性半導體存儲裝置的剖面圖。圖63是表示第四實施方式的非易失性半導體存儲裝置的各結構要素所使用的晶體管的種類、晶體管的耐壓性以及晶體管的柵絕緣膜的膜厚的圖。圖64是表示第四實施方式的非易失性半導體存儲裝置的讀取方法、寫入方法以及刪除方法的圖。圖65表示是第四實施方式的非易失性半導體存儲裝置的刪除方法的剖面圖。圖66是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其一)。圖67是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其二)。圖68是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其三)。圖69是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其四)。圖70是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其五)。圖71是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其六)。圖72是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其七)。圖73是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其八)。圖74是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其九)。圖75是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十)。圖76是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其 i^一 )。圖77是表示第四實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖(其十二)。
圖78是表示第四實施方式的非易失性半導體存儲裝置的制造方法的エ序剖面圖(其十三)。圖79是表示參考例的非易失性半導體存儲裝置的電路圖。圖80是表示參考例的非易失性半導體存儲裝置的剖面圖。
具體實施例方式圖79是表示參考例的非易失性半導體存儲裝置的電路圖。圖80是表示參考例的非易失性半導體存儲裝置的剖面圖。如圖79所示，參考例的非易失性半導體存儲裝置具有多個存儲單元MC，所述存儲単元MC具有存儲單元晶體管MT。由排列為矩陣狀的多個存儲単元MC，形成了存儲單元陣列。存儲單元陣列被分為多個區(qū)(sector) SCT。存在于同一列的多個存儲單元晶體管MT的漏極，被局部位線(local bit line)LBL共通地連接在一起。存在于同一行的多個存儲單元晶體管MT的控制柵，被字線WL共通地連接在一起。多個存儲單元晶體管MT的源極，分別與源線電連接。在各區(qū)SCT內(nèi)設有多個區(qū)選擇晶體管SST。用于對存在于同一列的多個存儲單兀晶體管MT的漏極進行共通連接(common connection)的局部位線LBL,分別與區(qū)選擇晶體管SST的源極相連接。存在于同一列的多個區(qū)選擇晶體管SST的漏極，被主位線MBL共通地連接在一起。局部位線LBL經(jīng)由區(qū)選擇晶體管SST而連接至主位線MBL。區(qū)選擇晶體管SST的柵極被區(qū)選擇線SSL共通地連接在一起。用于對區(qū)選擇晶體管SST的漏極進行共通連接的多個主位線MBL，連接至列譯碼器212。在列譯碼器212上連接有讀出放大器(sense amplifier) 213，該讀出放大器213用于檢測在主位線MBL上流動的電流。用于對存儲單元晶體管MT的控制柵進行共通連接的多個字線WL，連接至行譯碼器214。用于對區(qū)選擇晶體管SST的柵極進行共通連接的多個區(qū)選擇線SSL，連接至控制電路223。如圖80所示，在半導體襯底220上，形成有用于確定元件區(qū)域的元件分離區(qū)域222。在存儲單元陣列區(qū)域202內(nèi)形成有N型阱(N型的擴散層)224和P型阱226，該N型阱(N型的擴散層)224形成在半導體襯底220內(nèi)，該P型阱226形成在該N型阱224內(nèi)。如圖79所示，P型阱226經(jīng)由布線而與第一電壓施加電路215相連接。在P型阱226上，隔著溝道絕緣膜228a而形成有浮柵230a。在浮柵230a上，隔著絕緣膜232a而形成有控制柵234a。在具有浮柵230a和控制柵234a的層疊體兩側(cè)的半導體襯底220內(nèi)，形成有源扱/漏極擴散層236a、236c。這樣ー來，形成了具有浮柵230a、控制柵234a和源極/漏極擴散層236a、236c的存儲單元晶體管MT。存儲單元晶體管MT的源極擴散層236連接至源線SL。在形成了區(qū)選擇晶體管的區(qū)域207中的半導體襯底220內(nèi)，形成有P型阱274P。在P型阱274P上，隔著柵絕緣膜276而形成有柵電極234d。在柵電極234d的兩側(cè)的半導體襯底220內(nèi)，形成有源扱/漏極擴散層304。這樣ー來，形成了具有柵電極234d和源扱/漏極擴散層304的區(qū)選擇晶體管SST。區(qū)選擇晶體管SST的源極擴散層304，經(jīng)由局部位線LBL而連接至存儲單元晶體管MT的漏極擴散層236c。在形成了列譯碼器的區(qū)域217中的半導體襯底220內(nèi)，形成有P型阱274P。在P型阱274P上，隔著柵絕緣膜278而形成有柵電極234d。在柵電極278的兩側(cè)的半導體襯底220內(nèi)，形成有源極/漏極擴散層304。這樣一來，形成了具有柵電極234d和源極/漏極擴散層304的NMOS晶體管312。
NMOS晶體管312的源極擴散層304，經(jīng)由主位線MBL而連接至區(qū)選擇晶體管SST的漏極擴散層304。NMOS晶體管312的漏極擴散層304連接至列譯碼器的內(nèi)部電路。對已寫入存儲單元晶體管MT的信息進行刪除時，將主位線MBL的電位置為懸浮(floating)。另外，將區(qū)選擇線SSL的電位置為0V。接著，通過電壓施加電路215，將P型阱226的電位例如設為9V。接著，將成為刪除對象的第一區(qū)SCTl內(nèi)的存儲單元MC所連接的字線WL11、WL12的電位，例如設為-9V。另一方面，將不是刪除對象的第二區(qū)SCT2內(nèi)的存儲單元MC所連接的字線WL21、WL22的電位，例如置為懸浮。如果將字線WL11、WL12的電位例如設為_9V，則會從存儲單元晶體管MT的浮柵30a放出電荷。由此，成為在存儲單元晶體管MT的浮柵30a上無電荷蓄積的狀態(tài)，從而刪除存儲單元晶體管MT的信息。這樣一來，在參考例的非易失性半導體存儲裝置中，在對已寫入存儲單元晶體管MT的信息進行刪除時，對P型阱226例如施加9V左右的比較高的電壓。對P型阱226施加的電壓，經(jīng)由局部位線LBL而被施加至區(qū)選擇晶體管SST的源極擴散層304。因此，在對已寫入存儲單元晶體管MT的信息進行刪除時，對區(qū)選擇晶體管SST施加了比較大的電壓。因此，作為區(qū)選擇晶體管SST，需要使用耐壓性(擊穿電壓)比較高的高耐壓性晶體管。然而，高耐壓性晶體管比低電壓晶體管的驅(qū)動電流小。因此，如參考例的非易失性半導體存儲裝置那樣，在使用高耐壓性晶體管來作為區(qū)選擇晶體管SST的情況下，對已寫入存儲單元晶體管MT的信息進行讀取時，無法獲得充分大的讀取電流。因此，在參考例的非易失性半導體存儲裝置中，難以對已寫入存儲單元晶體管MT的信息進行高速判斷，因此，難以對已寫入存儲單元晶體管MT的信息進行高速讀取。[第一實施方式]利用圖I至圖25，來說明第一實施方式的非易失性半導體存儲裝置及其讀取方法、寫入方法、刪除方法以及該非易失性半導體存儲裝置的制造方法。(非易失性半導體存儲裝置)首先，利用圖I以及圖2來說明本實施方式的非易失性半導體存儲裝置。圖I是表示本實施方式的非易失性半導體存儲裝置的電路圖。圖2是本實施方式的非易失性半導體存儲裝置的剖面圖。如圖I所示，本實施方式的非易失性半導體存儲裝置具有多個存儲單元MC，所述存儲單元MC具有存儲單元晶體管MT。多個存儲單元MC排列為矩陣狀。由排列為矩陣狀的多個存儲單元MC形成存儲單元陣列。存儲單元陣列被分割為多個區(qū)SCT。此外，在圖I中，示出了多個區(qū)SCT中的第一區(qū)SCTl和第二區(qū)SCT2。存在于同一列的多個存儲單元晶體管MT的漏極，通過局部位線(第一位線)LBL而被共通連接。存在于同一行的多個存儲單元晶體管MT的控制柵，通過字線WL而被共通連接。此外，在圖I中，示出了多個字線WL中的字線WL11、WL12、WL21、WL22。
字線WL11，對存在于第一區(qū)SCTl的第一行的多個存儲單元晶體管MT的控制柵進行共通連接。字線WL12，對存在于第一區(qū)SCTl的第二行的多個存儲單元晶體管MT的控制柵進行共通連接。字線WL21，對存在于第二區(qū)SCT2的第一行的多個存儲單元晶體管MT的控制柵進行共通連接。字線WL22，對存在于第二區(qū)SCT2的第二行的多個存儲單元晶體管MT的控制柵進行共通連接。多個存儲單元晶體管MT的源極，分別連接至源線SL。在各區(qū)中，設有多個區(qū)選擇晶體管(區(qū)選擇晶體管)SST。作為區(qū)選擇晶體管SST，使用額定電壓或耐壓性比較低的低電壓晶體管(低耐壓性晶體管)。圖6是表示各結構要素所使用的晶體管的種類、晶體管的耐壓性以及晶體管的柵絕緣膜的膜厚的圖。如圖6所示，作為區(qū)選擇晶體管SST，使用額定電壓例如為5V的低電壓晶體管(5VTr)。區(qū)選擇晶體管SST的耐壓性例如為8V左右。另外，區(qū)選擇晶體管SST的柵絕緣膜78(參照圖25)的膜厚例如為Ilnm左右。與高耐壓性晶體管(高電壓晶體管)相比，低電壓晶體管(低耐壓性晶體管)的柵長度短，柵絕緣膜的膜厚(厚度)薄，驅(qū)動電流大。在本實施方式中，使用低電壓晶體管來作為區(qū)選擇晶體管SST，因此，能夠獲取大的讀取電流。因此，由于能夠獲取大的讀取電流，因而能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速判斷，因此，能夠?qū)崿F(xiàn)高速讀取。用于對存在于同一列的多個存儲單元晶體管MT的漏極進行共通連接的局部位線LBL，分別連接至區(qū)選擇晶體管(區(qū)選擇晶體管)SST的源極。存在于同一列的多個區(qū)選擇晶體管SST的漏極，被主位線(第二位線、全局位線(global bit line))MBL 共通連接。此外,在圖I中，示出了多個主位線MBL中的主位線MBL1、MBL2。局部位線LBL經(jīng)由區(qū)選擇晶體管SST而連接至主位線MBL。區(qū)選擇晶體管SST的柵被區(qū)選擇線(區(qū)選擇線)SSL共通連接。此外，在圖I中，示出了多個區(qū)選擇線SSL中的區(qū)選擇線SSL11、SSL12、SSL21、SSL22。用于對區(qū)選擇晶體管SST的漏極進行共通連接的多個主位線MBL，連接至列譯碼器12。列譯碼器12分別控制多個主位線MBL的電位。列譯碼器12是由在比較低的電壓下動作的低電壓電路構成的。低電壓電路的耐壓性比較低，另一方面，能夠進行高速動作。對于列譯碼器12的低電壓電路，使用低電壓晶體管(低耐壓性晶體管)112N、112P(參照圖25)。如圖6所示，對于列譯碼器12，使用額定電壓例如為5V的低電壓晶體管(5VTr)。行譯碼器12所用的低電壓晶體管112NU12P的耐壓性例如為8V左右。另外，列譯碼器12所用的低電壓晶體管112NU12P的柵絕緣膜78(參照圖25)的膜厚例如為Ilnm左右。將低電壓晶體管112NU12P用于列譯碼器12的原因在于，能夠高速讀取已寫入存儲單元晶體管MT的信息。在列譯碼器12上連接有讀出放大器13，該讀出放大器13用于檢測在主位線MBL 上流動的電流。對于讀出放大器13，使用低電壓晶體管112N、112P(參照圖25)。如圖6所示，對于讀出放大器13使用額定電壓為5V的低電壓晶體管(5VTr)。讀出放大器13所用的低電壓晶體管的耐壓性例如為8V左右。另外，讀出放大器13所用的低電壓晶體管112NU12P的柵絕緣膜78(參照圖25)的膜厚例如為Ilnm左右。將低電壓晶體管112NU12P用于讀出放大器13的原因在于，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速判斷，進而能夠?qū)崿F(xiàn)高速讀取。用于對存儲單元晶體管MT的控制柵34a進行共通連接的多個字線WL，連接至行譯碼器14。行譯碼器14分別控制多個字線WL的電位。行譯碼器14由高電壓電路(高耐壓性電路)構成。高電壓電路的動作速度比較慢，但另一方面，耐壓性比較高。對于行譯碼器14的高電壓電路，使用高電壓晶體管(高耐壓性晶體管)110N、IlOP (參照圖2、圖25)。如圖6所示，對于行譯碼器14，使用額定電壓例如為IOV的高耐壓性晶體管(lOVTr)。行譯碼器14所用的高耐壓性晶體管110NU10P的耐壓性例如為12V左右。另外，行譯碼器14所用的高耐壓性晶體管110NU10P的柵絕緣膜76的膜厚例如為16nm左右。此外，將高耐壓性晶體管110NU10P用于行譯碼器14的原因在干，對存儲單元晶體管MT寫入信息時，或刪除已寫入存儲單元晶體管MT的信息吋，對字線WL施加高電壓。用于對區(qū)選擇晶體管SST的柵進行共通連接的多個區(qū)選擇線SSL，連接至控制電路(控制部)23?？刂齐娐?3分別控制多個區(qū)選擇線SSL的電位?？刂齐娐?3由在比較低的電壓下動作的低電壓電路構成。對于控制電路23，使用低電壓電路。對于控制電路23的低電壓電路，使用低電壓晶體管(低耐壓性晶體管)112N、112P(參照圖25)。如圖6所示，對于控制電路23，使用額定電壓例如為5V的低電壓晶體管(5VTr)?？刂齐娐?3所用的低電壓晶體管112NU12P的耐壓性例如為8V左右。另外，控制電路23所用的低電壓晶體管112NU12P的柵絕緣膜78的膜厚例如為IInm左右。將低電壓晶體管112N、112P用于控制電路23的原因在于，能夠高速選擇區(qū)SCT。如圖2(a)所示，在各區(qū)SCT中的存儲單元陣列區(qū)域2內(nèi)，形成有N型阱(N型的擴散層)24和P型阱26，該N型阱(N型的擴散層)24形成在半導體襯底20內(nèi)，該P型阱26形成在N型阱24內(nèi)。這樣的結構稱為三重阱。存儲單元晶體管MT形成在這樣的三重阱上。如圖I所示，P型阱26，經(jīng)由布線而連接至第一電壓施加電路(第一電壓施加部)15。第一電壓施加電路15控制P型講26的電位VB1。第一電壓施加電路15由高電壓電路構成。對于第一電壓施加電路15的高電壓電路，使用高耐壓性晶體管110N、1 IOP(參照圖2、圖25)。如圖6所示，對于第一電壓施加電路15，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr)。第一電壓施加電路15所用的高耐壓性晶體管110NU10P的耐壓性例如為12V左右。另外，第一電壓施加電路15所用的高耐壓性晶體管110N、110P的柵絕緣膜76 (參照圖25)的膜厚例如為16nm左右。此外，將高耐壓性晶體管110N、110P用于第一電壓施加電路15的原因在于，在刪除已寫入存儲單元晶體管MT的信息吋，需要對P型阱26施加高電壓。如圖2(a)所示，在形成有區(qū)選擇晶體管的區(qū)域7中的半導體襯底20內(nèi)，形成有N型阱(N型的擴散層)25。在N型阱25內(nèi)，形成有P型阱74PS。區(qū)選擇晶體管SST形成在這樣的三重阱上。如圖I所示，P型阱74PS經(jīng)由布線而連接至第二電壓施加電路(第二電壓施加部)17。第二電壓施加電路17控制P型阱74PS的電位VB2。第二電壓施加電路17由低電壓電路構成。對于第二電壓施加電路17的低電壓電路，使用低電壓晶體管112N、112P(參照圖25)。如圖6所示，對于第二電壓施加電路17，使用額定電壓例如為5V的低電壓晶體管(5VTr)。第二電壓施加電路17所用的低電壓晶體管112N、112P的耐壓性例如為8V左右。另外，第二電壓施加電路17所用的低電壓晶體管112NU12P的柵絕緣膜78(參照圖25)的膜厚例如為I Inm左右。接著，利用圖2至圖5來說明本實施方式的非易失性半導體存儲裝置的結構。圖3是表示本實施方式的非易失性半導體存儲裝置的存儲單元陣列的俯視圖。圖4是圖3的A-A’剖面圖。圖5是圖3的B-B’剖面圖。在半導體襯底20上，形成由用于劃分元件區(qū)域21的元件分離區(qū)域22。作為半導體襯底20，例如使用P型的硅襯底。元件分離區(qū)域22例如通過STI(Shallow TrenchIsolation :淺溝道隔離)法來形成。如圖2(a)所示，在存儲單元陣列區(qū)域2中的半導體襯底20內(nèi)，形成有N型阱(N型的擴散層)24。該N型阱24形成在每個區(qū)SCT(參照圖I)內(nèi)。在N型的阱24內(nèi)形成有P型阱26。通過N型阱24，使P型阱26與半導體襯底20電性分離。在P型阱26上，隔著溝道絕緣膜28a而形成有浮柵30a。如圖5所示，浮柵30a與每個各元件區(qū)域21都電性分離。在浮柵30a上，隔著絕緣膜32a而形成有控制柵34a。存在于同一行的存儲單元晶體管MT的控制柵34a被共通連接。換言之，在浮柵30上，隔著絕緣膜32a而形成有用于對控制柵34a進行共通連接的字線WL。在浮柵30a的兩側(cè)的半導體襯底20內(nèi)，形成有N型雜質(zhì)擴散層36a、36c。相鄰的存儲單元晶體管MT的源極由同一的雜質(zhì)擴散層36a構成。如圖4所示，在具有浮柵30a和控制柵34a的層疊體的側(cè)壁部分，形成有側(cè)壁絕緣膜37。在源極區(qū)域36a上、漏極區(qū)域36c上、控制柵34a上，例如分別形成有由鈷硅化物構成的硅化物層38a 38c。源極擴散層36a上的硅化物層38a發(fā)揮源電極的功能。漏極擴散層36c上的硅化物層38c發(fā)揮漏電極的功能。這樣一來，在P型阱26上，形成了具有浮柵30a、控制柵34a、源極/漏極擴散層36a、36c的存儲單元晶體管MT。在區(qū)選擇晶體管形成區(qū)域7中的半導體襯底20內(nèi)，形成有N型阱(N型的擴散層)25。在N型阱25內(nèi)，形成有P型阱74PS。通過N型阱25，使P型阱74PS與半導體襯底20電性分離。在P型阱74PS上，隔著柵絕緣膜78而形成有柵電極34d。在柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成有作為N型雜質(zhì)擴散層的源極/漏極擴散層104。這樣一來，在P型阱74PS上，形成了具有柵電極34d和源極/漏極擴散層104的區(qū)選擇晶體管SST。通過N型阱24、25，使P型阱74PS和P型阱26相互電性分離。如圖2 (a)所示，區(qū)選擇晶體管SST的源極擴散層104和存儲單元晶體管MT的漏極擴散層36c通過局部位線LBL而電連接。另外，在形成有列譯碼器的區(qū)域27內(nèi)，形成有P型阱74P。在P型阱74P上，隔著、柵絕緣膜78而形成有柵電極34d。在柵電極34a的兩側(cè)的半導體襯底20內(nèi)，形成有作為N型雜質(zhì)擴散層的源極/漏極擴散層104。這樣一來，在形成有列譯碼器的區(qū)域27內(nèi)，形成有具有柵電極34d和源極/漏極擴散層104的低電壓N溝道晶體管112N。如圖2(a)所示，列譯碼器12的低電壓N溝道晶體管112N的源極擴散層104和區(qū)選擇晶體管SST的漏極擴散層104，通過主位線MBL而電連接。低電壓N溝道晶體管112N的漏極擴散層104連接至列譯碼器12的內(nèi)部電路(低電壓電路)。另外，如圖2(b)所示，在半導體襯底20內(nèi)，形成有N型阱(N型的擴散層)25。在N型阱25內(nèi)，形成有P型阱72P。通過N型阱25，使P型阱72P與半導體襯底20電性分離。在P型阱72P上，隔著柵絕緣膜76而形成有柵電極34c。在柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成有作為N型雜質(zhì)擴散層的源極/漏極擴散層96。這樣一來，在P型阱72P上，形成了具有柵電極34c和源極/漏極擴散層96的高耐壓性N溝道晶體管110N。另外，在半導體襯底20內(nèi)，形成有N型阱72N。在N型阱72N上，隔著柵絕緣膜76而形成有柵電極34c。在柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成有作為P型雜質(zhì)擴散層的源極/漏極擴散層100。這樣一來，形成了具有柵電極34c和源極/漏極擴散層100的高耐壓性P溝道晶體管IlOPo在形成有存儲單元晶體管MT、區(qū)選擇晶體管SST、低電壓晶體管112N、112P、高耐壓性晶體管110N、IlOP等的半導體襯底20上，形成有層間絕緣膜40 (參照圖4、圖5、圖24、圖25)。層間絕緣膜40例如由氮化硅膜114和在氮化硅膜114上形成的氧化硅膜116構成(參照圖24、圖25)。在層間絕緣膜40中，形成有分別到達源電極38a、漏電極38b的接觸孔42。在接觸孔42內(nèi)，例如埋入由鎢構成的導體插塞44。在埋入有導體插塞44的層間絕緣膜40上，形成有布線(第一金屬布線層)46。在形成有布線46的層間絕緣膜40上，形成有層間絕緣膜48。在層間絕緣膜48中，形成有到達布線46的接觸孔50。在接觸孔50內(nèi)，埋入例如由鎢構成的導體插塞52。在埋入有導體插塞52的層間絕緣膜48上，形成有布線(第二金屬布線層)54。在形成有布線54的層間絕緣膜48上，形成有層間絕緣膜56。在層間絕緣膜56中，形成有到達布線54的接觸孔58。在接觸孔58內(nèi)，埋入例如由鎢構成的導體插塞60。在埋入有導體插塞60的層間絕緣膜56上，形成有布線(第三金屬布線層)62。(非易失性半導體存儲裝置的動作)接著，利用圖7以及圖8來說明本實施方式的非易失性半導體存儲裝置的動作方法。圖7是表示本實施方式的非易失性半導體存儲裝置的讀取方法、寫入方法以及刪除方法的圖。在圖7中，F(xiàn)表示懸浮(floating)。 (讀取方法)首先，利用圖7來說明本實施方式的非易失性半導體存儲裝置的讀取方法。
此外，在此，以下述情況為例進行說明，該情況是指，對已經(jīng)寫入圖I中的虛線A所包圍的存儲單元MC和虛線B所包圍的存儲單元MC和中的信息進行讀取的情況。在對已寫入存儲單元晶體管MT的信息進行讀取時，如下設定各部的電位。S卩，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SST相連接的區(qū)選擇線SSLll的電位，例如設為1.8V。另一方面，將除了所選擇的區(qū)選擇線SSLll以外的區(qū)選擇線SSL12、SSL21、SSL22 的電位，都設為 0V。另外，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SST相連接的主位線(位線)MBL1、MBL2的電位，例如設為O. 5V。另外，將應該選擇的存儲單元MC所連接的字線WLll的電位，例如設為4. 5V。另一方面，將除了所選擇的字線WLll以外的字線WL12、WL21、WL22的電位設為0V。 P型阱26的電位Vbi都設為0V。另外，P型阱74PS的電位Vb2都設為0V。源線SL的電位都設為OV。在本實施方式中，使用低電壓晶體管作為區(qū)選擇晶體管SST，因此，對已寫入存儲單元晶體管MT的信息進行讀取時，能夠得到充分大的讀取電流。由于能夠得到充分大的讀取電流，因此通過本實施方式，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速判斷。因此，通過本實施方式，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速讀取。在存儲單元晶體管MT內(nèi)已寫入信息的情況下，即，在存儲單元晶體管MT的信息為O”的情況下，存儲單元晶體管MT的浮柵30a蓄積有電荷。此時，在存儲單元晶體管MT的源極擴散層36a和漏極擴散層36c之間沒有電流流過，在所選擇的主位線MBL上沒有電流流動。此時，判斷為存儲單元晶體管MT的信息為“O”。另一方面，在寫入存儲單元晶體管MT的信息已被刪除的情況下，即，在存儲單元的信息為“I”的情況下，存儲單元晶體管MT的浮柵30a沒有蓄積電荷。此時，存儲單元晶體管MT的源極擴散層36a和漏極擴散層36c之間有電流流過，在所選擇的主位線MBL上有電流流動。通過讀出放大器13來檢測在所選擇的主位線MBL上流動的電流。此時，判斷為存儲單元晶體管MT的信息為“ I ”。(寫入方法)接著，利用圖7來說明本實施方式的非易失性半導體存儲裝置的寫入方法。此外，在此，以向圖I中的虛線A所包圍的存儲單元MC寫入信息的情況為例進行說明。在向存儲單元晶體管MT寫入信息時，如下設定各部的電位。S卩，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SST相連接的區(qū)選擇線SSLll的電位，例如設為5V。另一方面，將除了所選擇的區(qū)選擇線SSLll以外的區(qū)選擇線SSL12、SSL21、SSL22 的電位都設為 0V。另外，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SS相連接的主位線(位線)MBL1的電位，例如設為4V。另一方面，將除了所選擇的主位線MBLl以外的主位線MBL2的電位設為OV。另外，將應該選擇的存儲單元MC所連接的字線WLll的電位，例如設為9V。另一方面，將除了所選擇的字線WLll以外的字線WL12、WL21、WL22的電位設為0V。P型阱26的電位Vbi都設為OV。另外，P型阱74PS的電位Vb2都設為OV。源線SL的電位都設為ον。如果如上述那樣設定各部的電位，則在存儲單元晶體管MT的源極擴散層36a和漏極擴散層36c之間有電子流動，電子被導入存儲單元晶體管MT的浮柵30a內(nèi)。由此，在存儲單元晶體管MT的浮柵30a上蓄積電荷，從而向存儲單元晶體管MT寫入信息。(刪除方法)接著，利用圖7至圖9來說明本實施方式的非易失性半導體存儲裝置的刪除方法。圖8是表示本實施方式的非易失性半導體存儲裝置的刪除方法的時序圖。此外，圖8中的虛線表示OV的電位。圖9是表示本實施方式的非易失性半導體存儲裝置的刪除方法的剖面圖。例如針對每個區(qū)SCT，來進行對于已寫入存儲單元陣列的信息的刪除處理。在此，以ー并刪除在第一區(qū)SCTl內(nèi)的多個存儲単元MC中寫入的信息的情況為例，進行說明。在本實施方式中，如下述那樣，刪除已寫入存儲單元晶體管MT的信息。此外，在對已寫入存儲單元晶體管MT的信息進行刪除時，主位線MBL的電位一直設為懸浮。另外，在對已寫入存儲單元晶體管MT的信息進行刪除時，源線SL的電位一直設為懸浮。另外，半導體襯底20的電位設為OV(接地)。對已寫入存儲單元晶體管MT的信息進行刪除時，首先，通過第二電壓施加電路17，將P型阱74PS的電位Vb2設定為第三電位VEKS3。在此，第三電位Veks3例如設為5V。另外，將區(qū)選擇線SSL的電位設定為第二電位VEKS2。在此，第二電位V·例如設為5V0接著，通過第一電壓施加電路15,將P型講26的電位Vbi設定為第一電位VEKS1。在此，第一電位Veksi例如設為9V。接著，將成為刪除對象的第一區(qū)SCTl內(nèi)的存儲單元MC所連接的字線WL11、WL12的電位，例如設為-9V。另ー方面，將不是刪除對象的第二區(qū)SCT2內(nèi)的存儲單元MC所連接的字線WL21、WL22的電位，例如設為懸浮。如果將字線WL11、WL12的電位例如設定為_9V，則從存儲單元晶體管MT的浮柵30a放出電荷。由此，存儲單元晶體管MT的浮柵30a變?yōu)闆]有蓄積電荷的狀態(tài)，從而刪除了存儲單元晶體管MT的信息。如上述，在對已寫入存儲單元晶體管MT的信息進行刪除吋，P型阱26的電位(第ー電位)Veksi例如被設定為9V。在P型阱26的電位VEKSi被設定為9V的情況下，區(qū)選擇晶體管SST的源極擴散層104的電位Veksi’例如變?yōu)?. 5 8. 7V左右。源極擴散層104的電位VEKS1’比施加在P型阱26上的偏置電壓Veksi低，這是因為，由P型阱26和漏極擴散層36c構成的ニ極管使電壓下降。在P型阱74PS的電位(第三電位)Veks3例如為5V的情況下，區(qū)選擇晶體管SST的源極擴散層104和P型阱74PS之間的電位差(Veksi ’-Veks3)例如變?yōu)?. 5 3. 7V。如上述，區(qū)選擇晶體管SST的耐壓性例如為8V左右，因此，在區(qū)選擇晶體管SST的源極擴散層104 和P型阱74PS之間不會發(fā)生破壞(擊穿)。另外，在區(qū)選擇線SSL的電位(第二電位)Veks2例如為5V的情況下，區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間的電位差(Veksi-Veks2)例如變?yōu)?. 5 3. 7V左右。如上述，區(qū)選擇晶體管SST的耐壓性例如為8V左右，因此，在區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間不會發(fā)生破壞(擊穿)。在P型阱74PS的電位(第三電位)Veks3例如被設定為5V的情況下，列譯碼器12所用的低電壓晶體管112N的源極擴散層104的電位VEKS3’例如變?yōu)?. 5 4. 7V左右。列譯碼器12的低電壓晶體管112N的源極擴散層104的電位VEKS3’比施加在P型阱74PS上的偏置電壓Veks3低，這是因為，由P型阱74PS和漏極擴散層104構成的二極管使電壓下降。如上述，列譯碼器12所用的低電壓晶體管的耐壓性例如為8V左右，因此，列譯碼器12的低電壓晶體管112N不會發(fā)生破壞(擊穿)。此外，各部的電位并不限于上述的電位。以使P型阱26的電位(第一電位)VEKSi和P型阱74PS的電位(第三電位)Veks3的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位vEKS1、VEKS3。更嚴謹?shù)?，以使區(qū)選擇晶體管SST的源極擴散層104的電位VEKS1’和P型阱74PS的電位Veks3的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各偏置電壓VEKS1、Vees30另外，以使區(qū)選擇晶體管SST的柵電極34d的電位(第二電位)Veks2和P型阱26的電位(第一電位)Veksi的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位Veksi、
^EES 3 °更嚴謹?shù)兀允箙^(qū)選擇晶體管SST的柵電極34d的電位Veks2和源極擴散層104的電位VEKS1’的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位VEKS1、VEKS2。另外，以使P型阱74PS的電位(第三電位)VEKS3，比列譯碼器12的低電壓晶體管112N的耐壓性小的方式，來設定P型阱74PS的電位VEKS3。更嚴謹?shù)?，以使列譯碼器12的低電壓晶體管112N的源極擴散層104的電位VEKS3’和P型阱74P的電位的差，比列譯碼器12的低電壓晶體管112N的耐壓性小的方式，來設定
第二電位Veks3。在第一電位VEKS1、第二電位Veks2以及第三電位Veks3都為正的情況下，將第二電位Vees2設定得比第一電位Veksi低，將第三電位Veks3也設定得比第一電位Veksi低。這樣一來，在本實施方式中，通過N型阱24、25使P型阱74PS和P型阱26電性分離，在該P型阱74PS上形成區(qū)選擇晶體管SST。因此，在本實施方式中，在刪除已寫入存儲單元晶體管MT的信息時，能夠?qū)⑴c施加在P型阱26上的電壓不同的偏置電壓，施加在P型阱74PS上。因此，即使在刪除信息時對P型阱26施加了比較大的電壓的情況下，也能夠使區(qū)選擇晶體管SST的源極擴散層104和P型阱74PS之間的電位差比較小。另外，通過對區(qū)選擇晶體管SST的柵電極34d施加偏置電壓，能夠使區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間的電位差比較小。因此，通過本實施方式，即使在使用耐壓性比較低的低電壓晶體管作為區(qū)選擇晶體管SST的情況下，也能夠防止刪除時在區(qū)選擇晶體管SST中產(chǎn)生破壞(擊穿)。在本實施方式中，由于能夠使用低電壓晶體管來作為區(qū)選擇晶體管SST，因此，在對已寫入存儲單元晶體管MT的信息進行讀取時，能夠得到充分大的讀取電流。因此，通過本實施方式，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速判斷，進而，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速讀取。此外，在此，在刪除已寫入存儲單元晶體管MT的信息時，以區(qū)選擇線SSL的電位Vees2例如被設為5V的情況為例進行了說明，但也可以使區(qū)選擇線SSL電性懸浮。區(qū)選擇晶體管SST的柵電極34d，使區(qū)選擇晶體管SST的源極擴散層104和P型阱74PS電容耦合(capacitive coupling)。因此,在使區(qū)選擇線SSL處于懸浮狀態(tài)的情況下,與P型講74PS的電位Veks3和區(qū)選擇晶體管SST的源極擴散層104的電位Veksi’對應地，區(qū)選擇晶體管SST的柵電極34d的電位會上升。因此，在刪除已寫入存儲單元晶體管MT的信息時，在使區(qū)選擇線SSL的電位懸浮的情況下，也能夠?qū)^(qū)選擇晶體管SST的柵電極34d和P型阱74PS之間的電位差保持為比較小。另外，還能夠?qū)^(qū)選擇晶體管SST的柵電極34d和區(qū)選擇晶體管SST的源極/漏極擴散層102之間的電位差保持為比較小。因此，在刪除已寫入存儲單元晶體管MT的信息時，在使區(qū)選擇線SSL的電位懸浮的情況下，也能夠防止刪除時在區(qū)選擇晶體管SST中產(chǎn)生破壞。
(非易失性半導體存儲裝置的制造方法)接著，利用圖10至圖25來說明本實施方式的非易失性半導體存儲裝置的制造方法。圖10至圖25是表示本實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖。圖10 (a)、圖 11 (a)、圖 12 (a)、圖 13 (a)、圖 14 (a)、圖 15 (a)、圖 16 (a)、圖 17 (a)、圖
18(a)、圖19 (a)、圖20 (a)、圖21 (a)、圖22以及圖24，表示存儲單元陣列區(qū)域(核心區(qū)域)2。圖 10 (a)、圖 11 (a)、圖 12 (a)、圖 13 (a)、圖 14 (a)、圖 15 (a)、圖 16 (a)、圖 17 (a)、圖 18(a)、圖19 (a)、圖20 (a)、圖21 (a)、圖22以及圖24的紙面左側(cè)的圖，對應于圖3的B-B’剖面。圖 10 (a)、圖 11 (a)、圖 12 (a)、圖 13 (a)、圖 14 (a)、圖 15 (a)、圖 16 (a)、圖 17 (a)、圖 18 (a)、圖
19(a)、圖20 (a)、圖21 (a)、圖22以及圖24的紙面右側(cè)的圖，對應于圖3的A-A’剖面。圖10(b)、圖 11(b)、圖 12(b)、圖 13(b)、圖 14(b)、圖 15(b)、圖 16(b)、圖 17(b)、圖18(b)、圖19(b)、圖20(b)、圖21(b)、圖23以及圖25，表示周邊電路區(qū)域4。圖10(b)、圖 11(b)、圖 12(b)、圖 13(b)、圖 14(b)、圖 15(b)、圖 16(b)、圖 17(b)、圖18 (b)、圖19 (b)、圖20 (b)、圖21 (b)、圖23以及圖25的紙面左側(cè)，表示用于形成高耐壓性晶體管的區(qū)域6。用于形成高耐壓性晶體管的區(qū)域6中的紙面左側(cè)，表示用于形成高耐壓性N溝道晶體管的區(qū)域6N。用于形成高耐壓性N溝道晶體管的區(qū)域6N的紙面右側(cè)，表示用于形成高耐壓性P溝道晶體管的區(qū)域6P。用于形成高耐壓性P溝道晶體管的區(qū)域6P的紙面右側(cè)，表示用于形成區(qū)選擇晶體管的區(qū)域7。圖10(b)、圖 11(b)、圖 12(b)、圖 13(b)、圖 14(b)、圖 15(b)、圖 16(b)、圖 17(b)、圖18 (b)、圖19 (b)、圖20 (b)、圖21 (b)、圖23以及圖25的紙面右側(cè)，表示用于形成低電壓晶體管的區(qū)域8。用于形成低電壓晶體管的區(qū)域8中的紙面左側(cè)，表示用于形成低電壓N溝道晶體管的區(qū)域8N;用于形成低電壓晶體管的區(qū)域8中的紙面右側(cè)，表示用于形成低電壓P溝道晶體管的區(qū)域8P。首先，如圖10所示，準備半導體襯底20。作為該半導體襯底20，例如準備P型的硅襯底。接著，在整個面上，例如通過熱氧化法，形成例如膜厚為15nm的熱氧化膜64。接著，在整個面上，例如通過CVD (化學氣相沉積)法，形成例如膜厚為150nm的氮化娃膜66。接著，在整個面上，例如通過旋涂法，形成光致抗蝕劑膜(未圖示)。
接著，使用光刻技術，在光致抗蝕劑膜上形成開口部(未圖示)。該開口部用于對氮化硅膜66刻畫圖案。接著，將光致抗蝕劑膜作為掩模，對氮化硅膜66刻畫圖案。由此，形成由氮化硅膜構成的硬掩模66。接著，通過干蝕刻，以硬掩模66作為掩模，對半導體襯底20刻畫圖案。由此，在半導體襯底20上形成溝68。就在半導體襯底20上形成的溝68的深度而言，例如與半導體襯底20的表面相距400nm。
接著，通過熱氧化法，對半導體襯底20的露出的部分進行氧化。由此，在半導體襯底20的露出的部分形成氧化娃膜(未圖不)。接著，在整個面上，通過高密度等離子CVD法，例如形成膜厚為700nm的氧化硅膜22。接著,通過CMP(Chemical Mechanical Polishing :化學機械研磨)法,對氧化娃膜22進行研磨,直到氮化娃膜66的表面露出為止。這樣一來,形成了由氧化娃膜構成的兀件分離區(qū)域22 (參照圖11)。接著，進行用于使元件分離區(qū)域22固化的熱處理。熱處理條件例如為在氮環(huán)境中以900°C進行30分鐘。接著，通過濕蝕刻，除去氮化硅膜66。接著，如圖12所示，通過熱氧化法，在半導體襯底20的表面生長犧牲氧化膜69。接著，如圖13所示，對存儲單元陣列區(qū)域2深度(注入得深)注入N型的摻雜雜質(zhì)，由此形成N型的填埋擴散層24。另外，對用于形成高耐壓性N溝道晶體管的區(qū)域6N，也深度注入N型的摻雜雜質(zhì)，從而形成N型的填埋擴散層25。另外，對于用于形成區(qū)選擇晶體管的區(qū)域7，也深度注入N型的摻雜雜質(zhì)，從而形成N型的填埋擴散層25。另外，對存儲單元陣列區(qū)域2注入P型的摻雜雜質(zhì)，所注入的雜質(zhì)比填埋擴散層24淺，由此形成P型的阱26。另外，對用于形成高耐壓性N溝道晶體管的區(qū)域6N，注入比填埋擴散層25淺的P型的摻雜雜質(zhì)，由此形成P型的阱72P。接著，在用于形成高耐壓性N溝道晶體管的區(qū)域6N，形成框狀的N型的擴散層70。該框狀的擴散層70，從半導體襯底20的表面一直形成到填埋擴散層25的周緣部。P型的阱72P處于被填埋擴散層25和擴散層70包圍的狀態(tài)。另外，在用于形成區(qū)選擇晶體管的區(qū)域7，也形成框狀的N型的擴散層70。該框狀的擴散層70，從半導體襯底20的表面一直形成到填埋擴散層25的周緣部。另外，雖未圖示，但存儲單元陣列區(qū)域2的P型的阱26也處于被填埋擴散層24和框狀的擴散層70包圍的狀態(tài)。接著，向用于形成高耐壓性P溝道晶體管的區(qū)域6P，通過導入N型的摻雜雜質(zhì)，由此形成N型的阱72N。接著，對存儲單元陣列區(qū)域2進行溝道摻雜(未圖示)。接著，對用于形成高耐壓性N溝道晶體管的區(qū)域6N和用于形成高耐壓性P溝道晶體管的區(qū)域6P進行溝道摻雜(未圖示)。接著，蝕刻除去半導體襯底20表面存在的犧牲氧化膜69。接著，在整個面上，通過熱氧化法，形成膜厚為IOnm的溝道絕緣膜28 (參照圖14)。
接著，在整個面上，例如通過CVD法，形成膜厚90nm的聚硅膜30。形成了摻雜了雜質(zhì)的聚硅膜，來作為該聚硅膜30。接著，對存儲単元區(qū)域2的聚硅膜30刻畫圖案，并且，蝕刻除去存在于周邊電路區(qū)域4內(nèi)的聚硅膜30。接著，在整個面上，形成通過順序?qū)盈B氧化硅膜、氮化硅膜、氧化硅膜而成的絕緣膜(0N0膜)32。該絕緣膜32用于使浮柵30a和控制柵34a絕緣。接著，向用于形成低電壓N溝道晶體管的區(qū)域SN，導入P型的摻雜雜質(zhì)，從而形成P型的阱74P。另外，向用于形成區(qū)選擇晶體管的區(qū)域7，導入P型的摻雜雜質(zhì)，從而形成P型的阱74PS。接著，向用于形成低電壓P溝道晶體管的區(qū)域8P，導入N型的摻雜雜質(zhì)，從而形成N型的阱74N。接著，針對用于形成低電壓N溝道晶體管的區(qū)域SN、用于形成低電壓P溝道晶體管的區(qū)域8P、用于形成區(qū)選擇晶體管的區(qū)域7，進行溝道摻雜(未圖示)。接著，蝕刻除去存在于周邊電路區(qū)域4內(nèi)的絕緣膜(0N0膜)32。接著，在整個面上，通過熱氧化法，形成例如膜厚為9nm的柵絕緣膜76 (參照圖15)。接著，通過濕蝕刻，除去存在于用于形成區(qū)選擇晶體管的區(qū)域7以及用于形成低電壓晶體管的區(qū)域8內(nèi)的柵絕緣膜76。接著，在整個面上，通過熱氧化法，形成例如膜厚為Ilnm的柵絕緣膜78。由此，在用于形成區(qū)選擇晶體管的區(qū)域7以及用于形成低電壓晶體管的區(qū)域8中，形成例如膜厚為Ilnrn的柵絕緣膜78。另ー方面，在用于形成高耐壓性晶體管的區(qū)域6中，柵絕緣膜76的膜厚例如為16nm左右(參照圖16)。接著，在整個面上，例如通過CVD法，形成例如膜厚為180nm的聚硅膜34。接著，在整個面上，形成反射防止膜80(參照圖17)。接著，如圖18所示，使用光刻技術，對反射防止膜80、聚硅膜34、絕緣膜32以及聚硅膜30進行干蝕刻。由此，在存儲單元陣列區(qū)域2內(nèi)形成層疊體，該層疊體具有由聚硅構成的浮柵30a和由聚硅構成的控制柵34a。接著，通過熱氧化法，在浮柵30a的側(cè)壁部分以及控制柵34a的側(cè)壁部分，形成氧化硅膜(未圖示)。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成用于使存儲單元陣列區(qū)域2露出的開ロ部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在浮柵30a的兩側(cè)的半導體襯底20內(nèi)，形成雜質(zhì)擴散層36a、36c。然后，剝離光致抗蝕劑膜。這樣ー來，形成了具有浮柵30a、控制柵34a、源扱/漏極擴散層36a、36c的存儲單元晶體管MT。接著，通過熱氧化法，在浮柵30a的側(cè)壁部分以及控制柵34a的側(cè)壁部分，形成氧化硅膜82。
接著，例如通過 CVD法，形成膜厚為50nm的氮化硅膜84。接著，通過干蝕刻，對氮化硅膜84進行各向異性蝕刻，從而形成由氮化硅膜構成的側(cè)壁絕緣膜84。此時，反射防止膜80被蝕刻除去。接著，使用光刻技術，對用于形成高耐壓性晶體管的區(qū)域6和用于形成低電壓晶體管的區(qū)域8的聚硅膜34刻畫圖案。由此，形成了由聚硅膜34構成的高耐壓性晶體管110N、1 IOP的柵電極34c。另外，形成了由聚硅34構成的低電壓晶體管112N、112P的柵電極34d。另外，形成了由聚硅34構成的區(qū)選擇晶體管SST的柵電極34d。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上形成使得用于形成高耐壓性N溝道晶體管的區(qū)域6N露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在高耐壓性N溝道晶體管IlON的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成了 N型的低濃度擴散層86。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性P溝道晶體管的區(qū)域6P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在高耐壓性P溝道晶體管IlOP的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成了 P型的低濃度擴散層88。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成區(qū)選擇晶體管的區(qū)域7露出的開口部(未圖示)，以及用于使得用于形成低電壓N溝道晶體管的區(qū)域SN露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在區(qū)選擇晶體管SST的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成了 N型的低濃度擴散層90。在低電壓N溝道晶體管112N的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成了 N型的低濃度擴散層90。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成低電壓P溝道晶體管的區(qū)域8P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在低電壓P溝道晶體管112P的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成了 P型的低濃度擴散層92。然后，剝離光致抗蝕劑膜(參照圖19)。接著，例如通過CVD法，形成膜厚為IOOnm的氧化硅膜93。接著，通過干蝕刻，對氧化硅膜93進行各向異性蝕刻。由此，在具有浮柵30a和控制柵34a的層疊體的側(cè)壁部分，形成由氧化硅膜構成的側(cè)壁絕緣膜93。另外，在柵電極34c、34d的側(cè)壁部分形成由氧化硅膜構成的側(cè)壁絕緣膜93。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性N溝道晶體管的區(qū)域6N露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在高耐壓性N溝道晶體管IlON的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層94。由N型的低濃度擴散層86和N型的高濃度擴散層94，來構成LDD結構的N型的源極/漏極擴散層96。這樣一來，形成了具有柵電極34c和源極/漏極擴散層96的高耐壓性N溝道晶體管110N。高耐壓性N溝道晶體管IlON用于高電壓電路(高耐壓性電路)。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性P溝道晶體管的區(qū)域6P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在高耐壓性P溝道晶體管IlOP的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成P型的高濃度擴散層98。由P型的低濃度擴散層88和P型的高濃度擴散層98，來構成LDD結構的P型的源極/漏極擴散層100。這樣一來，形成了具有柵電極34c和源極/漏極擴散層100的高耐壓性P溝道晶體管110P。高耐壓性P溝道晶體管IlOP用于高電壓電路(高耐壓性電路)。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成區(qū)選擇晶體管的區(qū)域7露出的開口部(未圖示)，以及使得用于形成低電壓N溝道晶體管的區(qū)域SN露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在區(qū)選擇晶體管SST的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層102。另外，在低電壓N溝道晶體管112N的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層102。由N型的低濃度擴散層90和N型的高濃度擴散層102，來構成LDD結構的N型的源極/漏極擴散層104。這樣一來，形成了具有柵電極34d和源極/漏極擴散層104的區(qū)選擇晶體管SST。另外，形成了具有柵電極34d和源極/漏極擴散層104的低電壓N溝道晶體管112N。低電壓N溝道晶體管112N用于低電壓電路。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成低電壓P溝道晶體管的區(qū)域8P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在低電壓P溝道晶體管112P的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成P型的高濃度擴散層106。由P型的低濃度擴散層92和P型的高濃度擴散層106，來構成LDD結構的P型的源極/漏極擴散層108。這樣一來，形成了具有柵電極34d和源極/漏極擴散層108的低電壓P溝道晶體管112P。低電壓P溝道晶體管112P用于低電壓電路。然后，剝離光致抗蝕劑膜(參照圖20)。接著，例如通過濺射法，在整個面上，形成例如膜厚為IOnm的鈷膜。接著，通過進行熱處理，使半導體襯底20的表面的硅原子和鈷膜中的鈷原子發(fā)生反應。另外，使控制柵34c的表面的硅原子和鈷膜中的鈷原子發(fā)生反應。另外，使聚硅膜34d的表面的娃原子和鈷膜中的鈷原子發(fā)生反應。另外，使柵電極34c、34d的表面的娃原子和鈷膜中的鈷原子發(fā)生反應。這樣ー來，在源極/漏極擴散層36a、36c上形成了鈷硅化物膜38a、38b。另外，在控制柵34a上形成了鈷硅化物膜38c。另外，在源扱/漏極擴散層96、100、104、108上形成了鈷硅化物膜38e。另外，在柵電極34c、34d上形成了鈷硅化物膜38f。接著，蝕刻除去未反應的鈷膜。形成在存儲單元晶體管MT的源極擴散層36a上的鈷硅化物膜38a，發(fā)揮源電極的功能。另外，形成在存儲單元晶體管MT的漏極擴散層36c上的鈷硅化物膜38b，發(fā)揮漏電極的功能。形成在高耐壓性晶體管110N、110P的源極/漏極擴散層96、100上的鈷硅化物膜38e，發(fā)揮源/漏電極的功能。形成在區(qū)選擇晶體管SST的源極/漏極擴散層104上的鈷硅化物膜38e，發(fā)揮源/漏電極的功能。形成在低電壓晶體管112N、112P的源極/漏極擴散層104、108上的鈷硅化物膜38e，發(fā)揮源/漏電極的功能(參照圖21)。接著，在整個面上，例如通過CVD法，形成膜厚為IOOnm的氮化硅膜114。氮化硅膜114發(fā)揮蝕刻阻止膜的功能。接著，在整個面上，通過CVD法,形成膜厚為I. 6μηι的氧化娃膜116。這樣ー來,形成了由氮化硅膜114和氧化硅膜116構成的層間絕緣膜40。接著，通過CMP法，使層間絕緣膜40的表面平坦化。接著，使用光刻技木，形成到達源極/漏電極38a、38b的接觸孔42、到達鈷硅化物膜38e的接觸孔42、到達鈷硅化物膜38f的接觸孔42。接著，在整個面上，通過濺射法，全面形成由Ti膜和TiN膜構成的阻擋層(未圖示)O接著，在整個面上，例如通過CVD法，形成膜厚為300nm的鎢膜44。接著，通過CMP法，對鎢膜44以及阻擋膜進行研磨，直到層間絕緣膜40的表面露出為止。這樣ー來，在接觸孔42內(nèi)，例如填理由鎢構成的導體插塞44。接著，例如通過濺射法，在填埋有導體插塞44的層間絕緣膜40上，形成通過按順序?qū)盈BTi膜、TiN膜、Al膜、Ti膜以及TiN膜而成的層疊膜46。接著，使用光刻技木，對層疊膜46刻畫圖案。由此，形成由層疊膜構成的布線(第一金屬布線層)46(參照圖22以及圖23)。接著，如圖24以及圖25所示，例如通過高密度等離子CVD法，形成膜厚為700nm的氧化硅膜118。接著，通過TE0SCVD (正硅酸こ酯化學氣相沉積)法，形成氧化硅膜120。由氧化硅膜118和氧化硅膜120構成層間絕緣膜48。接著，使用光刻技術，在層間絕緣膜48中形成到達布線46的接觸孔50。接著，在整個面上，通過濺射法，全面形成由Ti膜和TiN膜構成的阻擋層(未圖示)O、
接著，在整個面上，例如通過CVD法，形成膜厚為300nm的鎢膜52。接著，通過CMP法，對鎢膜52以及阻擋膜進行研磨，直到層間絕緣膜48的表面露出為止。這樣一來，在接觸孔50內(nèi)，填埋例如由鎢構成的導體插塞52。接著，例如通過濺射法，在填埋有導體插塞52的層間絕緣膜48上，形成通過按順序?qū)盈BTi膜、TiN膜、Al膜、Ti膜以及TiN膜而成的層疊膜54。接著，使用光刻技術，對層疊膜54刻畫圖案。由此，形成由層疊膜構成的布線(第二金屬布線層)54。接著，例如通過高密度等離子CVD法，形成氧化硅膜122。接著，通過TE0SCVD法，形成氧化硅膜124。由氧化硅膜122和氧化硅膜124構成層間絕緣膜56。
接著，使用光刻技術，在層間絕緣膜56上形成到達布線54的接觸孔58。接著，在整個面上，通過濺射法，全面形成由Ti膜和TiN膜構成的阻擋層(未圖示)O接著，在整個面上，例如通過CVD法，形成膜厚為300nm的鎢膜60。接著，通過CMP法，對鎢膜60以及阻擋膜進行研磨，直到層間絕緣膜56的表面露出為止。這樣一來，在接觸孔58內(nèi)，填埋例如由鎢構成的導體插塞60。接著，例如通過濺射法，在填埋有導體插塞60的層間絕緣膜56上，形成層疊膜62。接著，使用光刻技術，對層疊膜62刻畫圖案。由此，形成由層疊膜構成的布線(第三金屬布線層)62。接著，例如通過高密度等離子CVD法，形成氧化硅膜126。接著，通過TE0SCVD法，形成氧化硅膜128。由氧化硅膜126和氧化硅膜128構成層間絕緣膜130。接著，使用光刻技術，在層間絕緣膜130中形成到達布線62的接觸孔132。接著，在整個面上，通過濺射法，全面形成由Ti膜和TiN膜構成的阻擋層(未圖示)O接著，在整個面上，例如通過CVD法，形成膜厚為300nm的鎢膜134。接著，通過CMP法，對鎢膜134以及阻擋膜進行研磨，直到層間絕緣膜130的表面露出為止。這樣一來，在接觸孔132內(nèi)，填埋例如由鎢構成的導體插塞(未圖示)134。接著，例如通過濺射法，在填埋有導體插塞134的層間絕緣膜130上，形成層疊膜136。接著，使用光刻技術，對層疊膜136刻畫圖案。由此，形成由層疊膜構成的布線(第四金屬布線層)136。接著，例如通過高密度等離子CVD法，形成氧化硅膜138。接著，通過TE0SCVD法，形成氧化硅膜140。由氧化硅膜138和氧化硅膜140構成層間絕緣膜142。接著，使用光刻技術，在層間絕緣膜142中形成到達布線136的接觸孔143。接著，在整個面上，通過濺射法，全面形成由Ti膜和TiN膜構成的阻擋層(未圖示)O接著，在整個面上，例如通過CVD法，形成膜厚為300nm的鎢膜146。
接著，通過CMP法，對鎢膜146以及阻擋膜進行研磨，直到層間絕緣膜142的表面露出為止。這樣一來，在接觸孔143內(nèi)，填埋例如由鎢構成的導體插塞144。接著，例如通過濺射法，在填埋有導體插塞144的層間絕緣膜142上，形成層疊膜145。接著，使用光刻技術，對層疊膜145刻畫圖案。由此，形成由層疊膜構成的布線(第五金屬布線層)145。接著，例如通過高密度等離子CVD法，形成氧化硅膜146。接著,等離子通過CVD法,形成膜厚為Iym的氮化娃膜148。這樣，制造出本實施方式的非易失性半導體存儲裝置。(變形例)接著，用圖26來說明本實施方式的變形例的非易失性半導體存儲裝置。圖26是表示本變形例的非易失性半導體存儲裝置的剖面圖。本變形例的非易失性半導體存儲裝置的特征在于，存儲單元陣列區(qū)域2中的N型阱(N型的擴散層)和區(qū)選擇晶體管形成區(qū)域7中的N型阱(N型的擴散層)一體形成。
如圖26所示，在存儲單元陣列區(qū)域2以及區(qū)選擇晶體管形成區(qū)域7，形成有N型阱(N型的擴散層)24a。對每個各區(qū)SCT都形成該N型阱24a。在存儲單元陣列區(qū)域2中的N型阱24a內(nèi)，形成有P型阱26。在區(qū)選擇晶體管形成區(qū)域7中的N型阱24a內(nèi)，形成有P型阱74PS。通過N型阱24a，使P型阱74PS和P型阱26電性分離。這樣一來，可以一體形成存儲單元陣列區(qū)域2中的N型阱24a和區(qū)選擇晶體管形成區(qū)域7中的N型阱24a。[第二實施方式]利用圖27至圖55來說明第二實施方式的非易失性半導體存儲裝置及其讀取方法、寫入方法、刪除方法以及該非易失性半導體存儲裝置的制造方法。對于與圖I至圖26所示的第一實施方式的非易失性半導體存儲裝置等相同的結構要素，標注相同的附圖標記，省略或者簡略說明。(非易失性半導體存儲裝置)首先，利用圖27至圖36來說明本實施方式的非易失性半導體存儲裝置。圖27是表示本實施方式的非易失性半導體存儲裝置的電路圖。圖28是表示本實施方式的非易失性半導體存儲裝置的剖面圖。如圖27所示，由選擇晶體管ST以及與選擇晶體管ST連接的存儲單元晶體管MT構成存儲單元MC。選擇晶體管ST的源極連接至存儲單元晶體管MT的漏極。更具體而言，選擇晶體管ST的源極和存儲單元晶體管MT的漏極是由一個雜質(zhì)擴散層36b —體形成的(參照圖28)。存在于同一列的多個選擇晶體管ST的漏極，被局部位線LBL共通連接。存在于同一行的多個存儲單元晶體管MT的控制柵，被第一字線CG共通連接。此外，在圖27中，示出了多個第一字線CG中的第一字線CG11、CG12、CG21、CG22。
存在于同一行的多個選擇晶體管ST的選擇柵，被第二字線SG共通連接。此外，在圖27中，示出了多個第二字線SG中的第二字線SG11、SG12、SG21、SG22。
存在于同一行的多個存儲單元晶體管MT的源極，被源線SL共通連接。相鄰的行的存儲單元晶體管MT的源極，被共通的源線SL連接在一起。此外，在圖27中，示出了多個源線SL中的源線SL11、SL21。在各區(qū)中，設有多個區(qū)選擇晶體管(區(qū)選擇晶體管)SST。作為區(qū)選擇晶體管SST，可以使用耐壓性比較低的低電壓晶體管。圖33是表示各結構要素所使用的晶體管的種類、晶體管的耐壓性以及晶體管的柵絕緣膜的膜厚的圖。如圖33所示，作為區(qū)選擇晶體管SST，使用額定電壓例如為3V的低電壓晶體管(3VTr)。區(qū)選擇晶體管SST的耐壓性例如為6V左右。另外，區(qū)選擇晶體管SST的柵絕緣膜77的膜厚例如為6nm左右。區(qū)選擇晶體管SST的柵絕緣膜77，由與后述的第二低電壓晶體管113N、113P(參照圖55)相同的柵絕緣膜構成。因此，區(qū)選擇晶體管SST的柵絕緣膜77的膜厚，與第二低電壓晶體管113NU13P的膜厚相等。與高耐壓性晶體管110N、IlOP (參照圖54)相比較，區(qū)選擇晶體管SST的柵長度短，柵絕緣膜77的膜厚度薄，驅(qū)動電流大。在本實施方式中，由于使用低電壓晶體管來作為區(qū)選擇晶體管SST，因此能夠得到大的讀取電流。因此，在本實施方式中，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速判斷，進而，能夠?qū)崿F(xiàn)高速讀取。用于對存在于同一列的多個存儲單元晶體管MT的漏極進行共通連接的局部位線LBL，分別連接至區(qū)選擇晶體管(區(qū)選擇晶體管)SST的源扱。存在于同一列的多個區(qū)選擇晶體管SST的漏極，被主位線(位線、全局位線)MBL共通連接。各局部位線LBL，經(jīng)由區(qū)選擇晶體管SST而與主位線MBL電連接。此外，在圖27中，示出了多個主位線MBL中的主位線MBL1、MBL2。區(qū)選擇晶體管SST的柵，被區(qū)選擇線(區(qū)選擇線)SSL共通連接。此外，在圖27中，示出了多個區(qū)選擇線SSL中的區(qū)選擇線SSL11、SSL12、SSL21、SSL22。用于對區(qū)選擇晶體管SST的漏極進行共通連接的多個主位線MBL，連接至電壓緩沖晶體管(保護晶體管)BT的源扱。電壓緩沖晶體管BT的漏極連接至列譯碼器12。作為電壓緩沖晶體管BT，使用第一低電壓晶體管(低耐壓性晶體管)。如圖33所示，作為電壓緩沖晶體管BT，使用額定電壓例如為I. 8V的第一低電壓晶體管(I. 8VTr)。電壓緩沖晶體管BT的耐壓性例如為3V左右。另外，電壓緩沖晶體管BT的柵絕緣膜79 (參照圖55)的膜厚例如為3nm左右。如圖28(a)所示，在各區(qū)SCT中的電壓緩沖晶體管形成區(qū)域11，形成有N型阱(N型的擴散層)25和P型阱74PB，該N型阱(N型的擴散層)25形成在半導體襯底20內(nèi)，該P型阱74PB形成在N型阱25內(nèi)。電壓緩沖晶體管BT形成在這樣的三重阱上。列譯碼器12，控制用于對區(qū)選擇晶體管SST的漏極進行共通連接的多個主位線MBL的電位。列譯碼器12由在比較低的電壓下動作的低電壓電路構成。對于列譯碼器12的低電壓電路，使用第一低電壓晶體管11 IN、11IP (參照圖55)。第一低電壓晶體管111N、111P，是額定電壓比后述的第二低電壓晶體管113N、113P的額定電壓低的晶體管。與第二低電壓晶體管113N、113P相比，第一低電壓晶體管111N、111P的柵絕緣膜79的膜厚度薄。如圖33所示，對于列譯碼器12，使用額定電壓例如為I. 8V的第一低電壓晶體管(I. 8VTr)。行譯碼器12所用的第一低電壓晶體管111NU11P的耐壓性例如為3V左右。另外，列譯碼器12所用的第一低電壓晶體管111NU11P的柵絕緣膜79的膜厚例如為3nm左右。使用第一低電壓晶體管111NU11P作為列譯碼器12的原因在于，能夠高速讀取已寫入存儲單元晶體管MT的信息。在列譯碼器12上，連接有用于對在主位線MBL上流動的電流進行檢測的讀出放大器13。如圖33所示，對于讀出放大器13，使用額定電壓例如為I. 8V的第一低電壓晶體管(I. 8VTr)。讀出放大器13所用的第一低電壓晶體管111N、111P的耐壓性例如為3V左右。另外，讀出放大器13所用的第一低電壓晶體管11 IN、11IP的柵絕緣膜79的膜厚例如為3nm左右。用于對存儲單元晶體管MT的控制柵進行共通連接的多個第一字線CG，連接至第一行譯碼器14。第一行譯碼器14，分別控制用于對存儲單元晶體管MT的控制柵34a進行共通連接的多個第一字線CG的電位。第一行譯碼器14由高電壓電路構成。對于第一行譯碼器14的高電壓電路，使用高電壓晶體管110N、110P(參照圖28，圖54)。如圖33所示，對于第一行譯碼器14，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr)。第一行譯碼器14所用的高耐壓性晶體管110NU10P的耐壓性例如為12V左右。另外，第一行譯碼器14所用的高耐壓性晶體管110NU10P的柵絕緣膜76的膜厚例如為16nm左右。此外，將高耐壓性晶體管110NU10P用于第一行譯碼器14的原因在于，在對存儲單元晶體管MT寫入信息時或刪除信息時，需要對字線WL施加高電壓。用于對選擇晶體管ST的選擇柵30b進行共通連接的多個第二字線SG，連接至第二行譯碼器16。第二行譯碼器16分別控制多個第二字線SG的電位。第二行譯碼器16由低電壓電路構成。對于第二行譯碼器16的低電壓電路，使用第一低電壓晶體管111NU11P。如圖33所示，對于第二行譯碼器16，使用額定電壓例如為I. 8V的低電壓晶體管(I. 8VTr)。第二行譯碼器16所用的第一低電壓晶體管111NU11P的耐壓性例如為3V左右。另外，第二行譯碼器16所用的第一低耐壓性晶體管111N、111P的柵絕緣膜79的膜厚例如為3nm左右。用于對存儲單元晶體管MT的源極進行共通連接的源線SL，連接至第三行譯碼器18。第三行譯碼器18分別控制多個源線SL的電位。第三行譯碼器18由高電壓電路構成。對于第三行譯碼器18的高電壓電路，使用高電壓晶體管110NU10P。如圖33所示，對于第三行譯碼器18，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr)。第三行譯碼器18所用的高耐壓性晶體管110NU10P的耐壓性例如為12V左右。另外，第三行譯碼器18所用的高耐壓性晶體管110NU10P的柵絕緣膜76的膜厚例如為16nm左右。用于對區(qū)選擇晶體管SST的柵進行共通連接的多個區(qū)選擇線SSL，連接至第一控制電路(第一控制部)23。第一控制電路23分別控制多個區(qū)選擇線SSL的電位。第一控制電路23由在比較低的電壓下動作的低電壓電路構成。
對于第一控制電路23的低電壓電路，使用第二低電壓晶體管(第二低耐壓性晶體管)113N、113P(參照圖55)。如圖33所示，對于第一控制電路23，使用額定電壓例如為3V的第二低電壓晶體管(3VTr)。第一控制電路23所用的第二低電壓晶體管113N、113P的耐壓性例如為6V左右。另外，第一控制電路23所用的第二低電壓晶體管113N、113P的柵絕緣膜77的膜厚例如為6nm左右。
電壓緩沖晶體管BT的柵BG，連接至第二控制電路29。第二控制電路29控制電壓緩沖晶體管的柵BG的電位。第二控制電路29由在比較低的電壓下動作的低電壓電路構成。對于第二控制電路29的低電壓電路，使用第二低電壓晶體管(第二低耐壓性晶體管)113N、113P。如圖33所示，對于第二控制電路29，使用額定電壓例如為3V的第二低電壓晶體管(3VTr)。第二控制電路29所用的第二低電壓晶體管113N、113P的耐壓性例如為6V左右。另外，第二控制電路29所用的第二低電壓晶體管113NU13P的柵絕緣膜77的膜厚例如為6nm左右。
各P型阱26與第一電壓施加電路15電連接。第一電壓施加電路15控制P型阱26的電位VB1。第一電壓施加電路15由高電壓電路構成。對于第一電壓施加電路15的高電壓電路，使用高耐壓性晶體管110NU10P。如圖33所示，對于第一電壓施加電路15，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr)。第一電壓施加電路15所用的高耐壓性晶體管110N、110P的耐壓性例如為12V左右。另外，第一電壓施加電路15所用的高耐壓性晶體管110NU10P的柵絕緣膜76的膜厚例如為16nm左右。此外，將高耐壓性晶體管110N、110P用于第一電壓施加電路15的原因在于，在刪除已寫入存儲單元晶體管MT的信息時，需要對P型阱26施加高電壓。各P型阱74PS與第二電壓施加電路17電連接。第二電壓施加電路17控制P型阱74PS的電位VB2。第二電壓施加電路17由高電壓電路構成。對于第二電壓施加電路17的高電壓電路，使用高耐壓性晶體管110N、110P。具體來說，如圖33所示，對于第二電壓施加電路17，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr)。第二電壓施加電路17所用的高耐壓性晶體管110N、110P的耐壓性例如為12V左右。另外，第二電壓施加電路17所用的高耐壓性晶體管110NU10P的柵絕緣膜76的膜厚例如為16nm左右。P型阱74PB與第三電壓施加電路(第三電壓施加部)19電連接。第三電壓施加電路19控制P型阱74PB的電位VB3。第三電壓施加電路19由低電壓電路構成。對于第三電壓施加電路19的低電壓電路，使用第二低電壓晶體管。具體而言，如圖33所示，對于第三電壓施加電路19，使用額定電壓例如為3V的第二低電壓晶體管(3VTr)113N，113P。第三電壓施加電路19所用的第二低電壓晶體管113N、113P的耐壓性例如為6V左右。另外，第三電壓施加電路19所用的第二低電壓晶體管113NU13P的柵絕緣膜77的膜厚例如為6nm左右。接著，利用圖28至圖32來說明本實施方式的非易失性半導體存儲裝置的結構。圖29是表示本實施方式的非易失性半導體存儲裝置的存儲單元陣列的俯視圖。圖30是圖29的C-C’剖面圖。圖31是圖29的D-D’剖面圖。圖32是圖29的E-E’剖面圖。如圖28(a)所示，在存儲單元陣列區(qū)域2中的半導體襯底20內(nèi)，形成有N型阱(N型的擴散層)24。在每個區(qū)SCT (參照圖27)都形成該N型阱24。在N型阱24內(nèi)，形成有P型阱26。通過N型阱24，使P型阱26與半導體襯底20電性分離。這樣一來，在存儲單元陣列區(qū)域2內(nèi)形成有三重阱。在P型阱26上，隔著溝道絕緣膜28a而形成有浮柵30a。浮柵30a分別與每個元件區(qū)域21電性分離(參照圖32)。在浮柵30a上，隔著絕緣膜32a而形成有控制柵34a。存在于同一行的存儲單元晶體管MT的控制柵34a被共通連接。換言之，在浮柵30上，隔著絕緣膜32，形成有對控制柵34a進行共通連接的第一字線CG。在P型阱26上，與浮柵30a并列地，形成有選擇晶體管ST的選擇柵30b。存在于同一行的選擇晶體管ST的選擇柵30b被共通連接。換言之，在半導體襯底20上，隔著柵絕緣膜28b，形成有對選擇柵30b進行共通連接的第二字線SG。選擇晶體管ST的柵絕緣膜28b的膜厚，與存儲單元晶體管MT的溝道絕緣膜28a的膜厚相等。在選擇柵30b上，隔著絕緣膜32b，形成有聚硅層(導電層)34b。在浮柵30a的兩側(cè)的半導體襯底20內(nèi)，以及在選擇柵30b的兩側(cè)的半導體襯底20內(nèi)，形成有N型雜質(zhì)擴散層36a、36b、36c。相鄰的存儲單元晶體管MT的源極由同一雜質(zhì)擴散層36a構成。用于構成存儲單元晶體管MT的漏極的雜質(zhì)擴散層36b，和用于構成選擇晶體管ST的源極的雜質(zhì)擴散層36b,由同一雜質(zhì)擴散層36b構成。在具有浮柵30a和控制柵34a的層疊體的側(cè)壁部分，形成有側(cè)壁絕緣膜37。另外，在具有選擇柵30b和聚硅層34b的層疊體的側(cè)壁部分，形成有側(cè)壁絕緣膜37。在存儲單元晶體管MT的源極區(qū)域36a上、選擇晶體管ST的漏極區(qū)域36c上、控制柵34a的上部以及聚硅層34b的上部，分別形成有例如由鈷硅化物構成的硅化物層38a 38d。源電極36a上的硅化物層38a，發(fā)揮源電極的功能。漏電極36c上的硅化物層38c，發(fā)揮漏電極的功能。這樣ー來，在P型阱26上，形成了具有浮柵30a、控制柵34a和源極/漏極擴散層36a、36b的存儲單元晶體管MT。另外，在P型阱26上，形成了具有選擇柵30b和源極/漏極擴散層36b、36c的選擇晶體管ST。這樣ー來，形成了本實施方式的非易失性半導體存儲裝置的存儲單元陣列。在區(qū)選擇晶體管形成區(qū)域7中的半導體襯底20內(nèi)，形成有N型阱(N型的擴散層)25。在N型阱25內(nèi)，形成有P型阱74PS。通過N型阱25，使P型阱74PS與半導體襯底20電性分離。在P型阱74PS上，隔著柵絕緣膜77而形成有柵電極34d。在柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成有作為N型雜質(zhì)擴散層的源扱/漏極擴散層104。這樣ー來，在P型阱74PS上，形成了具有柵電極34d和源極/漏極擴散層104的區(qū)選擇晶體管SST。通過N型阱24、25，使P型阱74PS和P型阱26相互電性分離。區(qū)選擇晶體管SST的源極擴散層104和存儲單元晶體管MT的漏極擴散層36c，通過局部位線LBL電連接。另外，在用于形成電壓緩沖晶體管的區(qū)域11，形成有N型阱(N型的擴散層)25。在N型阱25內(nèi)，形成有P型阱74PB。通過N型阱25，使P型阱74PB與半導體襯底20電性分離。在P型阱74PB上，隔著柵絕緣膜79而形成柵電極34d。在柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成有作為N型雜質(zhì)擴散層的源扱/漏極擴散層104。這樣ー來，在P型阱74PB上，形成了具有柵電極34d和源極/漏極擴散層104的電壓緩沖晶體管BT。
通過N型阱24、25，使P型阱74PB、P型阱74PS、P型阱26相互電性分離。電壓緩沖晶體管BT的源極擴散層104和區(qū)選擇晶體管SST的漏極擴散層104，通過主位線(布線)MBL電連接。
另外，在用于形成列譯碼器的區(qū)域27，形成有P型阱74P。在P型阱74P上，隔著柵絕緣膜79而形成有柵電極34d。在柵電極34a的兩側(cè)的半導體襯底20內(nèi)，形成有作為N型雜質(zhì)擴散層的源極/漏極擴散層104。這樣一來，在用于形成列譯碼器的區(qū)域27，形成有具有柵電極34d和源極/漏極擴散層104的第一低電壓晶體管(第一低電壓N溝道晶體管)111N。列譯碼器12所用的第一低電壓晶體管IllN的源極擴散層104和電壓緩沖晶體管BT的漏極擴散層104，通過主位線(布線)MBL電連接。列譯碼器12的低電壓N溝道晶體管IllN的源極擴散層104，連接至列譯碼器12的內(nèi)部電路(低電壓電路)。另外，如圖28(b)所示，在半導體襯底20內(nèi)，形成有N型阱(N型的擴散層)25。在N型阱25內(nèi)，形成有P型阱72P。通過N型阱25，使P型阱72P與半導體襯底20電性分離。在P型阱72P上，隔著柵絕緣膜76而形成有柵電極34c。在柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成有作為N型雜質(zhì)擴散層的源極/漏極擴散層96。這樣一來，在P型阱72P上，形成了具有柵電極34c和源極/漏極擴散層96的高耐壓性N溝道晶體管110N。另外，在半導體襯底20內(nèi)，形成有N型阱72N。在N型阱72N上，隔著柵絕緣膜76而形成有柵電極34c。在柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成有作為P型雜質(zhì)擴散層的源極/漏極擴散層100。這樣一來，形成了具有柵電極34c和源極/漏極擴散層100的高耐壓性P溝道晶體管IlOPo(非易失性半導體存儲裝置的動作)接著，利用圖34至圖36來說明本實施方式的非易失性半導體存儲裝置的動作方法。圖34是表示本實施方式的非易失性半導體存儲裝置的讀取方法、寫入方法以及刪除方法的圖。圖7中F表示懸浮。(讀取方法)首先，利用圖34來說明本實施方式的非易失性半導體存儲裝置的讀取方法。此外，在此，以對在圖27中虛線A所包圍的存儲單元MC和虛線B所包圍的存儲單元MC中寫入的信息進行讀取的情況為例，進行說明。在對已寫入存儲單元晶體管MT的信息進行讀取時，如下設定各部的電位。S卩，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SST相連接的區(qū)選擇線SSLll的電位，設為例如1.8V。另一方面，除了所選擇的區(qū)選擇線SSLll以外的區(qū)選擇線SSL12、SSL21、SSL22 的電位，都設為 0V。另外，將電壓緩沖晶體管BT的柵極的電位BG，設為例如I. 8V。另外，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SS相連接的主位線(位線)MBL1、MBL2的電位，例如設為O. 5V。另外，使第一字線CG11、CG12、CG21、CG22的電位一直為I. 8V。另外，將應該選擇的存儲單元MC所連接的第二字線SGll的電位，設為例如I. 8V。另一方面，將除了所選擇的第二字線SGll以外的第二字線SG12、SG21、SG22的電位設為0V。P型阱26的電位Vbi，都設為0V。另外，P型阱74PS的電位Vb2，都設為0V。另外，P型阱74PB的電位Vb3，都設為0V。源線SL1、SL2的電位，都設為0V。在本實施方式中，也使用低電壓晶體管來作為區(qū)選擇晶體管SST以及電壓緩沖晶體管BT，因此，對已寫入存儲單元晶體管MT的信息進行讀取時，能夠得到充分大的讀取電流。因此，通過本實施方式，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速判斷，進而，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速讀取。(寫入方法)接著，利用圖34來說明本實施方式的非易失性半導體存儲裝置的寫入方法。此外，在此，以對圖27中虛線A所包圍的存儲單元MC寫入信息的情況為例，進行說明。在對存儲單元晶體管MT寫入信息時，如下設定各部的電位。S卩，將與應該選擇的存儲單元MC (存儲單元A)所連接的區(qū)選擇晶體管SST相連接的區(qū)選擇線SSLll的電位，設為例如3V。另一方面，將除了所選擇的區(qū)選擇線SSLll以外的區(qū)選擇線SSL12、SSL21、SSL22的電位，都設為0V。另外，將電壓緩沖晶體管BT的柵極的電位BG，設為例如3V。另外，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SS相連接的主位線(位線)MBL1的電位，例如設為0V。另一方面，使除了所選擇的主位線MBLl以外的主位線MBL2的電位懸浮。另外，將應該選擇的存儲單元MC所連接的第一字線CGll的電位，例如設為9V。另一方面，將除了所選擇的第一字線CGll以外的第一字線CG12、CG21、CG22的電位，設為0V。另外，將應該選擇的存儲單元MC所連接的第二字線SGll的電位，設為例如2. 5V。另一方面，將除了所選擇的第二字線SGll以外的第二字線SG12、SG21、SG22的電位，設為OV0另外，將應該選擇的存儲單元MC所連接的源線SLll的電位，設為例如5. 5V。另一方面，使除了所選擇的源線SLl以外的源線SL21的電位懸浮。P型阱26的電位Vbi，都設為0V。另外，P型阱74PS的電位Vb2，都設為0V。另外，P型阱74pB的電位VB3，都設為0V。如果如上述那樣設定各部的電位，則在存儲單元晶體管MT的源極擴散層36a和漏極擴散層36b之間有電子流動，電子被導入存儲單元晶體管MT的浮柵30a內(nèi)。由此，在存儲單元晶體管MT的浮柵30a上蓄積電荷，從而在存儲單元晶體管MT中寫入信息。(刪除方法)接著，利用圖34至圖36來說明本實施方式的非易失性半導體存儲裝置的刪除方法。圖35是表示本實施方式的非易失性半導體存儲裝置的刪除方法的時序圖。此外，圖35中的虛線表示OV的電位。圖36是表示本實施方式的非易失性半導體存儲裝置的刪除方法的剖面圖。例如針對每個區(qū)SCT，進行對已寫入存儲單元陣列的信息的刪除處理。在此，以對在第一區(qū)SCTl內(nèi)存在的多個存儲單元MC內(nèi)寫入的信息一并進行刪除的情況為例，進行說明。、
在本實施方式中，如下述那樣，刪除已寫入存儲單元晶體管MT的信息。此外，在對已寫入存儲單元晶體管MT的信息進行刪除時，主位線MBL1、MBL2的電位一直設為懸浮。另外，在對已寫入存儲單元晶體管MT的信息進行刪除時，源線SL11、SL21的電位一直設為懸浮。另外，使半導體襯底20的電位為OV(接地)。另外，選擇晶體管ST的柵SG11、SG12、SG21、SG22的電位一直設為懸浮。對已寫入存儲單元晶體管MT的信息進行刪除時，首先，通過第三電壓施加電路19，將P型阱74PB的電位Vb3設定為第五電位VEKS5。在此，第五電位Veks5被設為例如3V。另外，通過第二控制電路(第二控制部)29，將電壓緩沖晶體管BT的柵極的電位 BG設定為第四電位VEKS4。在此，電壓緩沖晶體管BT的柵極的電位(第四電位)Veks4被設為例如3V。接著，通過第二電壓施加電路17，將P型阱74PS的電位Vb2設定為第三電位Veks3。在此，將第三電位Veks3設為例如6V。另外，將區(qū)選擇線SSL11、SSL12、SSL21、SSL22的電位設定為第二電位VEKS2。在此，將區(qū)選擇線SSL11、SSL12、SSL21、SSL22的電位(第二電位)Veks2，例如設為5V。接著，通過第一電壓施加電路15,將P型講26的電位Vbi設定為第一電位Veksi。在此，將第一電位Veksi例如設為9V。接著，將成為刪除對象的第一區(qū)SCTl內(nèi)的存儲單元MC所連接的第一字線CG11、CG12的電位，例如設為-9V。另ー方面，將不是刪除對象的第二區(qū)SCT2內(nèi)的存儲單元MC所連接的字線CG21、CG22的電位，例如設為懸浮。如果將第一字線CG11、CG12的電位設為例如_9V，則存儲單元晶體管MT的浮柵30a放出電荷。由此，存儲單元晶體管MT的浮柵30a變?yōu)闆]有蓄積電荷的狀態(tài)，存儲單元晶體管MT的信息被刪除。如上述，在對已寫入存儲單元晶體管MT的信息進行刪除時，將P型阱26的電位(第一電位)Veksi例如設定為9V。在P型阱26的電位VEKSi被設定為9V的情況下，區(qū)選擇晶體管SST的源極擴散層104的電位VEKS1’例如為8. 5 8. 7V左右。源極擴散層104的電位VEKS1’比P型阱26的電位(第一電位)Veksi低的原因在干，由P型阱26和漏極擴散層36c構成的ニ極管使電壓下降。在P型阱74PS的電位(第三電位)Veks3例如為6V的情況下，區(qū)選擇晶體管SST的源極擴散層104和P型阱74PS之間的電位差(VEKS1’ -Vees3)例如為2. 5 2. 7V左右。如上述，區(qū)選擇晶體管SST的耐壓性例如為6V左右，因此，在區(qū)選擇晶體管SST的源極擴散層104和P型阱74PS之間不會發(fā)生破壞(擊穿)。另外，在區(qū)選擇線SSL的電位(第二電位)Veks2例如為5V的情況下，區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間的電位差(VEKS1’ -Vees2)例如變?yōu)?. 5 3. 7V左右。如上述，作為區(qū)選擇晶體管SST使用的第二低電壓晶體管113NU13P的耐壓性例如為6V左右，因此，在區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間不會發(fā)生破壞(擊穿)。在P型阱74PS的電位(第三電位)Veks3例如被設定為6V的情況下，電壓緩沖晶體管BT的源極擴散層104的電位VEKS3’例如為5. 5 5. 7V左右。源極擴散層104的電位Veks/比P型阱74PS的電位(第三電位)Veks3低的原因在干，由P型阱74PS和漏極擴散層104構成的二極管使電壓下降。在P型阱74PB的電位(第五電位)Veks5例如為3V的情況下，電壓緩沖晶體管BT的源極擴散層104和P型阱74PB之間的電位差(VEKS3’-Veks5)例如為2. 5 2. 7V左右。如上述，作為電壓緩沖晶體管BT使用的第一低電壓晶體管111N、111P的耐壓性例如為3V左右，因此，在電壓緩沖晶體管BT的源極擴散層104和P型阱74PB之間不會發(fā)生破壞(擊穿)。另外，在電壓緩沖晶體管BT的柵BG的電位(第四電位)Veks4例如為3V的情況下，電壓緩沖晶體管BT的柵電極34d和源極擴散層104之間的電位差(VEKS3’-Veks4)例如為2. 5 2. 7V左右。如上述，作為電壓緩沖晶體管BT使用的第二低電壓晶體管113NU13P的耐壓性例如為3V左右，因此，在電壓緩沖晶體管BT的柵電極34d和源極擴散層104之間不會發(fā)生破壞(擊穿)。
0479]在P型阱74PB的電位(第五電位)V·例如為3V的情況下，列譯碼器12所用的第一低電壓晶體管IllN的源極擴散層104的電位VEKS5’例如為2. 5 2. 7V左右。列譯碼器12的第一低電壓晶體管IllN的源極擴散層104的電位VEKS5’比P型阱74PB的電位Veks5低的原因在于，由P型阱74PB和漏極擴散層104構成的二極管使電壓下降。如上述，列譯碼器12所用的第一低電壓晶體管IllN的耐壓性例如為3V左右，因此，在列譯碼器12的第一低電壓晶體管IllN中不會發(fā)生破壞(擊穿)。此外，各部的電位并不限于上述的設定值。以使得P型阱26的電位(第一電位)Veksi和P型阱74PS的電位(第三電位)Veks3的差，比區(qū)選擇晶體管SST的耐壓性小的方式，設定各VEKS1、VEKS3。更嚴謹?shù)?，以使得區(qū)選擇晶體管SST的源極擴散層104的電位Veksi’和P型阱74PS的電位Veks3的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位VEKS1、Vees30另外，以使得區(qū)選擇晶體管SST的柵電極34d的電位Veks2和P型阱26的電位Veksi的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位VEKS1、VEKS2。更嚴謹?shù)?，以使得區(qū)選擇晶體管SST的柵電極34d的電位Veks2和源極擴散層104的電位νΕΚ1’的差，比區(qū)選擇晶體管SST的耐壓性小的方式，設定各電位EKS1、Vees2O另外，以使得P型阱74PS的電位(第三電位)Veks3和P型阱74PB的電位(第五電位)Veks5的差，比電壓緩沖晶體管BT的耐壓性小的方式，來設定各電位VEKS3、Veesso更嚴謹?shù)?，以使得電壓緩沖晶體管BT的源極擴散層104的電位Veks/和P型阱74PB的電位Veks5的差，比電壓緩沖晶體管BT的耐壓性小的方式，來設定各電位VEKS3、Vees50另外，以使得電壓緩沖晶體管BT的柵電極34d的電位(第四電位)Veks4和P型阱74PS的電位(第三電位)Veks3的差，比電壓緩沖晶體管BT的耐壓性小的方式，來設定各電
似 Vers 3、Vers 4。更嚴謹?shù)兀允沟秒妷壕彌_晶體管BT的柵電極34d的電位Veks4和源極擴散層104的電位Veks/的差，比電壓緩沖晶體管BT的耐壓性小的方式，來設定各電位VEKS3、VEKS4。另外，以使得P型阱74PB的電位(第五電位)VEKS5，比列譯碼器12的第一低電壓晶體管IllN的耐壓性小的方式，來設定P型阱74PB的電位VEKS5。更嚴謹?shù)兀允沟昧凶g碼器12的第一低電壓晶體管IllN的源極擴散層104的電位Vek5’和P型阱74P的電位的差，比列譯碼器12的第一低電壓晶體管IllN的耐壓性小的
方式，來設定第五電位Veks5。
在第一電位Veksi 第五電位Veks5都為正的情況下，將第二電位Veks2設定得比第一電位Veksi低，將第三電位Veks3也設定得比第一電位Veksi低。另外，將第四電位Veks4設定得比第三電位Veks3低，將第五電位Veks5也設定得比第三電位Veks3低。這樣一來，在本實施方式中，通過N型阱24、25，使P型阱74PB和P型阱74PS和P型阱26電性分離。并且，在P型阱74PS上形成有區(qū)選擇晶體管SST，在P型阱74PB上形成有電壓緩沖晶體管BT。因此，在本實施方式中，在刪除已寫入存儲單元晶體管MT的信息時，能夠?qū)⑴c施加到P型阱26上的電壓不同的偏置電壓，施加到P型阱74PS上。另外，在刪除已寫入存儲單元晶體管MT的信息時，能夠?qū)⑴c施加到P型阱74PS上的電壓不同的偏置電壓，施加到P型阱74PB上。并且，在對已寫入存儲單元晶體管MT的信息進行刪除時，以使得P型阱26和P型阱74PS之間的電位差比區(qū)選擇晶體管SST的耐壓性小的方式，對P型阱74PS施加偏置電壓。另外，以使得區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間的電位差，比區(qū)選擇晶體管SST的耐壓性小的方式，對區(qū)選擇晶體管SST的柵電極34d施加偏置電壓。另外，以使得P型阱74PS和P型阱74PB之間的電位差，比電壓緩沖晶體管BT的耐壓性小的方式，對P型阱74PB施加偏置電壓。另外，以使得對列譯碼器12內(nèi)的第一低電壓晶體管IllN施加的電壓，比第一低電壓晶體管IllN的耐壓性小的方式，對P型阱74PB施加偏置電壓。另外，以使得電壓緩沖晶體管BT的柵電極34d和源極擴散層104之間的電位差，比電壓緩沖晶體管BT的耐壓性小的方式，對電壓緩沖晶體管BT的柵電極34d施加偏置電壓。因此，通過本實施方式，由于設有電壓緩沖晶體管BT，因此，在刪除時能夠?qū)⑹┘拥絽^(qū)選擇晶體管SST上的電壓抑制小，能夠防止在區(qū)選擇晶體管SST中產(chǎn)生破壞。另外，由于設有電壓緩沖晶體管BT，因此，能夠?qū)α凶g碼器12使用耐壓性極低的第一低電壓晶體管112N。通過本實施方式，能夠?qū)崿F(xiàn)更高速化、低耗能等。此外，在此，在刪除已寫入存儲單元晶體管MT的信息時，以將區(qū)選擇線SSL的電位Vees2例如設為5V情況為例進行了說明，但也可以使區(qū)選擇線SSL的電位懸浮。在刪除已寫入存儲單元晶體管MT的信息時，即使在使區(qū)選擇線SSL的電位懸浮的情況下，也能夠防止刪除時在區(qū)選擇晶體管SST中產(chǎn)生破壞。(非易失性半導體存儲裝置的制造方法)接著，利用圖37至圖55來說明本實施方式的非易失性半導體存儲裝置的制造方法。圖37至圖55是表示本實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖。圖37 (a)、圖 39 (a)、圖 41 (a)、圖 43 (a)、圖 45 (a)、圖 47 (a)、圖 49 (a)、圖 51 (a)以及圖53，表示存儲單元陣列區(qū)域2。圖37 (a)、圖39 (a)、圖41 (a)、圖43 (a)、圖45 (a)、圖47 (a)、圖49 (a)、圖51 (a)以及圖53的紙面左側(cè)的圖，對應于圖29的E-E’剖面。圖37 (a)、圖39 (a)、圖41 (a)、圖43 (a)、圖45 (a)、圖47 (a)、圖49 (a)、圖51 (a)以及圖53的紙面右側(cè)的圖，對應于圖29的C-C’剖面。圖37 (b)、圖 38、圖 39 (b)、圖 40、圖 41 (b)、圖 42、圖 43 (b)、圖 44、圖 45 (b)、圖 46、圖47(b)、圖48、圖49(b)、圖50、圖51(b)、圖52、圖53、圖54、圖55，表示周邊電路區(qū)域4。圖37 (b)、圖 39 (b)、圖 41 (b)、圖 43 (b)、圖 45 (b)、圖 47 (b)、圖 49 (b)、圖 51 (b)以及圖54的紙面左側(cè)，表示用于形成高耐壓性晶體管的區(qū)域6。用于形成高耐壓性晶體管的區(qū)域6中的紙面左側(cè)，表示用于形成高耐壓性N溝道晶體管的區(qū)域6N。用于形成高耐壓性N溝道晶體管的區(qū)域6N的紙面右側(cè)，表示用于形成高耐壓性P溝道晶體管的區(qū)域6P。
用于形成高耐壓性P溝道晶體管的區(qū)域6P的紙面右側(cè)，表示用于形成區(qū)選擇晶體管的區(qū)域7。
圖37 (b)、圖 39 (b)、圖 41 (b)、圖 43 (b)、圖 45 (b)、圖 47 (b)、圖 49 (b)、圖 51 (b)以及圖54的紙面右側(cè)，表示用于形成第一低電壓晶體管的區(qū)域8。用于形成第一低電壓晶體管的區(qū)域8中的紙面左側(cè)，表示用于形成第一低電壓N溝道晶體管的區(qū)域SN。用于形成低電壓晶體管的區(qū)域8中的紙面右側(cè)，表示用于形成第一低電壓P溝道晶體管的區(qū)域8P。圖38、圖40、圖42、圖44、圖46、圖48、圖50、圖52以及圖55的紙面左側(cè)，表示用于形成耐壓性比第一低電壓晶體管高的第二低電壓晶體管的區(qū)域9。用于形成第二低電壓晶體管的區(qū)域9中的紙面左側(cè)，表示用于形成第二低電壓N溝道晶體管的區(qū)域9N。用于形成第二低電壓晶體管的區(qū)域9中的紙面右側(cè)，表示用于形成第二低電壓P溝道晶體管的區(qū)域9P。首先，從準備半導體襯底20的エ序開始到使犧牲氧化膜69成長的エ序為止，與利用圖10至圖12說明的上述第一實施方式的非易失性半導體存儲裝置的制造方法相同，因此省略說明。接著，如圖37所示，對存儲單元陣列區(qū)域2，深度(注入得深)注入N型的摻雜雜質(zhì)，從而形成N型的填埋擴散層24。另外，對用于形成高耐壓性N溝道晶體管的區(qū)域6N，也深度注入N型的摻雜雜質(zhì)，從而形成N型的填埋擴散層25。另外，對用于形成區(qū)選擇晶體管的區(qū)域7，深度注入N型的摻雜雜質(zhì)，從而形成N型的填埋擴散層25。另外，如圖38所示，對用于形成電壓緩沖晶體管的區(qū)域11，深度注入N型的摻雜雜質(zhì)，從而形成N型的填埋擴散層25。另外，對存儲單元陣列區(qū)域2，注入比填埋擴散層24淺的P型的摻雜雜質(zhì)，由此形成P型的阱26。另外，對用于形成高耐壓性N溝道晶體管的區(qū)域6N，注入比填埋擴散層25淺的P型的摻雜雜質(zhì)，由此形成P型的阱72P。接著，在用于形成高耐壓性N溝道晶體管的區(qū)域6N，形成框狀的N型的擴散層70。該框狀的擴散層70，從半導體襯底20的表面一直形成到填埋擴散層25的周緣部。P型的阱72P成為被填埋擴散層25和擴散層70包圍的狀態(tài)。另外，在用于形成區(qū)選擇晶體管的區(qū)域7，也形成框狀的N型的擴散層70。該框狀的擴散層70，從半導體襯底20的表面一直形成到填埋擴散層25的周緣部。另外，在用于形成電壓緩沖晶體管的區(qū)域11，也形成框狀的N型的擴散層70。該框狀的擴散層70，從半導體襯底20的表面一直形成到填埋擴散層25的周緣部。另外，雖未圖示，但存儲單元陣列區(qū)域2的P型的阱26，也處于被填埋擴散層24和框狀的擴散層70包圍的狀態(tài)。接著，對用于形成高耐壓性P溝道晶體管的區(qū)域6P，通過導入N型的摻雜雜質(zhì)，由此形成N型的阱72N。接著，對存儲單元陣列區(qū)域2進行溝道摻雜(未圖示)。接著，對用于形成高耐壓性N溝道晶體管的區(qū)域6N和用于形成高耐壓性P溝道晶體管的區(qū)域6P，進行溝道摻雜(未圖示)。接著，蝕刻除去半導體襯底20的表面存在的犧牲氧化膜69(參照圖13)。接著，在整個面上，通過熱氧化法，形成膜厚為IOnm的溝道絕緣膜28。接著，在整個面上，例如通過CVD法，形成膜厚為90nm的聚硅膜30。作為該聚硅膜30，形成有摻雜了雜質(zhì)的聚硅膜。接著，對存儲單元陣列區(qū)域2的聚硅膜30刻畫圖案和，并且，蝕刻除去存在于周邊電路區(qū)域4內(nèi)的聚硅膜30。接著，在整個面上，形成按順序?qū)盈B氧化硅膜、氮化硅膜、氧化硅膜而成的絕緣膜(0N0膜)32。該絕緣膜32用于使浮柵30a和控制柵34a絕緣。接著，對用于形成第一低電壓N溝道晶體管的區(qū)域SN，導入P型的摻雜雜質(zhì)，從而形成P型的阱74P。另外，對用于形成區(qū)選擇晶體管的區(qū)域7，導入P型的摻雜雜質(zhì)，從而形成P型的阱74PS。另外，對用于形成電壓緩沖晶體管的區(qū)域11，導入P型的摻雜雜質(zhì)，從而形成P型的阱74PB。另外，對用于形成第二低電壓N溝道晶體管的區(qū)域9N，導入P型的摻雜雜質(zhì)，從而形成P型的阱74P。接著，對用于形成第一低電壓P溝道晶體管的區(qū)域8P，導入N型的摻雜雜質(zhì)，從而形成N型的阱74N。另外，對用于形成第二低電壓P溝道晶體管的區(qū)域9P，導入N型的摻雜雜質(zhì)，從而形成N型的阱74N。接著，對用于形成第一低電壓N溝道晶體管的區(qū)域SN和用于形成第一低電壓P溝道晶體管的區(qū)域8P，進行溝道摻雜。另外，對用于形成區(qū)選擇晶體管的區(qū)域7、用于形成第二低電壓N溝道晶體管的區(qū)域9N、用于形成第二低電壓P溝道晶體管的區(qū)域9P，進行溝道摻雜(未圖示)。接著，蝕刻除去存在于周邊電路區(qū)域4內(nèi)的絕緣膜(0N0膜)32。接著，在整個面上，通過熱氧化法，形成例如膜厚為I Inm的柵絕緣膜76 (參照圖37以及圖38)。接著，通過濕蝕刻，分別除去用于形成區(qū)選擇晶體管的區(qū)域7的柵絕緣膜76、用于形成第一低電壓晶體管的區(qū)域8的柵絕緣膜76、用于形成第二低電壓晶體管的區(qū)域9的柵絕緣膜76、用于形成電壓緩沖晶體管的區(qū)域11的柵絕緣膜76。接著，在整個面上，通過熱氧化法，形成例如膜厚為4nm的柵絕緣膜77。由此，在區(qū) 選擇晶體管形成區(qū)域7、用于形成第一低電壓晶體管的區(qū)域8、用于形成第二低電壓晶體管的區(qū)域9以及電壓緩沖晶體管形成區(qū)域11中，形成例如膜厚為4nm的柵絕緣膜77。另一方面，在用于形成高耐壓性晶體管的區(qū)域6中，柵絕緣膜76的膜厚例如為14nm左右(參照圖39以及圖40)。接著，通過濕蝕刻，除去用于形成第一低電壓晶體管的區(qū)域8以及用于形成電壓緩沖晶體管的區(qū)域11的柵絕緣膜76。接著，在整個面上，通過熱氧化法，形成例如膜厚為3nm的柵絕緣膜79。由此，在用于形成第一低電壓晶體管的區(qū)域8以及用于形成電壓緩沖晶體管的區(qū)域11中，形成例如膜厚為3nm的柵絕緣膜79。在用于形成第二低電壓晶體管的區(qū)域9以及用于形成區(qū)選擇晶體管的區(qū)域7中，柵絕緣膜77的膜厚例如為6nm左右。另外，在用于形成高耐壓性晶體管的區(qū)域6中，柵絕緣膜76的膜厚例如為16nm左右(參照圖41以及42)。接著，在整個面上，例如通過CVD法，形成例如膜厚為180nm的聚硅膜34。接著，在整個面上，形成反射防止膜80 (參照圖43、圖44)。接著，如圖45以及圖46所示，使用光刻技術，對反射防止膜80、聚硅膜34、絕緣膜32以及聚硅膜30進行干蝕刻。由此，在存儲單元陣列區(qū)域2內(nèi)，形成了具有由聚硅構成的浮柵30a和由聚硅構成的控制柵34a的層疊體。另外，在存儲單元陣列區(qū)域2內(nèi)，形成了具有由聚娃構成的選擇柵30b和聚娃膜34b的層疊體。接著，在應該對布線(第一金屬布線)46和選擇柵30b進行連接的區(qū)域中，蝕刻除去聚娃膜34b (未圖不)。接著，通過熱氧化法，在浮柵30a的側(cè)壁部分、控制柵34a的側(cè)壁部分、選擇柵30b的側(cè)壁部分以及聚硅膜34b的側(cè)壁部分，形成氧化硅膜(未圖示)。
接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上形成用于使存儲單元陣列區(qū)域2露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在浮柵30a的兩側(cè)的半導體襯底20內(nèi)，以及在選擇柵30b的兩側(cè)的半導體襯底20內(nèi)，形成雜質(zhì)擴散層36a 36c。然后，剝離光致抗蝕劑膜。這樣一來，形成了具有浮柵30a、控制柵34a、源極/漏極擴散層36a、36b的存儲單元晶體管MT。另外，形成了具有控制柵30b、源極/漏極擴散層36b、36c的選擇晶體管ST。接著，通過熱氧化法，在浮柵30a的側(cè)壁部分、控制柵34b的側(cè)壁部分、選擇柵30b的側(cè)壁部分以及聚硅膜34b的側(cè)壁部分，形成氧化硅膜82。接著，例如通過CVD法,形成膜厚為50nm的氮化娃膜84。接著，通過干蝕刻，對氮化硅膜84進行各向異性蝕刻，從而形成由氮化硅膜構成的側(cè)壁絕緣膜84。此時，反射防止膜80被蝕刻除去。接著，使用光刻技術，對周邊電路區(qū)域4的聚硅膜34刻畫圖案。由此，在用于形成高耐壓性晶體管的區(qū)域6，形成了由聚硅膜34構成的高耐壓性晶體管110NU10P的柵電極34c。另外，在用于形成區(qū)選擇晶體管的區(qū)域7，形成了由聚硅34構成的區(qū)選擇晶體管SST的柵電極34d。另外，在用于形成第一低電壓晶體管的區(qū)域8，形成了由聚硅34構成的第一低電壓晶體管111NU11P的柵電極34d。另外，在用于形成第二低電壓晶體管的區(qū)域9，形成了由聚硅34構成的第二低電壓晶體管113N、113P的柵電極34d。另外，在用于形成電壓緩沖晶體管的區(qū)域11，形成了由聚硅34構成的電壓緩沖晶體管BT的柵電極34d。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性N溝道晶體管的區(qū)域6N露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在高耐壓性N溝道晶體管IlON的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成N型的低濃度擴散層86。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性P溝道晶體管的區(qū)域6P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在高耐壓性P溝道晶體管IlOP的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成P型的低濃度擴散層88。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。
接著，使用光刻技術，在光致抗蝕劑膜上，形成了使得用于形成第二低電壓晶體管的區(qū)域9N露出的開ロ部(未圖示)。此時，在光致抗蝕劑膜上，也形成使得用于形成區(qū)選擇晶體管的區(qū)域7露出的開ロ部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在第二低電壓N溝道晶體管113N的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的低濃度擴散層90a。另外，在區(qū)選擇晶體管SST的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的低濃度擴散層90a。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成第二低電壓P溝道晶體管的區(qū)域9P露出的開ロ部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在第二低電壓P溝道晶體管113P的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成P型的低濃度擴散層92。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成第一低電壓N溝道晶體管的區(qū)域SN露出的開ロ部(未圖示)。此時，在光致抗蝕劑膜上，也形成使得用于形成電壓緩沖晶體管的區(qū)域11露出的開ロ部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在第一低電壓N溝道晶體管IllN的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的低濃度擴散層90。另外，在電壓緩沖晶體管BT的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的低濃度擴散層90。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成第一低電壓P溝道晶體管的區(qū)域8P露出的開ロ部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在第一低電壓P溝道晶體管IllP的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成了 P型的低濃度擴散層92。然后，剝離光致抗蝕劑膜(參照圖47、圖48)。接著，例如通過CVD法,形成膜厚為IOOnm的氧化娃膜93。接著，通過干蝕刻，對氧化硅膜93進行各向異性蝕刻。由此，在具有浮柵30a和控制柵34a的層疊體的側(cè)壁部分，形成由氧化硅膜構成的側(cè)壁絕緣膜93 (參照圖49、圖50)。另外，在具有選擇柵30b和聚硅膜34b的層疊體的側(cè)壁部分，形成由氧化硅膜構成的側(cè)壁絕緣膜93。另外，在柵電極34c、34d的側(cè)壁部分形成由氧化硅膜構成的側(cè)壁絕緣膜93。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技木，在光致抗蝕劑膜上，形成使得用于形成高耐壓性N溝道晶體管的區(qū)域6N露出的開ロ部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在高耐壓性N溝道晶體管的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層94。由N型的低濃度擴散層86和N型的高濃度擴散層94，來構成LDD結構的N型的源極/漏極擴散層96。這樣ー來，形成了具有柵電極34c和源極/漏極擴散層96的高耐壓性N溝道晶體管110N。高耐壓性N溝道晶體管IlON用于第一行譯碼器14、第三行譯碼器18、第一電壓施加電路15、第二電壓施加電路17、第三電壓施加電路19等的高電壓電路。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性P溝道晶體管的區(qū)域6P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在高耐壓性P溝道晶體管IlOP的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成P型的高濃度擴散層98。由P型的低濃度擴散層88和P型的高濃度擴散層98，來構成LDD結構的P型的源極/漏極擴散層100。這樣一來，形成了具有柵電極34c和源極/漏極擴散層100的高耐壓性P溝道晶體管110P。高耐壓性P溝道晶體管IlOP用于第一行譯碼器14、第三行譯碼器18、第一電壓施加電路15、第二電壓施加電路17、第三電壓施加電路19等的高電壓電路。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成第一低電壓N溝道晶體管的區(qū)域SN露出的開口部(未圖示)以及使得第二低電壓N溝道晶體管9N露出的開口部(未圖示)。此時，在光致抗蝕劑膜上，還形成使得用于形成區(qū)選擇晶體管的區(qū)域7露出的開口部(未圖示)以及使得用于形成電壓緩沖晶體管的區(qū)域11露出的開口部(未圖示)O接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在第一低電壓N溝道晶體管IllN的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層102。在第二低電壓N溝道晶體管113N的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層102。另外，在區(qū)選擇晶體管SST的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層102。另外，在電壓緩沖晶體管BT的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層102。由N型的低濃度擴散層90和N型的高濃度擴散層102，來構成LDD結構的N型的源極/漏極擴散層104。這樣一來，形成了具有柵電極34d和源極/漏極擴散層104的第一低電壓N溝道晶體管11 IN。另外，形成了具有柵電極34d和源極/漏極擴散層104的第二低電壓N溝道晶體管113N。另外，另外，形成了具有柵電極34d和源極/漏極擴散層104的區(qū)選擇晶體管SST0另外，形成了具有柵電極34d和源極/漏極擴散層104的電壓緩沖晶體管BT。第一低電壓N溝道晶體管IllN用于列譯碼器12、第二行譯碼器16、讀出放大器13等的低電壓電路。另外，第二低電壓N溝道晶體管113N用于第一控制電路23、第二控制電路29等的低電壓電路。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。
接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成第一低電壓P溝道晶體管的區(qū)域8P露出的開口部(未圖示)，以及形成使得用于形成第二低電壓P溝道晶體管的區(qū)域9P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在第一低電壓P溝道晶體管IllP的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成P型的高濃度擴散層106。在第二低電壓P溝道晶體管113P的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成P型的高濃度擴散層106。由P型的低濃度擴散層92和P型的高濃度擴散層106，來構成LDD結構的P型的源極/漏極擴散層108。這樣一來，形成了具有柵電極34d和源極/漏極擴散層108的第一低電壓P溝道晶體管111P。另外，形成具有柵電極34d和源極/漏極擴散層108的第二低電壓P溝道晶體管113P。第一低電壓P溝道晶體管IllP用于列譯碼器12、第二行譯碼器16、讀出放大器13等的低電壓電路。另外，第二低電壓P溝道晶體管113P用于第一控制電路23、第二控制電路29等的低電壓電路。然后，剝離光致抗蝕劑膜(參照圖49、圖50)。接著，例如通過濺射法，在整個面上，形成膜厚為IOnm的鈷膜。接著，與利用圖21說明的上述第一實施方式的非易失性半導體存儲裝置同樣地，形成鈷硅化物膜38a 38f。然后，蝕刻除去未反應的鈷膜。形成在選擇晶體管ST的漏極擴散層36c上的鈷硅化物膜38b，發(fā)揮漏電極的功能。形成在存儲單元晶體管MT的源極擴散層36a上的鈷硅化物膜38a，發(fā)揮源電極的功能。形成在高耐壓性晶體管110N、110P的源極/漏極擴散層96、100上的鈷硅化物膜38e，發(fā)揮源/漏電極的功能。形成在第一低電壓晶體管111NU11P、第二低電壓晶體管113N、113P的源極/漏極擴散層104、108上的鈷硅化物膜38e，發(fā)揮源/漏電極的功能。另夕卜，形成在區(qū)選擇晶體管SST、電壓緩沖晶體管BT的源極/漏極擴散層104上的鈷硅化物膜38e，發(fā)揮源/漏電極的功能(參照圖51、圖52)。接著，如圖53以及圖54所示，在整個面上，例如通過CVD法，形成膜厚為IOOnm的氮化硅膜114。氮化硅膜114發(fā)揮蝕刻阻止膜的功能。接著，在整個面上，通過CVD法,形成膜厚為I. 6 μ m的氧化娃膜116。這樣一來,形成了由氮化硅膜114和氧化硅膜116構成的層間絕緣膜40。接著，通過CMP法，使層間絕緣膜40的表面平坦化。接著，使用光刻技術，形成到達源極/漏電極38a、38c的接觸孔42、到達鈷硅化物膜38e的接觸孔42、到達鈷硅化物膜38f的接觸孔42。接著，在整個面上，通過濺射法，全面形成由Ti膜和TiN膜構成的阻擋層(未圖示)O接著，在整個面上，例如通過CVD法，形成膜厚為300nm的鎢膜44。接著，通過CMP法，對鎢膜44以及阻擋膜進行研磨，直到層間絕緣膜40的表面露出為止。這樣一來，在接觸孔42內(nèi)，填埋例如由鎢構成的導體插塞44。接著，例如通過濺射法，在填埋有導體插塞44的層間絕緣膜40上，形成通過按順序?qū)盈BTi膜、TiN膜、Al膜、Ti膜以及TiN膜而成的層疊膜46。接著，使用光刻技術，對層疊膜46刻畫圖案。由此，形成由層疊膜構成的布線(第一金屬布線層)46(參照圖53至圖55)。然后，與利用圖24以及圖25說明的上述非易失性半導體存儲裝置的制造方法同樣地，形成多層布線結構。這樣，制造出本實施方式的非易失性半導體存儲裝置。
[第三實施方式]利用圖56至圖60來說明第三實施方式的非易失性半導體存儲裝置及其讀取方法、寫入方法、刪除方法以及該非易失性半導體存儲裝置的制造方法。對于與圖I至圖55所示的第一或第二實施方式的非易失性半導體存儲裝置等相同的結構要素，使用標注相同的附圖標記，省略或者簡略說明。(非易失性半導體存儲裝置)首先，利用圖56至圖58來說明本實施方式的非易失性半導體存儲裝置。圖56是表示本實施方式的非易失性半導體存儲裝置的電路圖。圖57是表示本實施方式的非易失性半導體存儲裝置的剖面圖。本實施方式的非易失性半導體存儲裝置的特征在于，用于形成電壓緩沖晶體管的區(qū)域11不是三重阱結構。如圖57所示，在用于形成電壓緩沖晶體管的區(qū)域11中的半導體襯底20內(nèi)，形成有P型阱74PB。在本實施方式中，在用于形成電壓緩沖晶體管的區(qū)域11內(nèi)，沒有形成N型阱(N型的擴散層)25 (參照圖36)。即，用于形成電壓緩沖晶體管的區(qū)域11不是三重阱結構。在P型阱74PB上，形成有電壓緩沖晶體管BT。即，在P型阱74PB上，隔著柵絕緣膜79而形成有柵電極34d。在柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成有源極/漏極擴散層104。這樣ー來，在P型阱74PB上，形成了具有柵電極34d和源極/漏極擴散層104的電壓緩沖晶體管BT。另外，如圖56所示，在本實施方式中，沒有設置用于對P型阱74PB施加電壓的第三電壓施加電路19 (參照圖27)。圖58是表示各結構要素所使用的晶體管的種類、晶體管的耐壓性以及晶體管的柵絕緣膜的膜厚的圖。如圖58所示，作為區(qū)選擇晶體管SST，使用額定電壓例如為3V的低電壓晶體管(3VTr)。區(qū)選擇晶體管SST的源極/漏極擴散層104和P型阱74PS之間的耐壓性例如為6V左右。另外，區(qū)選擇晶體管SST的柵電極34d和源極/漏極擴散層104之間的耐壓性例如為6V左右。另外，區(qū)選擇晶體管SST的柵絕緣膜77的膜厚例如為6nm左右。作為電壓緩沖晶體管BT，使用額定電壓例如為I. 8V的低電壓晶體管(I. 8VTr)。電壓緩沖晶體管BT的低電壓晶體管的源極/漏極擴散層104和P型阱74PB之間的耐壓性例如為6V左右。另ー方面，電壓緩沖晶體管BT的柵電極34d和源極/漏極擴散層104之間的耐壓性例如為3V左右。S卩，電壓緩沖晶體管BT的源極/漏極擴散層104和P型阱74PB之間的耐壓性，比柵電極34d和源扱/漏極擴散層104之間的耐壓性高。另外，電壓緩沖晶體管BT的柵絕緣膜79的膜厚例如為3nm左右。另外，對于列譯碼器12的低電壓電路，使用額定電壓例如為I. 8V的第一低電壓晶體管(1.8VTr)lllN、lllP。列譯碼器12所用的第一低電壓晶體管11 IN、11IP (參照圖54)的源極擴散層104和P型阱74P之間的耐壓性例如為6V左右。另ー方面，列譯碼器12所用的第一低電壓晶體管111NU11P的柵電極34d和源極擴散層104之間的耐壓性例如為3V左右。即，列譯碼器12所用的第一低電壓晶體管11 IN、11IP的源扱/漏極擴散層104和P型阱74P之間的耐壓性，比柵電極34d和源扱/漏極擴散層104之間的耐壓性高。另外，列譯碼器12所用的第一低電壓晶體管111N、111P的柵絕緣膜79的膜厚例如為3nm左右。另外，對于讀出放大器13，使用額定電壓例如為I. 8V的第一低電壓晶體管(I. 8VTr) 11 IN、11 IP。讀出放大器13所用的第一低電壓晶體管11 IN、11IP的源極/漏極擴散層104和P型阱74P之間的耐壓性例如為6V左右。另一方面，讀出放大器13所用的第一低電壓晶體管11 IN、11IP的柵電極34d和源極/漏極擴散層104之間的耐壓性例如為3V左右。即，讀出放大器13所用的第一低電壓晶體管111NU11P的源極/漏極擴散層104和P型阱74P之間的耐壓性，比柵電極34d和源極/漏極擴散層104之間的耐壓性高。另外，列譯碼器12所用的第一低電壓晶體管111N、111P的柵絕緣膜79的膜厚例如為3nm左右。
另外，對于第一行譯碼器14，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr) llONUllPo第一行譯碼器14所用的高耐壓性晶體管110N、110P的耐壓性例如為12V左右。另外，第一行譯碼器14所用的高耐壓性晶體管110NU10P的柵絕緣膜76的膜厚例如為16nm左右。另外，對于第二行譯碼器16，使用額定電壓例如為I. 8V的第一低電壓晶體管(I. 8VTr) 11 IN、11 IP。第二行譯碼器16所用的第一低電壓晶體管11 IN、11IP的源極/漏極擴散層104和P型阱74P之間的耐壓性例如為6V左右。另一方面，第二行譯碼器16所用的第一低電壓晶體管111NU11P的柵電極34d和源極/漏極擴散層104之間的耐壓性例如為3V左右。即，第二行譯碼器16所用的第一低電壓晶體管11 IN、11IP的源極/漏極擴散層104和P型阱74P之間的耐壓性，比柵電極34d和源極/漏極擴散層104之間的耐壓性高。另外，第二行譯碼器16所用的第一低電壓晶體管111NU11P的柵絕緣膜79的膜厚例如為3nm左右。另外，對于第三行譯碼器18，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr) 110NU10P。第三行譯碼器18所用的高耐壓性晶體管110N、1 IOP的耐壓性例如為12V左右。另外，第三行譯碼器18所用的高耐壓性晶體管110NU10P的柵絕緣膜76的膜厚例如為16nm左右。對于第一控制電路23的低電壓電路，使用額定電壓例如為3V的第二低電壓晶體管(3VTr)113N、113P。第一控制電路23所用的第二低電壓晶體管113N、113P的耐壓性例如為6V左右。另外，第一控制電路23所用的第二低電壓晶體管113NU13P的柵絕緣膜77的膜厚例如為6nm左右。對于第二控制電路29，使用額定電壓例如為3V的第二低電壓晶體管(3VTr) 113N、113P。第二控制電路29所用的第二低電壓晶體管113N、113P的耐壓性例如為6V左右。另夕卜，第二控制電路29所用的第二低電壓晶體管113N、113P的柵絕緣膜77的膜厚例如為6nm左右。對于第一電壓施加電路15,使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr) 110NU10P。第一電壓施加電路15所用的高耐壓性晶體管110NU10P的耐壓性例如為12V左右。另外，第一電壓施加電路15所用的高耐壓性晶體管110N、110P的柵絕緣膜76的膜厚例如為16nm左右。對于第二電壓施加電路17，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr) 110NU10P。第二電壓施加電路17所用的高耐壓性晶體管110NU10P的耐壓性例如為12V左右。另外，第二電壓施加電路17所用的高耐壓性晶體管110N、110P的柵絕緣膜76的膜厚例如為16nm左右。在本實施方式中，電壓緩沖晶體管BT的P型阱74PB和源極/漏極擴散層104之間的耐壓性比較高，因此，在刪除已寫入存儲單元晶體管MT的信息時，不需要對P型阱74PB施加偏置電壓。在刪除已寫入存儲單元晶體管MT的信息時，如果對電壓緩沖晶體管BT的柵電極34d施加偏置電壓，則能夠防止在電壓緩沖晶體管BT中產(chǎn)生破壞。如本實施方式那樣，也可以不將用于形成電壓緩沖晶體管的區(qū)域11做成三重阱結構。(非易失性半導體存儲裝置的動作)接著，利用圖59以及圖60來說明本變形例的非易失性半導體存儲裝置的動作方法。圖59是表示本實施方式的非易失性半導體存儲裝置的讀取方法、寫入方法以及刪除方法的圖。圖59中的F表不懸浮。(讀取方法)首先，利用圖59來說明本實施方式的非易失性半導體存儲裝置的讀取方法。此外，在此，以對在圖56中虛線A所包圍的存儲單元MC和虛線B所包圍的存儲單元MC中寫入的信息進行讀取的情況為例，進行說明。在對已寫入存儲單元晶體管MT的信息進行讀取時，如下設定各部的電位。S卩，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SST相連接的區(qū)選擇線SSLll的電位，設為例如1.8V。另一方面，將除了所選擇的區(qū)選擇線SSLll以外的區(qū)選擇線SSL12、SSL21、SSL22 的電位，都設為 0V。另外，將電壓緩沖晶體管BT的柵極的電位BG，設為例如I. 8V。另外，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SS相連接的主位線(位線)MBL1、MBL2的電位，例如設為O. 5V。另外，使第一字線CG11、CG12、CG21、CG22的電位一直為I. 8V。另外，將應該選擇的存儲單元MC所連接的第二字線SGll的電位，設為例如I. 8V。另一方面，將除了所選擇的第二字線SGll以外的第二字線SG12、SG21、SG22的電位，設為OV0P型阱26的電位Vbi，都設為0V。另外，P型阱74PS的電位Vb2，都設為0V。源線SL1、SL2的電位，都設為0V。在本實施方式中，也使用低電壓晶體管來作為區(qū)選擇晶體管SST以及電壓緩沖晶體管BT，因此，在對已寫入存儲單元晶體管MT的信息進行讀取時，能夠得到充分大的讀取電流。因此，通過本實施方式，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速判斷，進而，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速讀取。(寫入方法)接著，利用圖59來說明本實施方式的非易失性半導體存儲裝置的寫入方法。此外，在此，以對圖56中虛線A所包圍的存儲單元MC寫入信息的情況為例，進行說明。在對存儲單元晶體管MT寫入信息時，如下設定各部的電位。S卩，將與應該選擇的存儲單元MC (存儲單元A)所連接的區(qū)選擇晶體管SST相連接的區(qū)選擇線SSLll的電位，設為例如3V。另一方面，將除了所選擇的區(qū)選擇線SSLll以外的區(qū)選擇線SSL12、SSL21、SSL22的電位，都設為0V。、
另外，將電壓緩沖晶體管BT的柵極的電位BG，設為例如3V。另外，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SS相連接的主位線(位線)MBLl的電位，例如設為0V。另ー方面，將除了所選擇的主位線MBLl以外的主位線MBL2的電位，設為懸浮。另外，將應該選擇的存儲單元MC所連接的第一字線CGll的電位，例如設為9V。另一方面，將除了所選擇的第一字線CGll以外的第一字線CG12、CG21、CG22的電位，設為0V。另外，將應該選擇的存儲單元MC所連接的第二字線SGll的電位，設為例如2. 5V。另ー方面，將除了所選擇的第二字線SGll以外的第二字線SG12、SG21、SG22的電位，設為OV0另外，將應該選擇的存儲單元MC所連接的源線SLl的電位，設為例如5. 5V。另ー方面，將除了所選擇的源線SLl以外的源線SL2的電位，設為懸浮。P型阱26的電位Vbi，都設為OV。另外，P型阱74PS的電位Vb2，都設為OV。如果如上述那樣設定各部的電位，則存儲單元晶體管MT的源極擴散層36a和漏極擴散層36b之間有電子流動，電子被導入存儲單元晶體管MT的浮柵30a內(nèi)。由此，在存儲單元晶體管MT的浮柵30a上蓄積電荷，從而在存儲單元晶體管MT中寫入信息。(刪除方法)接著，利用圖59以及圖60來說明本實施方式的非易失性半導體存儲裝置的刪除方法。圖60是表示本實施方式的非易失性半導體存儲裝置的刪除方法的剖面圖。例如針對每個區(qū)SCT，進行對已寫入存儲單元陣列的信息的刪除處理。在此，以對在第一區(qū)SCTl內(nèi)存在的多個存儲単元MC內(nèi)寫入的信息一井進行刪除的情況為例，進行說明。本實施方式中，如下述那樣，刪除已寫入存儲單元晶體管MT的信息。此外，在對已寫入存儲單元晶體管MT的信息進行刪除時，將主位線MBL1、MBL2的電位一直設為懸浮。另外，在對已寫入存儲單元晶體管MT的信息進行刪除吋，將源線SL11、SL21的電位一直設為懸浮。另外，使半導體襯底20的電位為OV(接地)。另外，將選擇晶體管ST的柵SG11、SG12、SG21、SG22的電位一直設為懸浮。在對已寫入存儲單元晶體管MT的信息進行刪除時，首先，通過第二控制電路29，將電壓緩沖晶體管BT的柵極的電位BG設定為第四電位VEKS4。在此，電壓緩沖晶體管BT的柵極的電位(第四電位)VEKS4，設為例如3V。接著，通過第二電壓施加電路17，將P型阱74PS的電位Vb2設定為第三電位Veks3。在此，第三電位Veks3設為例如6V。另外，將區(qū)選擇線SSL11、SSL12、SSL21、SSL22的電位設定為第二電位VEKS2。在此，區(qū)選擇線SSL11、SSL12、SSL21、SSL22的電位(第二電位)Veks2，例如設為5V。接著，通過第一電壓施加電路15,將P型講26的電位Vbi設定為第一電位Veksi。在此，第一電位Veksi，例如設為9V。接著，將成為刪除對象的第一區(qū)SCTl內(nèi)的存儲單元MC所連接的第一字線CG11、CG12的電位，例如設為-9V。另ー方面，將不是刪除對象的第二區(qū)SCT2內(nèi)的存儲單元MC所連接的字線CG21、CG22的電位，例如設為懸浮。如果將第一字線CG11、CG12的電位設為例如_9V，則存儲單元晶體管MT的浮柵30a放出電荷。由此，變?yōu)榇鎯卧w管MT的浮柵30a沒有蓄積電荷的狀態(tài)，從而存儲單元晶體管MT的信息被刪除。如上述，在對已寫入存儲單元晶體管MT的信息進行刪除時，將P型阱26的電位(第一電位)Veksi例如設定為9V。在將P型阱26的電位Veksi設定為9V的情況下，區(qū)選擇晶體管SST的源極擴散層104的電位Veksi ’例如為8. 5 8. 7V左右。源極擴散層104的電位Vees/比P型阱26的電位Veksi低的原因在于，由P型阱26和漏極擴散層36c構成的二極管使電壓下降。在P型阱74PS的電位(第三電位)Veks3例如為6V的情況下，區(qū)選擇晶體管SST的源極擴散層104和P型阱74PS之間的電位差(Veksi’-Veks3)例如為2. 5 2. 7V左右。如上述，作為區(qū)選擇晶體管SST使用的第二低電壓晶體管的耐壓性例如為6V左右，因此，在區(qū)選擇晶體管SST的源極擴散層104和P型阱74PS之間不會發(fā)生破壞(擊穿)。另外，在區(qū)選擇線SSL的電位(第二電位)Veks2例如為5V的情況下，區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間的電位差(VEKS1’ -Vees2)例如變?yōu)?. 5 3. 7V左右。如上述，作為區(qū)選擇晶體管SST使用的第二低電壓晶體管的耐壓性例如為6V左右，因此，在區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間不會發(fā)生破壞(擊穿)。在P型阱74PS的電位(第三電位)Veks3例如被設定為6V的情況下，電壓緩沖晶體管BT的源極擴散層104的電位VEKS3’例如為5. 5 5. 7V左右。源極擴散層104的電位Veks/比P型阱74PS的電位Veks3低的原因在于，由P型阱74PS和漏極擴散層104構成的二極管使電壓下降。P型阱74PB的電位與半導體襯底20的電位相等，為OV (接地)。電壓緩沖晶體管BT的源極擴散層104和P型阱74PB之間的電位差例如為5. 5 5. 7V左右。如上述，電壓緩沖晶體管BT的源極擴散層104和P型阱74PB之間的耐壓性例如為6V左右，因此，在電壓緩沖晶體管BT的源極擴散層104和P型阱74PB之間不會發(fā)生破壞(擊穿)。另外，在電壓緩沖晶體管BT的柵BG的電位(第四電位)Veks4例如為3V的情況下，電壓緩沖晶體管BT的柵電極34d和源極擴散層104之間的電位差例如為2. 5 2. 7V左右。如上述，電壓緩沖晶體管BT的耐壓性例如為3V左右，因此，在電壓緩沖晶體管BT的柵電極34d和源極擴散層104之間不會發(fā)生破壞(擊穿)。列譯碼器12所用的第一低電壓晶體管IllN的源極擴散層104的電位為電位Vees4’，該電位Veks/比電壓緩沖晶體管BT的柵電極34d的電位低，兩者的電壓差值為閾值電壓。在電壓緩沖晶體管BT的柵電極34d的電位例如為3V，電壓緩沖晶體管BT的閾值電壓例如為O. 4V的情況下，列譯碼器12的第一低電壓晶體管IllN的源極擴散層104的電位Vees4,為2. 6V。如上述，列譯碼器12所用的第一低電壓晶體管IllN的源極擴散層104和P型阱74P之間的耐壓性為6V左右，因此，在列譯碼器12的第一低電壓晶體管IllN中不會發(fā)生破壞(擊穿)。此外，各部的電位并不限于上述的設定值。以使P型阱26的電位(第一電位)VEKSi和P型阱74PS的電位(第三電位)Veks3的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位vEKS1、VEKS3。更嚴謹?shù)?，以使區(qū)選擇晶體管SST的源極擴散層104的電位VEKS1’和P型阱74PS的電位Veks3之間的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位VEKS1、Vees30
另外，以使區(qū)選擇晶體管SST的柵電極34d的電位(第二電位)Veks2和P型阱26的電位(第一電位)Veksi的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位Veksi、
VeRS2 ο更嚴謹?shù)?，以使區(qū)選擇晶體管SST的柵電極34d的電位Veks2和源極擴散層104的電位VEKS1’的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位ERS1、VEKS2。另外，以使P型阱74PS的電位(第三電位)VEKS3，比電壓緩沖晶體管BT的耐壓性小的方式，來設定P型阱74PS的電位VEKS3。更嚴謹?shù)?，以使電壓緩沖晶體管BT的源極擴散層104的電位Veks/和P型阱74PB的電位的差，比電壓緩沖晶體管BT的耐壓性小的方式，來設定第三電位VEKS3。
另外，以使電壓緩沖晶體管BT的柵電極34d的電位(第四電位)Veks4和P型阱74PS的電位(第三電位)Veks3的差，比電壓緩沖晶體管BT的耐壓性小的方式，來設定各電
似 Vers 3、Vers 4。更嚴謹?shù)兀允闺妷壕彌_晶體管BT的柵電極34d的電位Veks4和源極擴散層104的電位Veks/的差，比電壓緩沖晶體管BT的耐壓性小的方式，來設定各電位VEKS3、VEKS4。另外，以使電壓緩沖晶體管BT的柵電極34d的電位(第四電位)VEKS4，比列譯碼器12的低電壓晶體管IllN的耐壓性小的方式，來設定第四電位VEKS4。更嚴謹?shù)?，以使列譯碼器12的低電壓晶體管IllN的源極擴散層104的電位VEKS4’和P型阱74P的電位的差，比列譯碼器12的低電壓晶體管IllN的耐壓性小的方式，來設定第四電位Veks4。在第一電位Veksi 第四電位Veks4都為正的情況下，將第二電位Veks2設定得比第一電位Veksi低，將第三電位Veks3也設定得比第一電位Veksi低。另外，將第四電位Veks4設定得比第三電位Veks3低。這樣一來，在本實施方式中，電壓緩沖晶體管BT的P型阱74PB和源極/漏極擴散層104之間的耐壓性比較高，因此，在刪除信息時不需要對P型阱74PB施加偏置電壓。對已寫入存儲單元晶體管MT的信息進行刪除時，只要對電壓緩沖晶體管BT的柵電極34d施加偏置電壓，就能夠防止在電壓緩沖晶體管BT中產(chǎn)生破壞。如本實施方式那樣，也可以不將用于形成電壓緩沖晶體管的區(qū)域11做成三重阱結構。此外，在此，在刪除已寫入存儲單元晶體管MT的信息時，以將區(qū)選擇線SSL的電位Vees2例如設為5V情況為例進行了說明，但可以使區(qū)選擇線SSL的電位懸浮。在刪除已寫入存儲單元晶體管MT的信息時，在使區(qū)選擇線SSL的電位懸浮的情況下，也能夠防止刪除時在區(qū)選擇晶體管SST中產(chǎn)生破壞。[第四實施方式]利用圖61至圖65來說明第四實施方式的非易失性半導體存儲裝置及其讀取方法、寫入方法、刪除方法以及該非易失性半導體存儲裝置的制造方法。對于與圖I至圖60所示的第一至第三實施方式的非易失性半導體存儲裝置等相同的結構要素，使用標注相同的附圖標記，省略或者簡略說明。(非易失性半導體存儲裝置)首先，利用圖61至圖63來說明本實施方式的非易失性半導體存儲裝置。圖61是表示本實施方式的非易失性半導體存儲裝置的電路圖。圖62是表示本實施方式的非易失性半導體存儲裝置的剖面圖。本實施方式的非易失性半導體存儲裝置的特征在于，作為區(qū)選擇晶體管SST，使用與存儲單元晶體管MT、區(qū)選擇晶體管ST大致同樣的晶體管。如圖61所示，在本實施方式中，沒有設置電壓緩沖晶體管BT (參照圖27)、阱74PB(參照圖27)、第二控制電路29 (參照圖27)以及第三電壓施加電路19(參照圖27)。區(qū)選擇晶體管SST的漏扱，并不經(jīng)由電壓緩沖晶體管BT (參照圖27)，而是通過主位線MBL與列譯碼器12相連接。如圖62所示，在用于形成區(qū)選擇晶體管SST的區(qū)域7，形成有N型阱(N型的擴散層)25。在N型阱25內(nèi)，形成有P型阱72PS。在P型阱72PS上，隔著柵絕緣膜28c而形成有柵電極30c。區(qū)選擇晶體管SST的柵絕緣膜28c，由與存儲單元晶體管MT的溝道絕緣膜28a以及選擇晶體管ST的柵絕緣膜28b相同的絕緣膜構成。因此，區(qū)選擇晶體管SST的柵絕緣膜28c的膜厚，與存儲單元晶體管MT的溝道絕緣膜28a的膜厚以及區(qū)選擇晶體管ST的柵絕緣月旲28b的I吳厚相等。區(qū)選擇晶體管SST的柵電極30c，由與存儲單元晶體管MT的浮柵30a以及選擇晶體管ST的選擇柵30b相同的導電膜(聚硅膜)構成。因此，區(qū)選擇晶體管SST的柵電極30c的厚度，與存儲單元晶體管MT的浮柵30a的厚度以及選擇晶體管ST的選擇柵30b的厚度相等。在區(qū)選擇晶體管SST的柵電極30b上，隔著絕緣膜32c而形成有聚硅層(導電層)34e。區(qū)選擇晶體管SST的絕緣膜32c，由與存儲單元晶體管MT的絕緣膜32a以及選擇晶體管ST的絕緣膜32b相同的絕緣膜構成。因此，區(qū)選擇晶體管SST的絕緣膜32c的膜厚，與存儲單元晶體管MT的絕緣膜32a的膜厚以及選擇晶體管ST的絕緣膜32b的膜厚相等。區(qū)選擇晶體管SST的聚硅膜34e，由與存儲單元晶體管MT的控制柵34a以及選擇晶體管ST的聚硅膜34b相同的導電膜構成。因此，區(qū)選擇晶體管SST的聚硅膜34e的厚度，與存儲單元晶體管MT的控制柵34a的厚度以及選擇晶體管ST的聚硅膜34b的厚度相等。在區(qū)選擇晶體管SST的柵電極30b的兩側(cè)的半導體襯底20內(nèi)，形成有N型雜質(zhì)擴散層36d。在形成選擇晶體管ST以及存儲單元晶體管MT的源極/漏極擴散層36a 36c的同時，形成區(qū)選擇晶體管SST的源極/漏極擴散層36d。這樣ー來，在P型阱72PS上，形成了具有柵電極30c、聚硅膜34e、源極/漏極擴散層104的區(qū)選擇晶體管SST。這樣ー來，在本實施方式中，作為區(qū)選擇晶體管SST，使用與存儲單元晶體管MT、選擇晶體管ST大致同樣的晶體管。但是，區(qū)選擇晶體管SST的細微部分的結構，不一定與存儲單元晶體管MT、區(qū)選擇晶體管ST相同。圖63是表示各結構要素所使用的晶體管的種類、晶體管的耐壓性以及晶體管的柵絕緣膜的膜厚的圖。如圖63所示，作為區(qū)選擇晶體管SST，使用與存儲單元晶體管MT、選擇晶體管ST同樣的晶體管(PlTr)。區(qū)選擇晶體管SST的耐壓性例如為8V左右。即，區(qū)選擇晶體管SST的耐壓性與存儲單元晶體管MT、選擇晶體管ST同樣地，都比較高。另外，區(qū)選擇晶體管SST的柵絕緣膜28c的膜厚例如為8 12nm左右。對于列譯碼器12，使用額定電壓例如為I. 8V的第一低電壓晶體管(I. 8VTr) 11 IN、111P(參照圖54)。行譯碼器12所用的第一低電壓晶體管111NU11P的耐壓性例如為3V左右。另外，列譯碼器12所用的第一低電壓晶體管111NU11P的柵絕緣膜79的膜厚例如為3nm左右。另外，對于讀出放大器13，使用額定電壓例如為I. 8V的第一低電壓晶體管(1.8VTr)lllN、lllP。讀出放大器13所用的低電壓晶體管111N、111P的耐壓性例如為3V左右。另外，列譯碼器12所用的低電壓晶體管111NU11P的柵絕緣膜79的膜厚例如為3nm左右。另外，對于第一行譯碼器14，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr) 110NU10P。第一行譯碼器14所用的高耐壓性晶體管110N、1 IOP的耐壓性例如為12V左右。另外，第一行譯碼器14所用的高耐壓性晶體管110NU10P的柵絕緣膜76的膜厚例如為16nm左右。另外，對于第二行譯碼器16，使用額定電壓例如為I. 8V的第一低電壓晶體管(I. 8VTr) 11 IN、11 IP。第二行譯碼器16所用的低電壓晶體管11 IN、11IP的耐壓性例如為3V左右。另外，第二行譯碼器16所用的低電壓晶體管111NU11P的柵絕緣膜79的膜厚例如為3nm左右。另外，對于第三行譯碼器18，使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr) 110NU10P。第三行譯碼器18所用的高耐壓性晶體管110N、1 IOP的耐壓性例如為12V左右。另外，第三行譯碼器18所用的高耐壓性晶體管110NU10P的柵絕緣膜76的膜厚例如為16nm左右。對于控制電路23，使用額定電壓例如為I. 8V的低電壓晶體管(1.8VTr)lllN、IllPo控制電路23所用的低電壓晶體管111N、111P的耐壓性例如為3V左右。另外，控制電路23所用的低電壓晶體管11 IN、11IP的柵絕緣膜79的膜厚例如為3nm左右。對于第一電壓施加電路15,使用額定電壓例如為IOV的高耐壓性晶體管(IOVTr) 110NU10P。第一電壓施加電路15所用的高耐壓性晶體管110NU10P的耐壓性例如為12V左右。另外，第一電壓施加電路15所用的高耐壓性晶體管110N、110P的柵絕緣膜76的膜厚例如為16nm左右。對于第二電壓施加電路17，使用額定電壓例如為1.8V的第一低電壓晶體管(1.8VTr)lllN、lllP。第二電壓施加電路17所用的低電壓晶體管11 IN、11IP的耐壓性例如為3V左右。另外，第二電壓施加電路17所用的低電壓晶體管11 IN、11IP的柵絕緣膜79的月旲厚例如為3nm左右。(非易失性半導體存儲裝置的動作)接著，利用圖64以及圖65來說明本變形例的非易失性半導體存儲裝置的動作方法。圖64是表示本實施方式的非易失性半導體存儲裝置的讀取方法、寫入方法以及刪除方法的圖。圖64中的F表示懸浮。(讀取方法)首先，利用圖64來說明本實施方式的非易失性半導體存儲裝置的讀取方法。此外，在此，以對在圖61中虛線A所包圍的存儲單元MC和虛線B所包圍的存儲單元MC寫入的信息進行讀取的情況為例，進行說明。
在對已寫入存儲單元晶體管MT的信息進行讀取時，如下設定各部的電位。
S卩，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SST相連接的區(qū)選擇線SSLll的電位，設為例如1.8V。另一方面，將除了所選擇的區(qū)選擇線SSLll以外的區(qū)選擇線SSL12、SSL21、SSL22 的電位，都設為 0V。另外，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SS相連接的主位線(位線)MBL1、MBL2的電位，例如設為O. 5V。另外，使第一字線CG11、CG12、CG21、CG22的電位一直為I. 8V。另外，將應該選擇的存儲單元MC所連接的第二字線SGll的電位，設為例如I. 8V。另一方面，將除了所選擇的第二字線SGll以外的第二字線SG12、SG21、SG22的電位，設為OV0P型阱26的電位Vbi，都設為0V。另外，P型阱72PS的電位Vb2，都設為0V。源線 SL1、SL2的電位，都設為0V。在本實施方式中，由于也使用低電壓晶體管來作為區(qū)選擇晶體管SST，因此，在對已寫入存儲單元晶體管MT的信息進行讀取時，能夠得到充分大的讀取電流。因此，通過本實施方式，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速判斷，進而，能夠?qū)σ褜懭氪鎯卧w管MT的信息進行高速讀取。(寫入方法)接著，利用圖64來說明本實施方式的非易失性半導體存儲裝置的寫入方法。此外，在此，以對圖61中虛線A所包圍的存儲單元MC寫入信息的情況為例，進行說明。對存儲單元晶體管MT寫入信息時，如下設定各部的電位。S卩，將與應該選擇的存儲單元MC (存儲單元A)所連接的區(qū)選擇晶體管SST相連接的區(qū)選擇線SSLll的電位，設為例如I. 8V。另一方面，將除了所選擇的區(qū)選擇線SSLll以外的區(qū)選擇線SSL12、SSL21、SSL22的電位，都設為0V。另外，將與應該選擇的存儲單元MC所連接的區(qū)選擇晶體管SS相連接的主位線(位線)MBL1的電位，例如設為0V。另一方面，將除了所選擇的主位線MBLl以外的主位線MBL2的電位，設為懸浮。另外，將應該選擇的存儲單元MC所連接的第一字線CGll的電位，例如設為9V。另一方面，將除了所選擇的第一字線CGll以外的第一字線CG12、CG21、CG22的電位，設為0V。另外，將應該選擇的存儲單元MC所連接的第二字線SGll的電位，設為例如2. 5V。另一方面，將除了所選擇的第二字線SGll以外的第二字線SG12、SG21、SG22的電位，設為OV0另外，將應該選擇的存儲單元MC所連接的源線SLll的電位，設為例如5. 5V。另一方面，將除了所選擇的源線SLl以外的源線SL21的電位，設為懸浮。P型阱26的電位Vbi，都設為OV。另外，P型阱72PS的電位Vb2，都設為OV。如果如上述那樣設定各部的電位，在存儲單元晶體管MT的源極擴散層36a和漏極擴散層36b之間有電子流動，電子被導入存儲單元晶體管MT的浮柵30a內(nèi)。由此，在存儲單元晶體管MT的浮柵30a上蓄積電荷，從而在存儲單元晶體管MT中寫入信息。(刪除方法)接著，利用圖64以及圖65來說明本實施方式的非易失性半導體存儲裝置的刪除方法。圖65是表示本實施方式的非易失性半導體存儲裝置的刪除方法的剖面圖。例如針對每個區(qū)SCT，進行對已寫入存儲單元陣列的信息的刪除處理。在此，以對在第一區(qū)SCTl內(nèi)存在的多個存儲単元MC內(nèi)寫入的信息一井進行刪除的情況為例，進行說明。在本實施方式中，如下述那樣，刪除已寫入存儲單元晶體管MT的信息。
此外，在對已寫入存儲單元晶體管MT的信息進行刪除時，將主位線MBL1、MBL2的電位一直設為懸浮。另外，在對已寫入存儲單元晶體管MT的信息進行刪除吋，將源線SL11、SL21的電位一直設為懸浮。另外，使半導體襯底20的電位為OV(接地)。另外，將選擇晶體管ST的柵SG11、SG12、SG21、SG22的電位一直設為懸浮。在對已寫入存儲單元晶體管MT的信息進行刪除時，首先，通過第二電壓施加電路17，將P型阱72PS的電位Vb2設定為第三電位VEKS3。在此，將第三電位VEKS3，設為例如I. 8V。另外，將區(qū)選擇線SSL11、SSL12、SSL21、SSL22的電位設定為第二電位VEKS2。在此，將第二電位νΕΚ2，設為例如I. 8V。接著，通過第一電壓施加電路15，將P型阱26的電位Vbi設定為第一電位Veksi。在此，將第一電位Veksi，例如設為9V。接著，將成為刪除對象的第一區(qū)SCTl內(nèi)的存儲單元MC所連接的第一字線CG11、CG12的電位，例如設為-9V。另ー方面，將不是刪除對象的第二區(qū)SCT2內(nèi)的存儲單元MC所連接的字線CG21、CG22的電位，例如設為懸浮。如果將第一字線CG11、CG12的電位設為例如_9V，則存儲單元晶體管MT的浮柵30a放出電荷。由此，變?yōu)榇鎯卧w管MT的浮柵30a沒有蓄積電荷的狀態(tài)，存儲單元晶體管MT的信息被刪除。如上述，在對已寫入存儲單元晶體管MT的信息進行刪除時，將P型阱26的電位(第一電位)Veksi例如設定為9V。在將P型阱26的電位Veksi設定為9V的情況下，區(qū)選擇晶體管SST的源極擴散層104的電位Veksi’例如為8. 5 8. 7V左右。源極擴散層104的電位Vees/比P型阱26的電位Veksi低的原因在干，由P型阱26和漏極擴散層36c構成的ニ極管使電壓下降。P型阱72PS的電位(第三電位)Veks3例如為I. 8V的情況下，區(qū)選擇晶體管SST的源極擴散層104和P型阱72PS之間的電位差(VeesZ-Vees3)例如為6. 7 6. 9V左右。如上述，區(qū)選擇晶體管SST的耐壓性例如為8V左右，因此，在區(qū)選擇晶體管SST的P型阱72PS和源極擴散層104之間不會發(fā)生破壞(擊穿)。另外，在區(qū)選擇線SSL的電位(第二電位)Veks2例如為I. 8V的情況下，區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間的電位差(V腸，-Vees2)例如為6. 7 6. 9V左右。如上述，區(qū)選擇晶體管SST的耐壓性例如為8V左右，因此，在區(qū)選擇晶體管SST的柵電極34d和源極擴散層104之間不會發(fā)生破壞(擊穿)。在將P型阱72PS的電位(第三電位)Veks3設定為例如I. 8V的情況下，列譯碼器12的低電壓晶體管IllN的源極擴散層104的電位VEKS3’例如為I. 3 I. 5V左右。列譯碼器12的低電壓晶體管IllN的源極擴散層104的電位VEKS3’ P型阱72PS的電位Veks3低的原因在干，由P型阱72PS和漏極擴散層104構成的ニ極管使電壓下降。如上述，列譯碼器12所用的低電壓晶體管IllN的耐壓性為3V左右，因此，列譯碼器12的第一低電壓晶體管IllN不會發(fā)生破壞(擊穿)。此外，各部的電位并不限于上述的設定值。以使得P型阱26的電位(第一電位)Veksi和P型阱72PS的電位(第三電位)Veks3的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位vEKS1、VEKS3。更嚴謹?shù)?，以使得區(qū)選擇晶體管SST的源極擴散層104的電位Veksi’和P型阱72PS的電位Veks3之間的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位VEKS1、Vees30另外，以使得區(qū)選擇晶體管SST的柵電極30b的電位(第二電位)VeksJPP型阱26的電位(第一電位)Veksi的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位Veksi、
VeRS2 ο更嚴謹?shù)?，以使得區(qū)選擇晶體管SST的柵電極34d的電位Veks2和源極擴散層104的電位νΕΚ1’的差，比區(qū)選擇晶體管SST的耐壓性小的方式，來設定各電位ERS1、VEKS2。另外，以使得P型阱72PS的電位(第三電位)VEKS3，比列譯碼器12的低電壓晶體管IllN的耐壓性小的方式,來設定第三電位VEKS4。更嚴謹?shù)?，以使得列譯碼器12的低電壓晶體管IllN的源極擴散層104的電位Veks/和P型阱72P的電位的差，比列譯碼器12的低電壓晶體管IllN的耐壓性小的方式，
來設定第三電位Veks3。在第一電位Veksi 第三電位Veks3都為正的情況下，將第二電位Veks2設定得比第一電位Veksi低，將第三電位Veks3也設定得比第一電位Veksi低。這樣一來，在本實施方式中，作為區(qū)選擇晶體管SST，使用與存儲單元晶體管MT、選擇晶體管ST同樣的晶體管，因此，區(qū)選擇晶體管SST的耐壓性比較高。因此，在刪除已寫入存儲單元晶體管MT的信息時，即使在對區(qū)選擇晶體管SST的柵電極30b以及P型阱72PS施加比較低的電壓的情況下，區(qū)選擇晶體管SST也不會被破壞。由于能夠?qū)^(qū)選擇晶體管SST的柵電極30b以及P型阱72PS施加的電壓設定得比較低，因此，無需設置電壓緩沖晶體管BT，就能夠?qū)⒛蛪盒詷O低的晶體管IllN用于列譯碼器12。(非易失性半導體存儲裝置的制造方法)接著，利用圖66至圖78來說明本實施方式的非易失性半導體存儲裝置的制造方法。圖66至圖78是表示本實施方式的非易失性半導體存儲裝置的制造方法的工序剖面圖。圖66 (a)、圖 67 (a)、圖 68 (a)、圖 69 (a)、圖 70 (a)、圖 71 (a)、圖 72 (a)、圖 73 (a)、圖74 (a)、圖75 (a)、圖76(a)以及圖77，表示存儲單元陣列區(qū)域2。圖66 (a)、圖67 (a)、圖68 (a)、圖 69 (a)、圖 70 (a)、圖 71 (a)、圖 72 (a)、圖 73 (a)、圖 74 (a)、圖 75 (a)、圖 76 (a)以及圖77的紙面左側(cè)的圖，對應于圖29的E-E’剖面。圖66(a)、圖67(a)、圖68(a)、圖69(a)、圖70 (a)、圖71 (a)、圖72 (a)、圖73 (a)、圖74 (a)、圖75 (a)、圖76(a)以及圖77的紙面右側(cè)的圖，對應于圖29的C-C’剖面。圖66 (b)、圖 67 (b)、圖 68 (b)、圖 69 (b)、圖 70 (b)、圖 71 (b)、圖 72 (b)、圖 73 (b)、圖74(b)、圖75(b)、圖76(b)以及圖78，表示周邊電路區(qū)域4。圖66 (b)、圖67 (b)、圖68 (b)、圖 69 (b)、圖 70 (b)、圖 71 (b)、圖 72 (b)、圖 73 (b)、圖 74 (b)、圖 75 (b)、圖 76 (b)以及圖 78 的
紙面左側(cè)，表示用于形成高耐壓性晶體管的區(qū)域6。用于形成高耐壓性晶體管的區(qū)域6中的紙面左側(cè)，表示用于形成高耐壓性N溝道晶體管的區(qū)域6N。用于形成高耐壓性N溝道晶體管的區(qū)域6N的紙面右側(cè)，表示用于形成高耐壓性P溝道晶體管的區(qū)域6P。、
用于形成高耐壓性P溝道晶體管的區(qū)域6P的紙面右側(cè)，表示用于形成區(qū)選擇晶體管的區(qū)域7。圖66 (b)、圖 67 (b)、圖 68 (b)、圖 69 (b)、圖 70 (b)、圖 71 (b)、圖 72 (b)、圖 73 (b)、圖74(b)、圖75(b)、圖76(b)以及圖78的紙面右側(cè)，表示用于形成第一低電壓晶體管的區(qū)域8。用于形成第一低電壓晶體管的區(qū)域8中的紙面左側(cè)，表示用于形成第一低電壓N溝道晶體管的區(qū)域SN。用于形成低電壓晶體管的區(qū)域8中的紙面右側(cè)，表示用于形成第一低電壓P溝道晶體管的區(qū)域8P。首先，從用于準備半導體襯底20的工序開始到使犧牲氧化膜69成長的工序為止，都與利用圖10至圖12說明的上述第一實施方式的非易失性半導體存儲裝置的制造方法相同，因此省略說明。接著，如圖66所示，對存儲單元陣列區(qū)域2，深度(注入得深)注入N型的摻雜雜質(zhì)，從而形成N型的填埋擴散層24。另外，對用于形成高耐壓性N溝道晶體管的區(qū)域6N，也深度注入N型的摻雜雜質(zhì)，從而形成N型的填埋擴散層25。另外，對用于形成區(qū)選擇晶體管的區(qū)域7，深度注入N型的摻雜雜質(zhì)，從而形成N型的填埋擴散層25。另外，對存儲單元陣列區(qū)域2，注入比填埋擴散層24淺的P型的摻雜雜質(zhì)，由此形成P型的阱26。另外，對用于形成高耐壓性N溝道晶體管的區(qū)域6N，注入比填埋擴散層25淺的P型的摻雜雜質(zhì)，由此形成P型的阱72P。另外，對用于形成區(qū)選擇晶體管的區(qū)域7，注入比填埋擴散層25淺的P型的摻雜雜質(zhì)，由此形成P型的阱72PS。接著，在用于形成高耐壓性N溝道晶體管的區(qū)域6N，形成框狀的N型的擴散層70。該框狀的擴散層70，從半導體襯底20的表面一直形成到填埋擴散層25的周緣部。P型的阱72P成為被填埋擴散層25和擴散層70包圍的狀態(tài)。另外，在用于形成區(qū)選擇晶體管的區(qū)域7，也形成框狀的N型的擴散層70。該框狀的擴散層70，從半導體襯底20的表面一直形成到填埋擴散層25的周緣部。另外，雖未圖示，但存儲單元陣列區(qū)域2的P型的阱26，也處于被填埋擴散層24和框狀的擴散層70包圍的狀態(tài)。接著，對用于形成高耐壓性P溝道晶體管的區(qū)域6P，導入N型的摻雜雜質(zhì)，由此形成N型的阱72N。接著，對存儲單元陣列區(qū)域2，進行溝道摻雜(未圖示)。接著，對用于形成高耐壓性N溝道晶體管的區(qū)域6N和用于形成高耐壓性P溝道晶體管的區(qū)域6P，進行溝道摻雜(未圖示)。接著，對用于形成區(qū)選擇晶體管的區(qū)域7，進行溝道摻雜(未圖示)。接著，蝕刻除去半導體襯底20的表面存在的犧牲氧化膜69(參照圖13)。接著，在整個面上，通過熱氧化法，形成膜厚為IOnm的溝道絕緣膜28。接著，在整個面上，例如通過CVD法，形成膜厚為90nm的聚硅膜30。作為該聚硅膜30，形成了摻雜了雜質(zhì)的聚硅膜。接著，如圖67所示，對存儲單元陣列區(qū)域2的聚硅膜30刻畫圖案，并且，蝕刻除去存在于周邊電路區(qū)域4內(nèi)的聚硅膜30。接著，在整個面上，形成了按順序?qū)盈B氧化硅膜、氮化硅膜、氧化硅膜而成的絕緣膜(0N0膜)32。該絕緣膜32用于使浮柵30a和控制柵34a絕緣。
接著，對用于形成第一低電壓N溝道晶體管的區(qū)域SN，導入P型的摻雜雜質(zhì)，從而形成P型的阱74P。接著，對用于形成第一低電壓P溝道晶體管的區(qū)域8P，導入N型的摻雜雜質(zhì)，從而形成N型的阱74N。接著，如圖68所示，蝕刻除去在用于形成高耐壓性晶體管的區(qū)域6以及用于形成第一低電壓晶體管的區(qū)域8內(nèi)存在的絕緣膜(0N0膜)32。在存儲單元陣列區(qū)域2以及用于形成區(qū)選擇晶體管的區(qū)域7，殘留絕緣膜32。接著，對用于形成第一低電壓N溝道晶體管的區(qū)域SN和用于形成第一低電壓P溝道晶體管的區(qū)域8P，進行溝道摻雜(未圖示)。接著，在整個面上，通過熱氧化法，形成例如膜厚為15nm的柵絕緣膜76 (參照圖68)。接著，通過濕蝕刻，除去用于形成第一低電壓晶體管的區(qū)域8的柵絕緣膜76。接著，在整個面上，通過熱氧化法，形成例如膜厚為3nm的柵絕緣膜79 (參照圖69)。由此，在用于形成第一低電壓晶體管的區(qū)域8中，形成了例如膜厚為3nm的柵絕緣膜79。另外，在用于形成高耐壓性晶體管的區(qū)域6中，柵絕緣膜76的膜厚例如為16nm左右。接著，在整個面上，例如通過CVD法，形成例如膜厚為180nm的聚硅膜34。接著，在整個面上，形成反射防止膜80 (參照圖70)。接著，如圖71所示，使用光刻技木，對反射防止膜80、聚硅膜34、絕緣膜32以及聚硅膜30進行干蝕刻。由此，在存儲單元陣列區(qū)域2內(nèi)，形成了具有由聚硅構成的浮柵30a和由聚硅構成的控制柵34a的層疊體。另外，在存儲單元陣列區(qū)域2內(nèi)，形成了具有由聚硅構成的選擇柵30b和聚硅膜34b的層疊體。另外，在用于形成區(qū)選擇晶體管的區(qū)域7內(nèi)，形成了具有由聚娃構成的柵電極30c和聚娃膜34e的層疊體。接著，在應該對布線(第一金屬布線)46和選擇柵30b進行連接的區(qū)域中、蝕刻除去聚娃膜34b (未圖不)。接著，通過熱氧化法，在浮柵30a的側(cè)壁部分、控制柵34a的側(cè)壁部分、選擇柵30b的側(cè)壁部分以及聚硅膜34b的側(cè)壁部分，形成氧化硅膜(未圖示)。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成用于使存儲單元陣列區(qū)域2露出的開ロ部(未圖示)以及用于使區(qū)選擇晶體管的區(qū)域7露出的開ロ部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在浮柵30a的兩側(cè)的半導體襯底20內(nèi)以及在選擇柵30b的兩側(cè)的半導體襯底20內(nèi)，形成雜質(zhì)擴散層36a 36c。另外，在區(qū)選擇晶體管SST的柵電極30c的兩側(cè)的半導體襯底20內(nèi)，形成雜質(zhì)拡散區(qū)域36d。然后，剝離光致抗蝕劑膜。這樣ー來，如圖72所示，形成了具有浮柵30a、控制柵34a、源極/漏極擴散層36a、36b的存儲單元晶體管MT。另外，形成了具有選擇柵30b和源扱/漏極擴散層36b、36c的選擇晶體管ST。另外，形成了具有柵電極30c和源極/漏極擴散層36d的區(qū)選擇晶體管SST。接著，如圖73所示，通過熱氧化法，在浮柵30a的側(cè)壁部分、控制柵34b的側(cè)壁部分、選擇柵30b的側(cè)壁部分以及聚硅膜34b的側(cè)壁部分，形成氧化硅膜82。接著，例如通過CVD法,形成膜厚為50nm的氮化娃膜84。
接著，通過干蝕刻，對氮化硅膜84進行各向異性蝕刻，從而形成由氮化硅膜構成的側(cè)壁絕緣膜84。此時，反射防止膜80被蝕刻除去。接著，如圖74所示，使用光刻技術，對周邊電路區(qū)域4的聚硅膜34刻畫圖案。由此，在用于形成高耐壓性晶體管的區(qū)域6，形成了由聚硅膜34構成的高耐壓性晶體管110N、IlOP的柵電極34c。另外，在用于形成第一低電壓晶體管的區(qū)域8，形成了由聚硅34構成的第一低電壓晶體管11 IN、11IP的柵電極34d。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性N溝道晶體管的區(qū)域6N露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在高耐壓性N溝道晶體管IlON的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成N型的低濃度擴散層86。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性P溝道晶體管的區(qū)域6P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在高耐壓性P溝道晶體管IlOP的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成P型的低濃度擴散層88。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成第一低電壓N溝道晶體管的區(qū)域8N露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在第一低電壓N溝道晶體管IllN的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的低濃度擴散層90。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成第一低電壓P溝道晶體管的區(qū)域8P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在第一低電壓P溝道晶體管IllP的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成P型的低濃度擴散層92。然后，剝離光致抗蝕劑膜。接著，例如通過CVD法，形成膜厚為IOOnm的氧化硅膜93。接著，通過干蝕刻，對氧化硅膜93進行各向異性蝕刻。由此，如圖75所示，在具有浮柵30a和控制柵34a的層疊體的側(cè)壁部分，形成由氧化硅膜構成的側(cè)壁絕緣膜93。另外，在具有選擇柵30b和聚硅膜34b的層疊體的側(cè)壁部分，形成由氧化硅膜構成的側(cè)壁絕緣膜93。另外，在具有柵電極30c和聚硅膜34e的層疊體的側(cè)壁部分，形成由氧化硅膜構成的側(cè)壁絕緣膜93。另外，在柵電極34c、34d的側(cè)壁部分形成由氧化硅膜構成的側(cè)壁絕緣膜93。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性N溝道晶體管的區(qū)域6N露出的開口部(未圖示)。
接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在高耐壓性N溝道晶體管的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層94。由N型的低濃度擴散層86和N型的高濃度擴散層94，來構成LDD結構的N型的源極/漏極擴散層96。這樣一來，形成了具有柵電極34c和源極/漏極擴散層96的高耐壓性N溝道晶體管110N。高耐壓性N溝道晶體管IlON用于第一行譯碼器14、第三行譯碼器18、第一電壓施加電路15等的高電壓電路。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成高耐壓性P溝道晶體管的區(qū)域6P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在高耐壓性P溝道晶體管IlOP的柵電極34c的兩側(cè)的半導體襯底20內(nèi)，形成P型的高濃度擴散層98。由P型的低濃度擴散層88和P型的高濃度擴散層98，來構成LDD結構的P型的源極/漏極擴散層100。這樣一來，形成了具有柵電極34c和源極/漏極擴散層100的高耐壓性P溝道晶體管110P。高耐壓性P溝道晶體管IlOP用于第一行譯碼器14、第三行譯碼器18、第一電壓施加電路15等的高電壓電路。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成第一低電壓N溝道晶體管的區(qū)域8N露出的開口部(未圖示)露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型的摻雜雜質(zhì)。由此，在第一低電壓N溝道晶體管IllN的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成N型的高濃度擴散層102。N型的低濃度擴散層90和N型的高濃度擴散層102，來構成LDD結構的N型的源極/漏極擴散層104。這樣一來，形成了具有柵電極34d和源極/漏極擴散層104的第一低電壓N溝道晶體管11 IN。第一低電壓N溝道晶體管IllN用于列譯碼器12、第二行譯碼器16、控制電路23、第二電壓施加電路17、讀出放大器13等的低電壓電路。然后，剝離光致抗蝕劑膜。接著，在整個面上，通過旋涂法，形成光致抗蝕劑膜(未圖示)。接著，使用光刻技術，在光致抗蝕劑膜上，形成使得用于形成第一低電壓P溝道晶體管的區(qū)域8P露出的開口部(未圖示)。接著，以光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入P型的摻雜雜質(zhì)。由此，在第一低電壓P溝道晶體管IllP的柵電極34d的兩側(cè)的半導體襯底20內(nèi)，形成P型的高濃度擴散層106。由P型的低濃度擴散層92和P型的高濃度擴散層106，來構成LDD結構的P型的源極/漏極擴散層108。這樣一來，形成了具有柵電極34d和源極/漏極擴散層108的第一低電壓P溝道晶體管111P。第一低電壓P溝道晶體管IllP用于列譯碼器12、第二行譯碼器16、控制電路23、第二電壓施加電路17、讀出放大器13等的低電壓電路。然后，剝離光致抗蝕劑膜。
接著，例如通過濺射法，在整個面上，形成膜厚為IOnm的鈷膜。接著，與利用圖21說明的上述第一實施方式的非易失性半導體存儲裝置同樣地，形成鈷硅化物膜38a 38f。然后，蝕刻除去未反應的鈷膜。形成在選擇晶體管ST的漏極擴散層36c上的鈷硅化物膜38b，發(fā)揮漏電極的功能。形成在存儲單元晶體管MT的源極擴散層36a上的鈷硅化物膜38a，發(fā)揮源電極的功能。形成在區(qū)選擇晶體管SST的源極/漏極擴散層36d上的鈷硅化物膜38e，發(fā)揮源/漏電極的功倉^:。形成在高耐壓性晶體管110N、110P的源極/漏極擴散層96、100上的鈷硅化物膜 38e,發(fā)揮源/漏電極的功能。形成在第一低電壓晶體管111NU11P的源極/漏極擴散層104、108上的鈷硅化物膜38e，發(fā)揮源/漏電極的功能(參照圖76)。接著，在整個面上，例如通過CVD法，形成膜厚為IOOnm的氮化硅膜114。氮化硅膜114發(fā)揮蝕刻阻止膜的功能。接著，在整個面上，通過CVD法,形成膜厚為I. 6μηι的氧化娃膜116。這樣ー來,形成了由氮化硅膜114和氧化硅膜116構成的層間絕緣膜40。接著，通過CMP法，使層間絕緣膜40的表面平坦化。接著，使用光刻技木，形成到達源極/漏電極38a、38c的接觸孔42、到達鈷硅化物膜38e的接觸孔42、到達鈷硅化物膜38f的接觸孔42。接著，在整個面上，通過濺射法，全面形成由Ti膜和TiN膜構成的阻擋層(未圖示)O接著，在整個面上，例如通過CVD法，形成膜厚為300nm的鎢膜44。接著，通過CMP法，對鎢膜44以及阻擋膜進行研磨，直到層間絕緣膜40的表面露出為止。這樣ー來，在接觸孔42內(nèi)，填埋例如由鎢構成的導體插塞44。接著，例如通過濺射法，在填埋有導體插塞44的層間絕緣膜40上，形成通過按順序?qū)盈BTi膜、TiN膜、Al膜、Ti膜以及TiN膜而成的層疊膜46。接著，使用光刻技木，對層疊膜46刻畫圖案。由此，形成由層疊膜構成的布線(第一金屬布線層)46(參照圖77以及圖78)。然后，與利用圖24以及圖25說明的上述非易失性半導體存儲裝置的制造方法同樣地，形成多層布線結構。這樣，制造出本實施方式的非易失性半導體存儲裝置。例如，在第一實施方式中，以由存儲單元晶體管MT構成存儲單元MC的情況為例進行了說明，但也可以如第二實施方式那樣，形成由存儲單元晶體管MT和選擇晶體管ST構成的存儲單元MC。另外，在第二至第四實施方式中，以形成了由存儲單元晶體管MT和選擇晶體管ST構成的存儲單元MC的情況為例進行了說明，但也可以如第一實施方式那樣，由存儲單元晶體管MT來構成存儲單元MC。產(chǎn)業(yè)上的可利用性本發(fā)明的非易失性半導體存儲裝置及其寫入方法，能夠提供動作速度快的非易失性半導體存儲裝置。附圖標記的說明
2…存儲單元陣列區(qū)域4…周邊電路區(qū)域6…用于形成高耐壓性晶體管的區(qū)域6N···用于形成高耐壓性N溝道晶體管的區(qū)域
6P…用于形成高耐壓性P溝道晶體管的區(qū)域7…用于形成區(qū)選擇晶體管的區(qū)域8…用于形成低電壓晶體管的區(qū)域、用于形成第一低電壓晶體管的區(qū)域SN…用于形成低電壓N溝道晶體管的區(qū)域、用于形成第一低電壓N溝道晶體管的區(qū)域8P…用于形成低電壓P溝道晶體管的區(qū)域、用于形成第一低電壓P溝道晶體管的區(qū)域9…用于形成第二低電壓晶體管的區(qū)域9N···用于形成第二低電壓N溝道晶體管的區(qū)域9P…用于形成第二低電壓P溝道晶體管的區(qū)域11…用于形成電壓緩沖晶體管的區(qū)域12…列譯碼器13…讀出放大器14…行譯碼器、第一行譯碼器15…第一電壓施加電路16…第二行譯碼器17…第二電壓施加電路18…第三行譯碼器19…第三電壓施加電路20…半導體襯底21…元件區(qū)域22…元件分離區(qū)域23···控制電路、第一控制電路24…N型阱、N型的擴散層25…N型阱、N型的擴散層26... P 型阱27…用于形成列譯碼器的區(qū)域28…溝道絕緣膜28a…溝道絕緣膜28b…柵絕緣膜28c…柵絕緣膜29…第二控制電路30…聚硅膜30a…浮柵30b…選擇柵
30c…柵電極32…絕緣膜、ONO膜32a、32b、32c …絕緣膜34···聚硅膜34a…控制柵34b…聚硅膜、導電層34c、34d …柵電極 34e…聚硅膜、導電層36a…雜質(zhì)擴散層、源極擴散層36b…雜質(zhì)擴散層、源極/漏極擴散層36c…雜質(zhì)擴散層、漏極擴散層36d…雜質(zhì)擴散層、源極/漏極擴散層37…側(cè)壁絕緣膜38a…硅化物層、源電極38b…硅化物層、漏電極38c、38d…硅化物層38e…源極/漏電極38f…硅化物層40…層間絕緣膜42…接觸孔44…導體插塞46…布線(第一金屬布線層)48…層間絕緣膜50…接觸孔52…導體插塞54…布線(第二金屬布線層)56…層間絕緣膜58…接觸孔60…導體插塞62…布線(第三金屬布線層)64…熱氧化膜66…氮化硅膜68 …溝69…犧牲氧化膜70…填埋擴散層72P…P 型阱72PS…P 型阱72N…N 型阱74P…P 型眺
74N…N 型阱74PS…P 型阱74PB...P 型阱76…柵絕緣膜78…柵絕緣膜80…反射防止膜82…氧化硅膜84…氮化硅膜、側(cè)壁絕緣膜86…低濃度擴散層88…低濃度擴散層90、90a…低濃度擴散層92、92a…低濃度擴散層93…氧化硅膜、側(cè)壁絕緣膜94…高濃度擴散層96…源極/漏極擴散層98…高濃度擴散層100…源極/漏極擴散層102…高濃度擴散層104…源極/漏極擴散層106…高濃度擴散層108…源極/漏極擴散層IlON…高耐壓性N溝道晶體管IlOP…高耐壓性P溝道晶體管11 IN…第一低電壓N溝道晶體管I IIP···第一低電壓P溝道晶體管112N…低電壓N溝道晶體管112P…低電壓P溝道晶體管113N···第二低電壓N溝道晶體管113P…第二低電壓P溝道晶體管114…氮化硅膜116…氧化硅膜118…氧化硅膜120…氧化硅膜122…氧化硅膜124…氧化硅膜126…氧化硅膜、128…氧化硅膜130…層間絕緣膜132…接觸孔
134…導體插塞136…布線(第四金屬布線層)138…氧化硅膜140…氧化硅膜142…層間絕緣膜143…接觸孔144…導體插塞145…布線 146…氧化硅膜148…氮化硅膜202…存儲單元陣列區(qū)域207…用于形成區(qū)選擇晶體管的區(qū)域212…列譯碼器213…讀出放大器214…行譯碼器215…電壓施加電路217…用于形成列譯碼器的區(qū)域220…半導體襯底222…元件分離區(qū)域223…控制電路224…填埋擴散層、N型阱226…P 型阱228a…溝道絕緣膜236a、236c…源極/漏極擴散層230a …浮柵232a…絕緣膜234a...控制柵234d…柵電極274P…P 溝道276…柵絕緣膜278…柵絕緣膜304…源極/漏極擴散層312N…N溝道晶體管
權利要求
1.一種非易失性半導體存儲裝置，其特征在于，具有: 存儲單元陣列，由具有存儲單元晶體管的多個存儲單元排列為矩陣狀而成，多個第一位線，對存在于同一列的多個所述存儲單元的漏極側(cè)進行共通連接，多個字線，對存在于同一行的多個所述存儲單元晶體管的控制柵進行共通連接，列譯碼器，與多個第二位線相連接，用于控制所述多個第二位線的電位，行譯碼器，與所述多個字線相連接，用于控制所述多個字線的電位，多個第一晶體管，分別設在所述第一位線和所述第二位線之間，所述第一晶體管的源極與所述第一位線電連接，所述第一晶體管的漏極經(jīng)由所述第二位線而與所述列譯碼器電連接，第一控制部，控制所述多個第一晶體管的柵極的電位；所述存儲單元晶體管，形成在第一阱上；所述第一晶體管，形成在與所述第一阱電性分離的第二阱上；還具有第一電壓施加部，對所述第一講施加電壓，第二電壓施加部，對所述第二阱施加電壓；所述第一晶體管的柵絕緣膜的膜厚度，比第二晶體管的柵絕緣膜的膜厚度薄，所述第二晶體管設在所述行譯碼器內(nèi)并且與所述字線相連接。
2.如權利要求I所述的非易失性半導體存儲裝置，其特征在于，還具有第三晶體管，該第三晶體管設在所述第一晶體管和所述列譯碼器之間，所述第三晶體管的源極與所述第一晶體管的所述漏極電連接，所述第三晶體管的漏極與所述列譯碼器電連接。
3.如權利要求2所述的非易失性半導體存儲裝置，其特征在于，所述第三晶體管，形成在與所述第一阱以及所述第二阱電性分離的第三阱上，還具有第三電壓施加部，對所述第三阱施加第三電壓，第二控制部，控制所述第三晶體管的柵極的電位。
4.如權利要求3所述的非易失性半導體存儲裝置，其特征在于，所述第三晶體管的柵絕緣膜的膜厚度，比所述第一晶體管的所述柵絕緣膜的膜厚度薄。
5.如權利要求I 4中任意一項所述的非易失性半導體存儲裝置，其特征在于，將所述第一阱設定為第一電位，將所述第一晶體管的柵電極設定為比所述第一電位低的第二電位，將所述第二阱設定為比所述第一電位低的第三電位，來刪除已寫入所述存儲單元的信息。
6.如權利要求3或4所述的非易失性半導體存儲裝置，其特征在于，將所述第一阱設定為第一電位，將所述第一晶體管的柵電極設定為比所述第一電位低的第二電位，將所述第二阱設定為比所述第一電位低的第三電位，將所述第三晶體管的柵電極設定為比所述第三電位低的第四電位，將所述第三阱設定為比所述第三電位低的第五電位，來刪除已寫入所述存儲單元的信息。
7.如權利要求I 4中任意一項所述的非易失性半導體存儲裝置，其特征在于，所述存儲單元晶體管，具有隔著溝道絕緣膜而形成在所述第一阱上的浮柵和隔著第一絕緣膜而形成在所述浮柵上的控制柵，所述第一晶體管的所述柵絕緣膜，由與所述溝道絕緣膜相同的絕緣膜構成，所述第一晶體管的柵電極，由與所述浮柵相同的導電膜構成，所述第一晶體管，還具有隔著第二絕緣膜而形成在所述柵電極上的導電層，所述第一晶體管的所述第二絕緣膜，由與所述存儲單元晶體管的所述第一絕緣膜相同的絕緣膜構成，所述第一晶體管的所述導電層，由與所述存儲單元晶體管的所述控制柵相同的導電膜構成。
8.如權利要求I 3中任意一項所述的非易失性半導體存儲裝置，其特征在于，所述第一晶體管的耐壓性，比在刪除已寫入所述存儲單元的信息時對所述第一阱施加的電壓低。
9.如權利要求I 8中任意一項所述的非易失性半導體存儲裝置，其特征在于，所述存儲單元陣列被分割為多個區(qū)，所述第一晶體管是用于對所述區(qū)進行選擇的區(qū)選擇晶體管。
10.一種非易失性半導體存儲裝置的刪除方法，該非易失性半導體存儲裝置具有存儲單元陣列，由具有存儲單元晶體管的多個存儲單元排列為矩陣狀而成，多個第一位線，對存在于同一列的多個所述存儲單元的漏極側(cè)進行共通連接，多個字線，對存在于同一行的多個所述存儲單元晶體管的控制柵進行共通連接，列譯碼器，與多個第二位線相連接，用于控制所述多個第二位線的電位，行譯碼器，與所述多個字線相連接，用于控制所述多個字線的電位，多個第一晶體管，分別設在所述第一位線和所述第二位線之間，所述第一晶體管的源極與所述第一位線電連接，所述第一晶體管的漏極經(jīng)由所述第二位線而與所述列譯碼器電連接，第一控制部，控制所述多個第一晶體管的柵極的電位；所述存儲單元晶體管，形成在第一阱上；所述第一晶體管，形成在與所述第一阱電性分離的第二阱上；所述第一晶體管的柵絕緣膜的膜厚度，比第二晶體管的柵絕緣膜的膜厚度薄，所述第二晶體管設在所述行譯碼器內(nèi)并且與所述字線相連接；所述的非易失性半導體存儲裝置的刪除方法的特征在于，將所述第一阱設定為第一電位，將所述第一晶體管的柵電極設定為比所述第一電位低的第二電位或懸浮電位，將所述第二阱設定為比所述第一電位低的第三電位，來刪除已寫入所述存儲單元的信息。
11.如權利要求10所述的非易失性半導體存儲裝置的刪除方法，其特征在于，所述非易失性半導體存儲裝置還具有第三晶體管，該第三晶體管設在所述第一晶體管和所述列譯碼器之間，所述第三晶體管的源極與所述第一晶體管的所述漏極電連接，所述第三晶體管的漏極與所述列譯碼器電連接；所述第三晶體管，形成在與所述第一阱以及所述第二阱電性分離的第三阱上，在刪除已寫入所述存儲單元的信息時，將所述第三晶體管的柵電極設定為比所述第三電位低的第四電位，將所述第三阱設定為比所述第三電位低的第五電位。
全文摘要
非易失性半導體存儲裝置具有用于對存儲單元MC的漏極側(cè)進行共通連接的第一位線LBL；用于對存儲單元晶體管MT的控制柵進行共通連接的字線WL；用于對第二位線MBL的電位進行控制的列譯碼器12；用于對字線的電位進行控制的行譯碼器14；第一晶體管SST，設在第一位線和第二位線之間，源極與第一位線連接，漏極經(jīng)由第二位線與列譯碼器連接；用于對第一晶體管的柵極的電位進行控制的第一控制部23。存儲單元形成在第一阱26上，第一晶體管形成在與第一阱電性分離的第二阱74PS上，第一晶體管的柵絕緣膜的膜厚度，比設在行譯碼器內(nèi)的與字線連接的第二晶體管的柵絕緣膜的膜厚度薄。
文檔編號H01L29/792GK102640282SQ20098016262
公開日2012年8月15日申請日期2009年11月26日優(yōu)先權日2009年11月26日
發(fā)明者鳥井智史申請人:富士通半導體股份有限公司

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