非易失性存儲器件及包括該器件的存儲卡和電子系統(tǒng)的制作方法

文檔序號：6944961閱讀：158來源：國知局

專利名稱：非易失性存儲器件及包括該器件的存儲卡和電子系統(tǒng)的制作方法
技術(shù)領域：
各個示例性實施例涉及半導體器件，尤其涉及非易失性存儲器件以及包括該非易失性存儲器件的存儲卡和系統(tǒng)。
背景技術(shù)：
在傳統(tǒng)技術(shù)中，需要用相對較小的電子器件處理相對較大數(shù)量的數(shù)據(jù)。因此，用于此類電子器件中的非易失性存儲器件相對較小并且高度集成。一些傳統(tǒng)非易失性存儲器件具有代替典型平面結(jié)構(gòu)的疊層結(jié)構(gòu)(stacked structure)。但是，疊層結(jié)構(gòu)中單元陣列和外圍電路之間的排列和連接相對復雜，其限制了非易失性器件的集成。

發(fā)明內(nèi)容
各個示例性實施例涉及半導體器件，尤其涉及非易失性存儲器件以及包括該器件的存儲卡和系統(tǒng)。根據(jù)示例性實施例，具有疊層結(jié)構(gòu)的非易失性器件可以包括襯底、具有至少一個 NAND組的疊層NAND單元陣列以及至少一條信號線，其中所述至少一個NAND組包括垂直層疊在該襯底上的多個NAND串，所述至少一條信號線在該襯底上并與所述至少一個NAND組華禹合。根據(jù)示例性實施例，具有疊層結(jié)構(gòu)的非易失性器件可以包括襯底和層疊在該襯底上的多個NAND塊，其中每一個所述NAND塊包括具有至少一個NAND組的疊層NAND單元陣列，所述至少一個NAND組包括垂直層疊在所述襯底上的多個NAND串，并且至少一條信號線在所述襯底上并與所述至少一個NAND組耦合。根據(jù)示例性實施例，具有疊層結(jié)構(gòu)的非易失性器件可以包括襯底、垂直層疊在所述襯底上的至少一組半導體層、在所述至少一組半導體層的至少一個側(cè)表面上并且在所述襯底上垂直延伸穿過所述至少一組半導體層的多個控制柵電極、以及在所述襯底上且公共連接至所述少一組半導體層的至少一條位線。根據(jù)示例性實施例，提供了具有疊層結(jié)構(gòu)的非易失性存儲器件的示例。根據(jù)示例性實施例，所述示例非易失性存儲器件可以包括襯底、具有至少一個NAND組的疊層NAND單元陣列以及至少一條信號線，其中每個NAND組包括垂直層疊在所述襯底上的多個NAND串，所述至少一條信號線排列在所述襯底上并與所述至少一個NAND組公共耦合。所述至少一條信號線可以包括公共連接至每個NAND組的一端的位線和/或公共連接至所述至少一個NAND組的其它端的至少一條公共電源線。所述至少一條信號線還可以包括與所述至少一個NAND組的多個串選擇晶體管公共連接的多條串選擇線、與所述至少一個NAND組的多個存儲單元公共耦合的多條字線、和/或與所述至少一個NAND組的至少一個地選擇晶體管公共耦合的至少一條地選擇線。所述至少一個NAND組可以包括以行排列在所述襯底上的多個NAND組。所述至少一條信號線以行排列可以包括多條位線，每條位線可以公共連接到每個NAND組。所述至少一條信號線可以被排列在疊層NAND單元陣列的下面，并且可以通過所述襯底上的至少一個垂直插件與所述至少一個NAND組耦合。所述非易失性存儲器件還可以包括在所述襯底上的核心電路單元，所述核心電路單元可以被電連接至疊層NAND單元陣列下面的所述至少一條信號線。根據(jù)示例性實施例，提供了示例的具有疊層結(jié)構(gòu)的非易失性存儲器件。所述示例的非易失性存儲器件可以包括襯底、具有至少一個NAND組的疊層NAND單元陣列以及至少一條信號線，其中每個NAND組包括垂直層疊在所述襯底上的多個NAND串，所述至少一條信號線排列在所述襯底上并與所述至少一個NAND組公共耦合。每個NAND串可以包括多個串選擇晶體管。所述至少一條信號線可以包括公共連接至每個NAND組的一端的位線，以及與所述至少一個NAND組的所述多個串選擇晶體管公共耦合的多條串選擇線。每個NAND串的所述多個串選擇晶體管可以包括至少一個耗盡模式串選擇晶體管。根據(jù)示例性實施例，提供了具有疊層結(jié)構(gòu)的非易失性存儲器件的一個示例。該示例的非易失性存儲器件可以包括襯底、具有至少一個第一 NAND組和至少一個第二 NAND組的疊層NAND單元陣列、以及至少一條信號線，其中所述每個第一 NAND組包括垂直層疊在所述襯底上的多個第一 NAND串，所述每個第二 NAND組包括面向所述多個第一 NAND串排列的多個第二 NAND串，所述至少一條信號線排列在所述襯底上并與所述至少一個第一 NAND組和所述至少一個第二 NAND組中的至少一個NAND組公共耦合。所述至少一條信號線可以包括公共連接至所述至少一個第一 NAND組和所述至少一個第二 NAND組的一些端的至少一條位線，和/或連接至所述至少一個第一 NAND組和所述至少一個第二 NAND組的其它端的至少一條公共電源線。所述至少一條信號線還可以包括與所述至少一個第一 NAND組公共耦合的多個第一串選擇線和與所述至少一個第二 NAND組公共耦合的多個第二串選擇線、與所述至少一個第一 NAND組公共耦合的多條第一字線和與所述至少一個第二 NAND組公共耦合的多條第二字線、和/或與所述至少一個第一 NAND組公共耦合的至少一條第一地選擇線和與所述至少一個第二 NAND組公共耦合的至少一條第二地選擇線。根據(jù)示例性實施例，提供了具有疊層結(jié)構(gòu)的非易失性存儲器件的一個示例。該示例的非易失性存儲器件可以包括襯底和層疊在所述襯底上的多個NAND塊。每個NAND塊可以包括具有至少一個NAND組的疊層NAND單元陣列，每個NAND組包括垂直層疊在所述襯底上的多個NAND串，并且至少一條信號線排列在所述襯底上并與所述至少一個NAND組公共華禹合。根據(jù)示例性實施例，提供了具有疊層結(jié)構(gòu)的非易失性存儲器件的一個示例。該示例的非易失性存儲器件可以包括襯底、垂直層疊在所述襯底上的至少一組半導體層、多個控制柵電極和至少一條位線，其中所述多個控制柵電極排列在所述至少一組半導體層的至少一個側(cè)表面上，并且在所述襯底上垂直延伸穿過所述至少一組半導體層，所述至少一條位線排列在襯底上且公共連接至所述至少一組半導體層。根據(jù)示例性實施例，提供了具有疊層結(jié)構(gòu)的非易失性存儲器件的一個示例。該示例的非易失性存儲器件可以包括襯底、垂直層疊在所述襯底上的至少一組半導體層、多個第一控制柵電極、多個第二控制柵電極和至少一條位線，其中所述多個第一控制柵電極排列在所述至少一組半導體層的至少一個側(cè)表面上，并且在所述襯底上垂直延伸穿過所述至少一組半導體層，所述多個第二控制柵電極相對于所述多個第一控制柵電極排列在所述至少一組半導體層的另一側(cè)表面上，并且在所述襯底上垂直延伸穿過所述至少一組半導體層，所述至少一條位線公共連接至所述至少一組半導體層。根據(jù)示例性實施例，提供了存儲卡的一個示例。該示例的存儲卡可以包括存儲單元和控制該存儲單元的控制單元，該存儲單元包括上述非易失性存儲器件中的一個。根據(jù)所述實施例，提供了電子系統(tǒng)的一個示例。該示例的電子系統(tǒng)可以包括含有上述非易失性存儲器件中的一個的存儲單元、通過總線和所述存儲單元通訊的處理器單元、以及與所述總線通訊的輸入/輸出器件。

通過結(jié)合附圖的下述詳細描述可以更清楚地理解各上示例性實施例。圖1-30示出了本文中描述的非限制性的各個示例性實施例。圖1是根據(jù)示例性實施例的非易失性存儲器件的透視圖；圖2是根據(jù)示例性實施例的非易失性存儲器件的電路圖；圖3是根據(jù)示例性實施例的非易失性存儲器件的電路圖；圖4是描述用于選擇圖3中所示的非易失性存儲器件中的NAND串的方法的電路圖；圖5是根據(jù)示例性實施例的非易失性存儲器件的電路圖；圖6和7是描述用于選擇圖5中所示的非易失性存儲器件中的NAND串的方法的電路圖；圖8和9是描述用于操作圖2中所示的非易失性存儲器件的方法的電路圖；圖10是根據(jù)示例性實施例的非易失性存儲器件的透視圖；圖11是圖10中所示的非易失性存儲器件的平面圖；圖12是圖11中所示的非易失性存儲器件沿著線XII-XII'的截面圖；圖13是圖11中所示的非易失性存儲器件沿著線XIII-XIII'的截面圖；圖14是根據(jù)示例性實施例的非易失性存儲器件的電路圖；圖15是圖14中所示的非易失性存儲器件的平面圖；圖16是根據(jù)示例性實施例的非易失性存儲器件的平面圖；圖17是根據(jù)示例性實施例的非易失性存儲器件的電路圖；圖18是根據(jù)示例性實施例的非易失性存儲器件的透視圖；圖19是圖18中所示的非易失性存儲器件的平面圖；圖20是根據(jù)示例性實施例的非易失性存儲器件的電路圖；圖21是根據(jù)示例性實施例的非易失性存儲器件的透視圖；圖22是根據(jù)示例性實施例的非易失性存儲器件的電路圖；圖23至26是描述用于根據(jù)示例性實施例制造非易失性存儲器件的方法的截面圖27是根據(jù)示例性實施例的非易失性存儲器件的透視圖；圖28是根據(jù)示例性實施例的非易失性存儲器件的框圖；圖29是根據(jù)示例性實施例的存儲卡的示意圖；圖30是根據(jù)示例性實施例的電子系統(tǒng)的框圖。
具體實施例現(xiàn)在通過參考附圖更充分地描述各個示例性實施例，其中在附圖中示出了各個示例性實施例。但是本發(fā)明可以不同形式實施，不限于本文提出的實施例。相反，提供這些實施例使得本申請公開充分和完整，可以給本領域技術(shù)人員完整傳達本發(fā)明的精神。在附圖中，為了清楚，部件的尺寸被放大。可以理解，當提到元件或?qū)印霸?..之上”、“連接至”或“耦合至”另一個元件或?qū)?時，其可以是直接在. 之上、連接至或耦合至其它元件或?qū)?，也可以是在中間隔著元件或層。相反，當提到元件“直接在...之上”、“直接連接至”或“直接耦合至”另一個元件或?qū)?時，就沒有中間元件或?qū)印Ｈ绫疚闹兴?，術(shù)語“和/或”包括一個或多個相關(guān)的所列項目的任何和所有組合。可以理解，本文中盡管可以用術(shù)語第一、第二等表述不同元件、組件、區(qū)域、層和/ 或部分，但是這些元件、組件、區(qū)域、層和/或部分不應當被這些術(shù)語限制。這些術(shù)語僅用于將一個元件、組件、區(qū)域、層和/或部分和另一個元件、組件、區(qū)域、層和/或部分區(qū)分開。因此，下文中描述的第一元件、組件、區(qū)域、層或部分可以稱作第二元件、組件、區(qū)域、層或部分，這些都不脫離實施例的教導?？臻g的相關(guān)術(shù)語，例如“在...之下”、“在...下面”、“較低”、“在...上面”、“較高”
等，在本文中使用以便于描述圖中所示的一個元件或特征與不同元件或特征的關(guān)系。可以理解，除了圖中所示方向外空間相關(guān)術(shù)語確定為還包含器件在使用或操作時的不同方向。例如，如果圖中的器件翻轉(zhuǎn)，則表述為其它元件或特征的“在...下面”、“在...之下”的元件方向變?yōu)槠渌蛱卣鳌霸?..上面”。因此，示例性術(shù)語“在...下面”可包括上面和下面兩個方向。器件也可以是其它方向(旋轉(zhuǎn)90度或其它方向)和本文中說明的相關(guān)空間表述。本文中描述的各實施例涉及平面圖和/或截面圖作為理想示意圖。因此，視圖可以基于制造工藝和/或公差修改。因此，各示例性實施例不限于視圖中所示的那些實施例，而是包括基于制造過程形成的結(jié)構(gòu)調(diào)整。因此，圖中所示的區(qū)域具有示意性質(zhì)，并且圖中所示區(qū)域的形狀例證了元件的特殊形狀或區(qū)域，但不限于所給出的示例性實施例。在下文中，將參考附圖詳細描述各個示例性實施例。但是，各個示例性實施例可以很多不同形式實施，而不應當限于之前所述的示例；而且，各個示例性實施例被提供因此本公開將充分且完整。在圖中，為了清楚元件的尺寸被放大。圖1是根據(jù)示例性實施例的非易失性存儲器件的透視圖。參考圖1，提供了襯底210。襯底210可以包含半導體材料，例如IV族半導體， III-V族化合物半導體，或II-VI族氧化物半導體。例如，IV族半導體包含硅、鍺、或鍺硅。襯底210可以被提供成體晶片或外延層。疊層NAND單元陣列250可以被提供在襯底210上。疊層NAND單元陣列250可以包括垂直層疊在襯底210之上的NAND串(未示出)。疊層NAND單元陣列250的結(jié)構(gòu)將在后面詳細描述。至少一條信號線，例如，多條信號線230，可以與疊層NAND單元陣列250耦合。例如，信號線230可以被提供在疊層NAND單元陣列250的下面并且可以被提供在襯底210的上面，在其中插入絕緣層215。信號線230可以與疊層NAND單元陣列250交換電信號。例如，信號線230可以包括至少一條位線、多條串選擇線、多條字線、至少一條地選擇線、和/ 或至少一條公共電源線，這些將會在后面描述。如果信號線230被排列在疊層NAND單元陣列250的下面，則疊層NAND單元陣列 250和信號線230之間的連接可以被簡化。例如，通過多個垂直插件240，疊層NAND單元陣列250可以被連接至疊層NAND單元陣列250下面的信號線230。在這種結(jié)構(gòu)中，信號線230 不需要襯底210上面的附加空間，并且疊層NAND單元陣列250可以不必為了在其上排列信號線230而變大。這樣，非易失性存儲器及可以被高度集成。可替換地，信號線230可以被排列在疊層NAND單元陣列250的上面。在示例性實施例中，垂直插件240可以從疊層NAND單元陣列250向上延伸，信號線230可以被排列在垂直插件240的上面?？商鎿Q地，信號線230可以被分割并且被分別排列在疊層NAND單元陣列250的上面和下面。這種情況下，信號線230可以被連接在垂直插件240的上面和下面。圖2是根據(jù)示例性實施例的非易失性存儲器件的電路圖。根據(jù)示例性實施例的非易失性存儲器件更詳細地示出了圖1中所示的非易失性存儲器件的一些元件。將結(jié)合圖1 來描述圖2。參考圖2，將描述在可被置于襯底210之上的疊層NAND單元陣列250和信號線230 之間的排列和連接。例如，信號線230可以包括第一和第二位線BL1和BL2、第一至第m串選擇線SSL1至SSLm、第一至第n字線WL1至WLn、地選擇線GSL、以及公共電源線CSL。例如，信號線230可以被排列在疊層NAND單元陣列250的下面。第一和第二位線 BL1和BL2可以被排列在信號線230的底部，第一至第m串選擇線SSL1至SSLm、第一至第n 字線WL1至WLn、地選擇線GSL以及公共電源線CSL可以被排列在疊層NAND單元陣列250 和第一與第二位線BL1和BL2之間。疊層NAND單元陣列250可以包括具有垂直疊層結(jié)構(gòu)的至少一個NAND組，例如，第一 NAND組NS1和第二 NAND組NS2。第一和第二 NAND組NS1和NS2可以以行排列在襯底 210之上。疊層NAND單元陣列250可以還包括多個NAND組(未示出)，并且NAND組可以以矩陣形狀排列在襯底210之上。第一和第二 NAND組NS1和NS2中的每個NAND組可以包括多個NAND串，例如，第一至第iNAND串NL1至NLi，這些NAND串可以垂直層疊在襯底210之上。由于垂直層疊NAND 串的數(shù)量增加，疊層NAND單元陣列250可以增加存儲容量。因此，根據(jù)示例性實施例的非易失性存儲器件可以被高度集成。第一至第iNAND串NL1至NLi可以具有基本相同的結(jié)構(gòu)，并且可以分別在與襯底 210基本平行的方向上延伸。例如，每個NAND串NLj可以包括多個串選擇晶體管TSS、多個存儲單元MC、和至少一個地選擇晶體管TGS，這些元器件可以被排列在同一層中。串選擇晶體管TSS和地選擇晶體管TGS可以相對于存儲單元MC而互相對立地(opposite to eachother)排列。第一位線BL1可以被公共連接到第一 NAND組NS1的第一至第iNAND串NL1至NLi 的一些端，而第二位線BL2可以被公共連接到第二 NAND組NS2的第一至第i NAND串NL1 至NLi的一些端。公共電源線CSL可以被公共連接到第一和第二 NAND組NS1和NS2的第一至第iNAND串NL1至NLi的其它端，并且可以被進一步連接到存儲單元MC的本體。由于在這種結(jié)構(gòu)中每條位線BLj被每個NAND組NSj共享，所以位線的數(shù)目，例如第一和第二位線BL1和BL2的數(shù)目，可以被大幅減小，并且該結(jié)構(gòu)相比傳統(tǒng)技術(shù)可以被簡化。第一和第二位線BL1和BL2可以在與第一至第iNAND串NL1至NLi延伸的方向基本平行的方向上延伸，并且公共電源線CSL可以在與第一至第iNAND串NL1至NLi延伸的方向基本垂直的方向上延伸。公共電源線CSL可以被提供在第一和第二位線BL1和BL2的上面。第一至第n字線WL1至WLn可以被提供以控制存儲單元MC的操作。第一至第n 字線WL1至WLn可以與第一至第iNAND串NL1至NLi公共耦合。例如，第一至第n字線WL1 至WLn可以與第一和第二 NAND組NS1和NS2的存儲單元MC公共耦合。例如，每條字線WLj 可以被公共連接到層疊在字線WLj上面的相應存儲單元MC的控制柵電極。第一至第m串選擇線SSL1至SSLm可以被提供以控制第一和第二位線BL1和BL2 與存儲單元MC之間的信號傳輸。例如，第一至第m串選擇線SSL1至SSLm可以提供混合結(jié) 構(gòu)以將每條位線BLj的信號連接到相應NAND組NSj的已選擇NAND串NLj。串選擇線的數(shù) 量(m)，例如，第一至第m串選擇線SSL1至SSLm的數(shù)量(m)，可以等于或小于NAND串的數(shù) 量(i)，例如，第一至第iNAND串NL1至NLi的數(shù)量(i)。第一至第m串選擇線SSL1至SSLm可以與第一至第iNAND串NL1至NLi公共耦合。例如，第一至第m串選擇線SSL1至SSLm可以與第一和第二 NAND組NS1和NS2的串選擇晶體管TSS公共耦合。例如，每條串選擇線SSLj可以公共連接到層疊在串選擇線SSLj上的串選擇晶體管TSS的柵極。至少一條地選擇線GSL可以被提供以控制存儲單元MC和公共電源線CSL之間的信號連接。地選擇線GSL可以與第一至第iNAND串NL1至NLi公共耦合。例如，地選擇線 GSL可以公共連接到第一和第二 NAND組NS1和NS2的地選擇晶體管TGS的柵極。第一至第m串選擇線SSL1至SSLm、第一至第n字線WL1至WLn、以及地選擇線GSL可以在與第一至第iNAND串NL1至NLi延伸的方向基本垂直的方向上延伸，并且可以被提供在第一和第二位線BL1和BL2上?？商娲?，信號線230可以被排列在層疊NAND單元陣列250的上面。例如，第一和第二位線BL1和BL2可以被排列在信號線230的頂部，第一至第m串選擇線SSL1至SSLm、第一至第n字線WL1至WLn、地選擇線GSL、以及公共電源線CSL可以被排列在層疊NAND單元陣列250與第一和第二位線BL1和BL2之間。可替代地，信號線230可以被分開并且分別排列在層疊NAND單元陣列250的上面和下面。例如，第一和第二位線BL1和BL2、第一至第m串選擇線字線SSL1至SSLm、第一至第n字線WL1至WLn、地選擇線GSL、以及公共電源線CSL中的至少一個可以被排列在層疊 NAND單元陣列250的下面，其它可以排列在層疊單元陣列250的上面。圖3是根據(jù)示例性實施例的非易失性存儲器件的電路圖。圖4是描述用于選擇圖3中所示的非易失性存儲器件中的NAND串的方法的電路圖。根據(jù)示例性實施例的非易失性存儲器件可以被提供作為圖2所示非易失性存儲器件的示例。因此，將結(jié)合圖2來描述圖 3，并且將省略對其進行的詳細描述。參考圖3，由于相類似，因此只有第一 NAND組NS1和信號線230被圖示。八個NAND 串，即第一至第八NAND串NL1至NL8被示范性圖示。但是，本實施例不限于該數(shù)量的NAND
串oNAND串的數(shù)量，例如，第一至第八NAND串NL1至NL8的數(shù)量，可以與串選擇線的數(shù) 量相等。例如，串選擇線可以包括第一至第八串選擇線SSL1至SSL8。每個NAND串NLj中的串選擇晶體管TSS可以包括至少一個增強模式的串選擇晶體管TSSE和至少一個耗盡模式的串選擇晶體管TSSD。例如，每個NAND串NLj中的串選擇晶體管TSS可以包括一個增強模式的串選擇晶體管TSSE和其它(7個)耗盡模式的串選擇晶體管TSSD (被虛線包圍)。增強模式的串選擇晶體管TSSE可以與第一至第八串選擇線SSL1至SSL8以一一對應的方式耦合。例如，增強模式串選擇晶體管TSSE可以相對于整個串選擇晶體管TSS的排列而以對角線排列。增強模式串選擇晶體管TSSE通常情況下可以處于截止狀態(tài)，如果將導通電壓施加到相應串選擇線SSLj則所述增強模式串選擇晶體管TSSE可以轉(zhuǎn)變?yōu)閷顟B(tài)。例如，如果增強模式串選擇晶體管TSSE是n溝道金屬氧化物半導體(NMOSs)，則導通電壓可以具有正值。耗盡模式串選擇晶體管TSSD通常情況下可以處于導通狀態(tài)，如果將截止電壓施加到相應串選擇線SSLj則所述耗盡模式串選擇晶體管TSSD可以轉(zhuǎn)變?yōu)榻刂範顟B(tài)。例如，如果耗盡模式串選擇晶體管TSSD是NM0S，則截止電壓可以具有負值。因此，為了存取每個NAND串NLj中的存儲單元MC，導通電壓可被施加到與相應增強模式串選擇晶體管TSSE耦合的相應串選擇線SSLj，并且截止電壓(0V)可以被施加到其它串選擇線。例如，如圖4所示，為了將第一位線BL1電連接到第四NAND串NL4中的存儲單元MC，導通電壓Vcc可以被施加到相應串選擇線，例如，第四串選擇線SSL4，并且截止電壓 Voff，例如，0V，可以被施加到其它串選擇線，即第一至第三以及第五至第八串選擇線SSL1 至SSL3以及SSL5至SSL8。在圖4中，“0”表示導通狀態(tài)，“X”表示截止狀態(tài)。這種情況下，第一位線BL1和其它NAND串，例如，第一至第三以及第五至第八NAND串NL1至NL3以及NL5至NL8之間的電連接被阻隔。圖5是根據(jù)示例性實施例的非易失性存儲器件的電路圖。圖6和7是描述用于選擇圖5所示的非易失性存儲器件中的NAND串的方法的電路圖。圖4、6和7中所示非易失性存儲器件可以被提供作為圖2中所示的非易失性存儲器件的另一個示例，并且作為圖3 中所示的非易失性存儲器件的修改示例。因此，圖5、6和7可以結(jié)合圖2和3被描述因此對其重復的描述將被省略。參考圖5，串選擇線的數(shù)量，例如第一至第六串選擇線SSL1至SSL6的數(shù)量，可以比 NAND串的數(shù)量，例如第一至第八NAND串NL1至NL8的數(shù)量少。在圖5中，NAND串的數(shù)量是 8(8 = 23)，串選擇線的數(shù)量是6(2X3)。每個NAND串NLj的第一至第六串選擇線SSL1至 SSL6可以包括三個增強模式串選擇晶體管TSSE和三個耗盡模式串選擇晶體管TSSD。每條串選擇線SSLj可以與4 (23—1)個增強模式串選擇晶體管TSSE和其它(4個)耗盡模式串選
14擇晶體管TSSD耦合。更詳細地，如果NAND串的數(shù)量是2k，則串選擇線的數(shù)量是m(m = 2Xk)。每個NAND 串的串選擇線可以包括k個增強模式串選擇晶體管TSSE和其它(k個)耗盡模式串選擇晶體管TSSD。每條串選擇線可以與2k_i個增強模式串選擇晶體管TSSE和其它(2k_i個)耗盡模式串選擇晶體管TSSD耦合。如圖5所示，第一 NAND組NS1中的增強模式串選擇晶體管TSSE和耗盡模式串選擇晶體管TSSD可以被排列成將第一至第八NAND串NL1至NL8順序地分割成兩組。在這種排列中，通過在第一至第六串選擇線SSL1至SSL6中的三條串選擇線上施加導通電壓，在其它串選擇線上施加截止電壓(0V)，可以對一個相應的NAND串存取。例如，如圖6所示，通過施加導通電壓Vcc到第一、第四和第六串選擇線SSL1、SSL4 和SSL6，以及施加截止電壓到Voff，例如0V到第二、第三和第五串選擇線SSL2、SSL3和 SSL5，可以將第八NAND串NL8電連接到第一位線BL1。在這種情況下，第一位線BL1和第一至第七NAND串NL1至NL7之間的電連接可以被阻隔?？商娲兀鐖D7所示，通過施加導通電壓Vcc到第二、第三和第六串選擇線SSL2、 SSL3和SSL6，以及通過施加截止電壓到Voff，例如0V到第一、第四和第五串選擇線SSL1、 SSL4和SSL5，可以將第二 NAND串NL2電連接到第一位線BL1。在這種情況下，第一位線BL1 和第一、第三至第八NAND串NL1、NL3至NL8之間的電連接被阻隔。如果當將導通電壓Vcc施加到每條串選擇線SSLj時的情況表示為“1”，和當將截止電壓Voff例如0V施加到每條串選擇線SSLj時的情況表示為“0”，則將每個NAND串NLj 連接到第一位線BL1的操作條件描述如下。[100101]電壓條件用于選擇第八NAND串NL8， [100110]電壓條件用于選擇第七NAND串NL7，[101001]電壓條件用于選擇第六NAND串 NL6，[101010]電壓條件用于選擇第五NAND串NL5，
電壓條件用于選擇第四NAND 串NL4，
電壓條件用于選擇第三NAND串NL3，
電壓條件用于選擇第二 NAND串NL2，
電壓條件用于選擇第一 NAND串NL1，這些電壓條件可以被應用于第一至第六串選擇線SSL1至SSL6。表1示出了圖2所示的非易失性存儲器件的操作條件。圖8和9是用于描述圖2 中所示的非易失性存儲器件的操作方法的電路圖。[表1] 已選擇位線SEL_BL可以表示從第一和第二位線BL1和BL2中選擇的至少一條位線，而未選擇位線USL_BL可以表示其它位線。已選擇字線SEL_WL可以表示從第一至第n 字線WL1至WLn中選擇的至少一條字線，而未這擇字線USL_WL可以表示每一條其它字線。在編程操作中，可以施加0V到已選擇位線SEL_BL，可以施加導通電壓Vcc到未選擇位線USL_BL用于溝道增強(channel boosting)，可以施加編程電壓Vpgm到已選擇字線 SEL_WL，可以施加通過電壓Vpass到未選擇字線USL_WL，并且可以通過公共電源線CSL將 0V施加到存儲單元MC的本體。如上面參考圖6和7所描述的，為了選擇相應NAND串NLi，可以將導通電壓Vcc和截止電壓Vof f的適當組合施加到第一至第m串選擇線SSL1至SSLm。可以將截止電壓Voff施加到地選擇線GSL。例如，通過電壓Vpass可以比存儲單元MC的閾值電壓大，而編程電壓Vpgm可以比通過電壓Vpass大。例如，如圖8所示，為了對已選擇存儲單元MC1中的數(shù)據(jù)進行編程，可以施加編程電壓Vpgm到已選擇字線，例如第二字線WL2，并且可以施加通過電壓Vpass到未選擇字線，例如第一、第三至第n字線WL1、WL3至WLn。如上面參考圖7所描述的，為了將第一位線 BL1電連接到第三NAND串NL3，可以施加W10110]電壓條件到第一至第m串選擇線SSL1 至SSLm。在這種情況下，通過用Fowler-NordheinKF-N)隧道效應可以將電荷注入已選擇存儲單元MC1，并且由于溝道增強，對于其它存儲單元MC的電荷電荷可以被阻擋。在讀取操作中，可以施加讀取電壓Vread到已選擇位線SEL_BL，可以施加基準電壓Vref到已選擇字線SEL_WL，可以施加第二通過電壓VpaSS2到未選擇字線USL_WL，并且可以通過公共電源線CSL將0V施加到存儲單元MC的本體。如上面參考圖6和7所描述的，為了選擇相應NAND串NLi，可以將導通電壓Vcc和截止電壓Voff的適當組合施加到第一至第m串選擇線SSL1至SSLm?？梢允┘訉妷篤cc到地選擇線GSL。第二通過電壓 VpaSS2可以等于或大于存儲單元MC的閾值電壓，并且可以小于通過電壓Vpass。例如，如圖9所示，為了讀取已選擇存儲單元MCI的數(shù)據(jù)狀態(tài)，可以施加基準電壓 Vref到已選擇字線，例如第二字線WL2，并且可以施加第二通過電壓VpaSS2到未選擇字線，例如第一、第三至第n字線WL1、WL3至WLn。如上面參考圖7所描述的，為了將第一位線 BL1電連接到第三NAND串NL3，可以施加W10110]電壓條件到第一至第m串選擇線SSL1 至SSLm。在這種情況下，已選擇存儲單元MCI可以根據(jù)其數(shù)據(jù)狀態(tài)而被導通或截止。因此，通過測量通過第三NAND串NL3的電流可以讀取已選擇存儲單元MC1的數(shù)據(jù)狀態(tài)。
在擦除操作中，在當施加0V到已選擇字線SEL_WL和未選擇字線USL_WL的狀態(tài) 中，可以施加擦除電壓Vers到存儲單元MC的本體BD。在該擦除操作中，已選擇位線SEL_ BL、未選擇位線USL_BL、串選擇線SSL、地選擇線GSL是浮置的。例如，如果公共電源線CSL 和本體BD耦合，則通過公共電源線CSL施加擦除電壓Vers到存儲單元MC的本體BD。這樣，由于F-N隧道效應，存儲在整個存儲單元MC中的電荷可以被同步擦除。圖10是根據(jù)示例性實施例的非易失性存儲器件的透視圖。圖11是圖10中所示的非易失性存儲器件的平面圖。圖12是圖11中所示的非易失性存儲器件沿著線XII-XII' 的截面圖。圖13是圖11中所示的非易失性存儲器件沿著線XIII-XIII'的截面圖。參考圖10至13，第一組半導體層150a和第二組半導體層150b可以被垂直層疊在襯底110上?？梢愿鶕?jù)非易失性存儲器件的容量適當選擇半導體層150a和150b的數(shù)量，并且本實施例不受半導體層150a和150b的數(shù)量的限制。半導體層150a和150b可以包括漏極區(qū)域152、源極區(qū)域154和本體區(qū)域153。例如，每個半導體層150a和150b可以包括在一端的漏極區(qū)域152和在另一端的源極區(qū)域154，并且可以包括在漏極區(qū)域152和源極區(qū)域154四周的本體區(qū)域153。漏極區(qū)域152和源極區(qū)域154可以與本體區(qū)域153形成PN 結(jié)。第一位線120a可以公共連接到第一組半導體層150a的一端，并且第二位線120b 可以公共連接到第二組半導體層150b的一端。例如，第一位線120a可以被提供在第一組半導體層150a之下并且在襯底110上的絕緣層115之上，而第二位線120b可以被提供在第二組半導體層150b之下并且在襯底110之上。第一和第二位線120a和120b可以對應于圖1中所示的第一和第二位線BL1和BL2。第一位線120a可以通過第一接觸插件155公共連接到第一組半導體層150a的漏極區(qū)域152，而第二位線120b可以通過第一接觸插件155公共連接到第二組半導體層150b 的漏極區(qū)域152。第一接觸插件155可以穿透第一組半導體層150a和/或第二組半導體層 150b，并且可以在襯底110上垂直延伸。第一接觸插件155可以直接接觸第一組半導體層 150a和/或第二組半導體層150b的漏極區(qū)域152。至少一條公共電源線140可以被公共連接到半導體層150a和150b。例如公共電源線140可以被提供在半導體層150a和150b的下面并且在第一和第二位線120a和120b 的上面。普通電源線140可以通過第二接觸插件160公共連接到半導體層150a和150b的源極區(qū)域154和本體區(qū)域153。例如，第二接觸插件160可以穿透半導體層150a和150b并且可以在襯底110上垂直延伸，從而接觸源極區(qū)域154和本體區(qū)域153。第二接觸插件160 可以在襯底110上垂直延伸穿過半導體層150a和150b。公共電源線140可以對應于圖1 中所示的公共電源線。多個串選擇柵電極170、至少一個地選擇柵電極180、多個控制柵電極190可以被提供在半導體層150a和150b的側(cè)壁上并且可以在襯底110上垂直延伸。多條串選擇線 125、多條字線130以及至少一條地選擇線135可以被提供在半導體層150a和150b的下面，并且在第一和第二位線120a和120b的上面。串選擇線125可以被連接到串選擇柵電極170，字線130可以被連接到控制柵電極190，并且地選擇線135可以被連接到地選擇柵電極180。多個存儲介質(zhì)185可以被提供在第一組半導體層150a和控制柵電極190之間，并且在第二組半導體層150b和控制柵電極190之間。例如，存儲介質(zhì)185可以包括在第一和第二組半導體層150a和150b上面的多個隧道絕緣層181、在隧道絕緣層181上面的多個電荷存儲層182、以及在電荷存儲層182上面的多個阻擋絕緣層183。存儲介質(zhì)185可以被提供成包圍控制柵電極190。電荷存儲層182可以具有存儲電荷的容量。例如，電荷存儲層182可以是陷阱類型并且包括，例如，氮化硅層、量子點或納米晶。量子點或納米晶由傳導材料例如金屬或半導體的微粒形成。可代替地，電荷存儲層182可以是浮置類型并且可以包括傳導材料例如摻雜雜質(zhì)的多晶硅。多個串選擇柵絕緣層165可以被提供在第一組半導體層150a和串選擇柵電極170 之間，并且在第二組半導體層150b和串選擇柵電極170之間。與存儲介質(zhì)185相類似，每個串選擇柵絕緣層165可以包括多個絕緣層161至163。但是，示例性實施例并不局限于此，每個串選擇柵絕緣層165可以包括絕緣層161至163中的一個或兩個。多個地選擇柵絕緣層175可以被提供在第一組半導體層150a和地選擇柵電極180 之間，并且在第二組半導體層150b和地選擇柵電極180之間。與存儲介質(zhì)185相類似，每個地選擇柵絕緣層175可以包括多個絕緣層171至173。但是，本實施例并不局限于此，每個地選擇柵絕緣層175可以包括絕緣層171至173中的一個或兩個。根據(jù)示例性實施例，通過使用垂直連接結(jié)構(gòu)可以簡化半導體層150a和150b與信號線，例如，第一和第二位線120a和120b、串選擇線125、字線130、地選擇線135以及公共電源線140之間的連接。因此，由于不需要為了耦合信號線與半導體層150a和150b而排列附加的引線結(jié)構(gòu)，根據(jù)示例性實施例的非易失性存儲器件可以被高度集成。可替代地，至少一條信號線，例如，第一和第二位線120a和120b、串選擇線125、字線130、地選擇線135以及公共電源線140可以被排列在半導體層150a和150b之上。圖14是根據(jù)示例性實施例的非易失性存儲器件的電路圖。圖15是圖14中所示的非易失性存儲器件的平面圖。根據(jù)該示例性實施例的非易失性存儲器件和圖10至13中所示的非易失性存儲器件相類似，因此對其重復的描述將被省略。參考圖14和15，公共電源線140可以與半導體層150a和150b的源極區(qū)域154和本體區(qū)域153通過多個第二接觸插件160a公共耦合。例如，第二接觸插件160a可以被排列在半導體層150a和150b的一個側(cè)表面上，并且可以穿過半導體層150a和150b而在襯底110上垂直延伸。第二接觸插件160a的側(cè)壁可以從半導體層150a和150b的一個側(cè)表面穿透源極區(qū)域154并且可以延伸進入本體區(qū)域153。這樣，第二接觸插件160a可以直接接觸源極區(qū)域154和本體區(qū)域153。圖16是根據(jù)示例性實施例的非易失性存儲器件的平面圖。根據(jù)該示例性實施例的非易失性存儲器件和圖10至13中所示的非易失性存儲器件相類似，因此對其重復的描述將被省略。參考圖16，多個存儲介質(zhì)185可以被提供為線型(in line type)，以便延伸穿過控制柵電極190，其在第一組半導體層150a和控制柵電極190之間，并且在在第二組半導體層150b和控制柵電極190之間。因此，電荷存儲層182的示例性實施例可以用陷阱類型 (trap type)代替浮置類型。多個串選擇柵絕緣層165a和多個地選擇柵絕緣層175a可以被提供成連接到存儲介質(zhì)185a。例如，可以排列在同一直線上的串選擇柵絕緣層165a、存儲介質(zhì)185a和地選擇柵絕緣層175a，可以被互相連接并具有帶狀從而在相應的線內(nèi)圍繞控制柵電極190。串選擇柵絕緣層165a、存儲介質(zhì)185a和地選擇柵絕緣層175a可以被整體形成從而填充半導體層150a和150b之間的溝槽。圖17是根據(jù)本創(chuàng)造性思路的另一個實施例的非易失性存儲器件的電路圖。根據(jù) 本實施例的非易失性存儲器件可以對應于圖1所示的非易失性存儲器件的修改示例，因此時其重復的描述將被省略。參考圖17，至少一條位線BL1可以被公共連接到至少一個第一 NAND組NS1和至少一個第二 NAND組NS2。第一和第二 NAND組NS1和NS2可以被排列成互相面對從而共享本體。至少一條公共電源線CSL可以被公共連接到第一和第二 NAND組NS1和NS2。多條第一字線WLlo至WLno可以與第一 NAND組NS1公共耦合，并且多條第二字線 WLle至WLne可以與第二 NAND組NS2公共耦合。多條第一串選擇線SSLlo至SSLmo可以與第一 NAND組NS1公共耦合，并且多條第二串選擇線SSLle至SSLme可以與第二 NAND組NS2 公共耦合。第一地選擇線GSLo可以與第一 NAND組NS1公共耦合，并且第二地選擇線GSLe 可以與第二 NAND組NS2公共耦合。第一串選擇線SSLlo至SSLmo、第一字線WLlo至WLno、第一地選擇線GSLo和公共電源線CSL可以被排列在第一和第二 NAND組NS1和NS2的下面。第二串選擇線SSLle至 SSLme、第二字線WLle至WLne、第二地選擇線GSLe可以被排列在第一和第二 NAND組NS1和 NS2的上面。根據(jù)本實施例，可以通過單獨操作第一和第二 NAND組NS1和NS2來提高數(shù)據(jù)處理能力?？商娲兀谝淮x擇線SSLlo至SSLmo和第二串選擇線SSLle至SSLme可以被排列在第一和第二 NAND組NS1和NS2的上面或下面，而不被互相分離，因此可以被例如圖 2中所示的第一至第m串選擇線SSL1至SSLm代替。同樣，第一地選擇線GSLo和第二地選擇線GSLe可以被排列在第一和二 NAND組NS1和NS2的上面或下面，而不被互相分離，因此可以被例如圖2中所示的地選擇線GSL代替。在示例性實施例中，通過單獨操作第一字線WLlo至WLno和第二字線WLle至 WLne，可以互相單獨地操作第一 NAND組NS1的存儲單元MC和第二 NAND組NS2的存儲單元 MC。因此，在示例性實施例中，通過單獨操作第一和第二 NAND組NS1和NS2也可以提高數(shù) 據(jù)處理能力。圖18是根據(jù)示例性實施例的非易失性存儲器件的透視圖。圖19是圖18中所示的非易失性存儲器件的平面圖。根據(jù)該示例性實施例的非易失性存儲器件和圖17所示的結(jié)構(gòu)相類似，可以結(jié)合對圖10至13的描述進行描述。參考圖18和19，位線120a和120b，或BL1至BL4可以通過第一接觸插件155連接到半導體層150a至150d。公共電源線140或CSL可以通過第二接觸插件160連接到半導體層150a至150d。第一控制柵電極190a可以被排列在半導體層150a至150d的一個側(cè)表面上，第二控制柵電極190b可以被排列在半導體層150a至150d的其它側(cè)表面上。第一和第二控制柵電極190a和190b可以被排列在半導體層150a至150d的相對立的側(cè)表面上。第一和第二控制柵電極190a和190b可以被交替地排列穿過半導體層150a至150d。第一控制柵電極190a可以被公共連接到第一字線130a或WLlo至WLno，而第二控制柵電極190b可以被公共連接到第二字線130b或WLle至WLne。第一字線130a或WLlo 至WLno可以被排列在半導體層150a至150d的下面，而第二字線130b或WLle至WLne可以被排列在半導體層150a至150d的上面。第一串選擇柵電極170a可以被排列在半導體層150a至150d的一個側(cè)表面上，而第二串選擇柵電極170b可以被排列在半導體層150a至150d的其它側(cè)表面上。第一和第二串選擇柵電極170a和170b可以被排列在半導體層150a至150d的相對立的側(cè)表面上。第一和第二串選擇柵電極170a和170b可以被交替地排列穿過半導體層150a至150d。第一串選擇柵電極170a可以被公共連接到第一串選擇線125a或SSLlo至SSLmo，而第二串選擇柵電極170b可以被公共連接到第二串選擇線125b或SSLle至SSLme。第一串選擇線125a或SSLlo至SSLmo可以被排列在半導體層150a至150d的下面，而第二串選擇線125b或SSLle至SSLme可以被排列在半導體層150a至150d的上面。第一地選擇柵電極180a可以被排列在半導體層150a至150d的一個側(cè)表面上，而第二地選擇柵電極180b可以被排列在半導體層150a至150d的其它側(cè)表面上。第一和第二地選擇柵電極180a和180b可以被排列在半導體層150a至150d的相對立的側(cè)表面上。第一和第二地選擇柵電極180a和180b可以被交替地排列穿過半導體層150a至150d。第一地選擇柵電極180a可以被公共連接到第一地選擇線135a或GSLo，而第二地選擇柵電極180b可以被公共連接到第二地選擇線135b或GSLe。第一地選擇線135a或 GSLo可以被排列在半導體層150a至150d的下面，而第二地選擇線135b或GSLe可以被排列在半導體層150a至150d的上面。表2示出了圖18和19所示的非易失性存儲器件的1/2位操作。[表 2] 在1/2位操作中，數(shù)據(jù)可以被存儲在與第一字線WLo耦合的存儲單元MC中。在示例性實施例中，位線BL、第一字線WLo、第一串選擇線SSLo、第一地選擇線GSLo、和公共電源線CSL的操作和表1中描述的操作相同。但是，在1/2位操作中，可以施加截止電壓Voff 到第二字線WLe、第二串選擇線SSLe、和第二地選擇線GSLe。表3示出了圖18和19所示的非易失性存儲器件的2/2位操作。[表 3] 在2/2位操作中，數(shù)據(jù)可以被存儲在與第二字線WLe耦合的存儲單元MC中。在該情況下，位線BL、第二字線WLe、第二串選擇線SSLe、第二地選擇線GSLe、和公共電源線CSL 的操作和表1中描述的操作相同。但是，在2/2位操作中，可以施加截止電壓Voff到第一字線WLo、第一串選擇線SSLo、和第一地選擇線GSLo。利用參考表2和3所描述的上述操作，至少兩個位的數(shù)據(jù)可在單位單元(ina unit cell)被處理。因此，根據(jù)示例性實施例的非易失性存儲器件可以支持多位操作。圖20是根據(jù)本發(fā)明精神的另一個實施例的非易失性存儲器件的電路圖。根據(jù)本實施例的非易失性存器件可以使用圖1中所示的非易失性存儲器件，因此對其重復的描述可以被省略。參考圖20，多個NAND塊，例如，第一和第二 NAND塊NB1和NB2可以彼此層疊?？?以根據(jù)非易失性存儲器件的容量適當選擇NAND塊的數(shù)量，即第一和第二 NAND塊NB1和NB2 的數(shù)量，并且本實施例不受NAND塊的數(shù)量的限制?？梢越Y(jié)合圖1的描述來描述第一和第二 NAND塊NB1和NB2中的層疊NAND單元陣列和信號線。但是，位線BL和公共電源線CSL可以被公共連接到第一和第二 NAND塊NB1和NB2中的第一至第iNAND串NL1至NLi。圖21是根據(jù)示例性實施例的非易失性存儲器件的透視圖。根據(jù)本示例性實施例的非易失性存儲器件可以使用圖19所示的非易失性存儲器件。參考圖21，第一和第二 NAND塊NB1和NB2可以被層疊在襯底110上?？梢越Y(jié)合圖
2110至13的描述來描述第一和第二 NAND塊NB1和NB2的結(jié)構(gòu)。第一和第二 NAND塊NB1和 NB2的第一接觸插件155可以互相垂直連接。并且，第一和第二 NAND塊NB1和NB2的第二接觸插件160也可以互相垂直連接。然而，第一NAND塊NB1中的串選擇線125、字線130和地選擇線135可以通過絕緣層115而與第二 NAND塊NB2中的串選擇線125、字線130和地選擇線135分隔開。因此，第一和第二 NAND塊NB1和NB2被單獨形成，并且可以通過在形成串選擇線125、字線130和地選擇線135的工序中減小縱橫比來提高制造可靠性。圖22是根據(jù)示例性實施例的非易失性存儲器件的電路圖。根據(jù)該示例性實施例的非易失性存儲器件可以對應于圖20所示的非易失性存儲器件的修改示例，因此對其重復的描述將被省略。參考圖22，可以提供各公共電源線CSL，各公共電源線CSL可以在第一和第二 NAND 塊NB1和NB2之間分開。圖23至26是描述用于根據(jù)示例性實施例制造非易失性存儲器件的方法的截面圖。參考圖23，在襯底110上可以形成絕緣層115，并且在絕緣層115上可以形成位線 120a。在位線120a上可以形成中間絕緣層122的第一部分，并且在中間絕緣層122的第一部分上可以形成串選擇線125、字線130、地選擇線135和公共電源線140。在串選擇線125、字線130、地選擇線135和公共電源線140上可以進一步覆蓋形成中間絕緣層122的第二部分。中間絕緣層122被圖示為單層，但其可以包括多個絕緣層的層疊結(jié)構(gòu)。參考圖24，多個第一半導體層150a可以通過在其間插入中間絕緣層122的第三部分來層疊。各第一半導體層150a可以是單晶外延層或多晶層。參考圖25，漏極區(qū)域152和源極區(qū)域154可以通過用雜質(zhì)摻雜第一半導體層150a 來形成。在漏極區(qū)域152中可以形成穿透第一半導體層150a的第一和第二接觸孔153和 156，從而分別暴露位線120a和公共電源線140。此外，可以形成穿透中間絕緣層154并且延伸穿過第一半導體層150a的第三接觸孔157，從而暴露各第一半導體層150a的側(cè)壁。第三接觸孔157可以暴露串選擇線125、字線130和地選擇線135。參考圖26，可以形成第一接觸插件155以填充第一接觸孔153，并且可以形成第二接觸插件160以填充第二接觸孔156。此外，可以在串選擇線125上的第三接觸孔157中形成串選擇柵絕緣層165和串選擇柵電極170，可以在地選擇線140上的第三接觸孔157中形成地選擇柵絕緣層175和地選擇柵電極180，并且可以在字線130上的第三接觸孔157中形成存儲介質(zhì)185和控制柵電極190。圖27是根據(jù)示例性實施例的非易失性存儲器件的透視圖。根據(jù)該示例性實施例的非易失性存儲器件和圖1所示的非易失性存儲器件相類似，因此對其重復的描述可以被省略。參考圖27，核心電路單元270可以被提供在襯底210上。核心電路單元270可以被提供在層疊NAND單元陣列250的下面與信號線230在相同水平或相似水平。核心電路單元270和信號線230可以僅在層疊NAND單元陣列250下面互相連接。在示例性實施例中，核心電路單元270和信號線230可以在層疊NAND單元陣列250的下面排列在相似水平，因此可以簡單地互相連接。
可替代地，至少一些信號線230可以排列在層疊NAND單元陣列250的上面。在示例性實施例中，一些信號線230可以穿過層疊NAND單元陣列250連接到核心電路單元270。圖28是根據(jù)示例性實施例的非易失性存儲器件200的框圖。例如，根據(jù)示例性實施例的非易失性存儲器件20可以0作為圖27所示的非易失性存儲器件的示例。參考圖28，核心電路單元270包括控制邏輯271、行解碼器272、列解碼器273、讀出放大器(sense amplifier) 274和/或頁緩沖器275?？刂七壿?71可以與行解碼器272、列解碼器273和/或頁緩沖器275通信。行解碼器272可以與層疊NAND單元陣列250通過串選擇線SSL、字線WL和/或地選擇線GSL通信。列解碼器273可以與層疊單元陣列250 通過位線BL通信。當信號從層疊NAND單元陣列250輸出時，讀出放大器274可以被連接到列解碼器273，而當信號傳送到層疊NAND單元陣列250時，讀出放大器274可以不被連接到列解碼器273。例如，控制邏輯271可以將行地址信號傳輸?shù)叫薪獯a器272，并且行解碼器272可以對行地址信號進行解碼并且通過串選擇線SSL、字線WL和地選擇線GSL將行地址信號傳輸至層疊NAND單元陣列250?？刂七壿?71可以將列地址信號傳送到列解碼器273或頁緩沖器275，并且列解碼器273可以對列地址信號進行解碼并且通過位線BL將列地址信號傳送到層疊NAND單元陣列250。層疊NAND單元陣列250的信號可以通過列解碼器273被傳送到讀出放大器274，可以被讀出放大器274放大，并且可以通過頁緩沖器275被傳送到控制邏輯271。圖29是根據(jù)示例性實施例的存儲卡400的示意圖。參考圖29，存儲卡400可以包括外殼430中的控制器單元410和存儲單元420?？?制單元410和存儲單元420可以交換電子信號。例如，存儲單元420和控制單元410可以根據(jù)控制單元410的命令來交換數(shù)據(jù)。這樣，存儲卡400可以將數(shù)據(jù)存儲在存儲單元420 中或從存儲單元420中讀取數(shù)據(jù)。例如，存儲單元420可以包括根據(jù)示例性實施例的至少一個非易失性存儲器件。這樣的存儲卡400可以用作各種移動設備的數(shù)據(jù)存儲介質(zhì)。例如，存儲卡400可以包括多媒體卡(MMC)或安全數(shù)據(jù)(SD)卡。圖30是根據(jù)示例性實施例的電子系統(tǒng)500的框圖。參考圖30，電子系統(tǒng)500可以包括可以使用總線540互相通信的處理器單元510、輸入/輸出(I/O)設備530和存儲單元520。處理器單元51可以執(zhí)行編程功能并且可以控制電子系統(tǒng)500。I/O設備530可被用于將數(shù)據(jù)輸入到電子系統(tǒng)500或從電子系統(tǒng)500輸出數(shù)據(jù)。電子系統(tǒng)500可以通過I/O設備530連接到外部設備例如個人計算機(PC)或網(wǎng) 絡，從而可以與外部設備交換數(shù)據(jù)。存儲單元520可以存儲用來操作處理器單元510的代碼和數(shù)據(jù)。例如，存儲單元 420可以包括根據(jù)示例性實施例的至少一個非易矢性存儲器件。例如，這樣的電子系統(tǒng)500可被用于形成各種需要存儲單元520的電子控制設備，例如移動電話、MP3播放器、導航儀、固態(tài)盤(SSD)和家用電器。雖然上文通過參考各個示例性實施例詳細展示并描述了實施例，但本領域技術(shù)人員可以理解，在不脫離本申請權(quán)利要求書的精神和范圍的情況下可以對各實施例在形式和細節(jié)上進行各種變化。
權(quán)利要求
一種具有疊層結(jié)構(gòu)的非易失性存儲器件，該非易失性存儲器件包括疊層NAND單元陣列，其具有至少一個NAND組，該至少一個NAND組包括多個NAND串；以及至少一條信號線，其與所述至少一個NAND組公共耦合。
2.如權(quán)利要求1所述的非易失性存儲器件，還包括襯底，其中所述多個NAND串垂直層疊在該襯底上并且所述至少一條信號線是在該襯底的上面。
3.如權(quán)利要求2所述的非易失性存儲器件，其中所述至少一條信號線包括連接到所述至少一個NAND組的一端的位線。
4.如權(quán)利要求3所述的非易失性存儲器件，其中所述至少一條信號線還包括連接到所述至少一個NAND組的另一端的至少一條公共電源線。
5.如權(quán)利要求3所述的非易失性存儲器件，其中所述至少一條信號線還包括與所述至少一個NAND組耦合的多條字線。
6.如權(quán)利要求5所述的非易失性存儲器件，其中每個所述NAND串包括多個存儲單元，以及所述多條字線與所述至少一個NAND組的所述多個存儲單元耦合。
7.如權(quán)利要求3所述的非易失性存儲器件，其中所述至少一條信號線還包括與所述至少一個NAND組耦合的多條串選擇線。
8.如權(quán)利要求7所述的非易失性存儲器件，其中每個所述NAND串包括多個串選擇晶體管，以及所述多條串選擇線與所述至少一個NAND組的所述多個串選擇晶體管耦合。
9.如權(quán)利要求3所述的非易失性存儲器件，其中所述至少一條信號線還包括與所述至少一個NAND組耦合的至少一條地選擇線。
10.如權(quán)利要求9所述的非易失性存儲器件，其中每個所述NAND串包括至少一個地選擇晶體管，以及所述至少一條地選擇線與所述至少一個NAND組的所述至少一個地選擇晶體管耦合。
11.如權(quán)利要求2所述的非易失性存儲器件，其中所述至少一個NAND組包括以行排列在所述襯底上的多個NAND組。
12.如權(quán)利要求11所述的非易失性存儲器件，其中所述至少一條信號線包括多條位線，以及所述多條位線連接到所述多個NAND組。
13.如權(quán)利要求12所述的非易失性存儲器件，其中所述至少一條信號線還包括多條串選擇線、多條字線、至少一條地選擇線和一條公共電源線，以及所述多條串選擇線、所述多條字線、所述至少一條地選擇線和所述公共電源線與所述多個NAND組耦合。
14.如權(quán)利要求2所述的非易失性存儲器件，其中所述至少一條信號線在該層疊NAND 單元陣列下面。
15.如權(quán)利要求14所述的非易失性存儲器件，其中所述至少一條信號線通過所述襯底上的至少一個垂直插件與所述至少一個NAND組耦合。
16.如權(quán)利要求2所述的非易失性存儲器件，其中所述至少一條信號線包括至少一條位線，在所述層疊NAND單元陣列的下面并且在所述襯底的上面，以及多條串選擇線、多條字線、至少一條地選擇線、和一條公共電源線，都在所述層疊NAND單元陣列的下面并且在所述至少一條位線的上面。
17.如權(quán)利要求2所述的非易失性存儲器件，還包括在所述襯底上的核心電路單元，其中該核心電路單元電連接到所述至少一條信號線。
18.如權(quán)利要求17所述的非易失性存儲器件，其中所述至少一條信號線在所述層疊NAND單元陣列的下面，以及所述核心電路單元和所述至少一條信號線僅在所述層疊NAND單元陣列的下面互相連接。
19.如權(quán)利要求18所述的非易失性存儲器件，其中所述核心電路單元包括行解碼器，該行解碼器連接到多條串選擇線、多條字線和至少一條地選擇線。
20.如權(quán)利要求18所述的非易失性存儲器件，其中所述至少一條信號線包括至少一條位線，所述核心電路單元包括連接到所述至少一條位線的列解碼器。
21.如權(quán)利要求18所述的非易失性存儲器件，其中所述核心電路單元包括行解碼器，連接到所述至少一條信號線的一部分，列解碼器，連接到所述至少一條信號線的另一部分，讀出放大器，與所述列解碼器耦合，頁緩沖器，與所述讀出放大器和所述列解碼器之一耦合，以及控制邏輯，與所述行解碼器、列解碼器和頁緩沖器耦合。
22.如權(quán)利要求2所述的非易失性存儲器件，其中每個所述NAND串包括多個串選擇晶體管，所述至少一條信號線包括連接到所述至少一個NAND組的一端的位線，以及與所述至少一個NAND組的所述多個串選擇晶體管耦合的多條串選擇線，以及每個所述NAND串的所述多個串選擇晶體管包括至少一個耗盡模式串選擇晶體管。
23.如權(quán)利要求22所述的非易失性存儲器件，其中所述至少一個NAND組的NAND串的數(shù)量與每個所述NAND串的串選擇晶體管的數(shù)量相等。
24.如權(quán)利要求23所述的非易失性存儲器件，其中每個所述NAND串的所述多個串選擇晶體管包括一個增強模式串選擇晶體管和其它耗盡模式串選擇晶體管，以及所述至少一個NAND組的每個增強模式串選擇晶體管與所述多條串選擇線一一對應地華禹合。
25.如權(quán)利要求22所述的非易失性存儲器件，其中每個所述NAND串的串選擇晶體管的數(shù)量小于所述至少一個NAND組的NAND串的數(shù)量。
26.如權(quán)利要求22所述的非易失性存儲器件，其中所述至少一個NAND組的NAND串的數(shù)量是2k，每個所述NAND串的串選擇晶體管的數(shù)量是m，其中m = 2Xk，k > 2。
27.如權(quán)利要求26所述的非易失性存儲器件，其中所述每個NAND串的所述串選擇晶體管包括k個增強模式串選擇晶體管和k個耗盡模式串選擇晶體管。
28.如權(quán)利要求27所述的非易失性存儲器件，其中每個所述串選擇線與所述至少一個 NAND組的2k—1個增強模式串選擇晶體管耦合。
29.如權(quán)利要求2所述的非易失性存儲器件，其中所述至少一個NAND組包括至少一個第一 NAND組和至少一個第二 NAND組，所述至少一個第一 NAND組包括垂直層疊在所述襯底上的多個第一 NAND串，所述至少一個第二 NAND組包括面對所述多個第一 NAND串排列的多個第二 NAND串，以及所述至少一條信號線在所述襯底上并與所述至少一個第一 NAND組和所述至少一個第二 NAND組中的至少一個耦合。
30.如權(quán)利要求29所述的非易失性存儲器件，其中所述至少一條信號線包括連接到所述至少一個第一 NAND組和所述至少一個第二 NAND組的一些端的至少一條位線。
31.如權(quán)利要求30所述的非易失性存儲器件，其中所述至少一條信號線還包括連接到所述至少一個第一 NAND組和所述至少一個第二 NAND組的其它端的至少一條公共電源線。
32.如權(quán)利要求30所述的非易失性存儲器件，其中所述至少一條信號線包括多條第一字線，與所述至少一個第一 NAND組耦合；以及多條第二字線，與所述至少一個第二 NAND組耦合。
33.如權(quán)利要求32所述的非易失性存儲器件，其中所述多條第一字線在所述層疊NAND單元陣列的下面，以及所述多條第二字線在所述層疊NAND單元陣列的上面。
34.如權(quán)利要求30所述的非易失性存儲器件，其中所述至少一條信號線還包括多個第一串選擇線，與所述至少一個第一 NAND組耦合；以及多個第二串選擇線，與所述至少一個第二 NAND組耦合。
35.如權(quán)利要求34所述的非易失性存儲器件，其中所述多個第一串選擇線在所述層疊NAND單元陣列的下面，以及所述多個第二串選擇線在所述層疊NAND單元陣列的上面。
36.如權(quán)利要求30所述的非易失性存儲器件，其中所述至少一條信號線還包括至少一條第一地選擇線，與所述至少一個第一 NAND組公共耦合；以及至少一條第二地選擇線，與所述至少一個第二 NAND組公共耦合。
37.如權(quán)利要求36所述的非易失性存儲器件，其中所述至少一條第一地選擇線在所述層疊NAND單元陣列的下面，以及所述至少一條第二地選擇線在所述層疊NAND單元陣列的上面。
38.一種具有層疊結(jié)構(gòu)的非易失性存儲器件，該非易失性存儲器件包括層疊在襯底上面的多個NAND塊，其中每個所述NAND塊包括如權(quán)利要求1所述的非易失性存儲器件，每個所述NAND塊的所述多個NAND串垂直層疊在所述襯底上面，并且所述至少一條信號線在所述襯底上面。
39.如權(quán)利要求38所述的非易失性存儲器件，其中所述多個NAND塊中最下面的NAND 塊的至少一條信號線包括在所述最下面的NAND塊的層疊NAND單元陣列下面且在所述襯底上面的至少一條位線，并連接到所述最下面的NAND塊的至少一個NAND組。
40.如權(quán)利要求39所述的非易失性存儲器件，其中所述多個NAND塊中的所述最下面的NAND塊的所述至少一條信號線包括在所述最下面的NAND塊的層疊NAND單元陣列下面且在所述襯底上面的至少一條公共電源線，并連接到所述最下面的NAND塊的所述至少一個NAND組。
41.如權(quán)利要求39所述的非易失性存儲器件，其中每個NAND塊的所述至少一條信號線包括多條串選擇線、多條字線、至少一條地選擇線和至少一條公共電源線。
42.一種具有層疊結(jié)構(gòu)的非易失性存儲器件，所述非易失性存儲器件包括至少一組半導體層；多個控制柵電極，在所述至少一組半導體層的至少一個側(cè)表面上，所述多個控制柵電極垂直延伸穿過所述至少一組半導體層；以及至少一條位線，公共連接到所述至少一組半導體層。
43.如權(quán)利要求42所述的非易失性存儲器件，還包括襯底，其中所述至少一組半導體層垂直層疊在所述襯底上面，并且所述至少一條位線在所述襯底上面。
44.如權(quán)利要求43所述的非易失性存儲器件，還包括至少一個第一接觸插件，將所述至少一條位線連接到所述至少一組半導體層。
45.如權(quán)利要求44所述的非易失性存儲器件，其中所述至少一個第一接觸插件穿透所述至少一組半導體層并在所述襯底上垂直延伸。
46.如權(quán)利要求43所述的非易失性存儲器件，還包括多條字線，連接到所述多個控制柵電極。
47.如權(quán)利要求46所述的非易失性存儲器件，其中所述至少一條位線在所述至少一組半導體層的下面并且在所述襯底的上面，以及所述多條字線在所述至少一組半導體層和所述至少一條位線之間。
48.如權(quán)利要求43所述的非易失性存儲器件，還包括多個存儲介質(zhì)，在所述多個控制柵電極和所述至少一組半導體層之間。
49.如權(quán)利要求48所述的非易失性存儲器件，其中所述多個存儲介質(zhì)包括多個隧道絕緣層，在所述至少一組半導體層的上面，多個電荷存儲層，在所述多個隧道絕緣層的上面，以及多個阻擋絕緣層，在所述多個電荷存儲層的上面。
50.如權(quán)利要求43所述的非易失性存儲器件，還包括多個串選擇柵電極，在所述至少一組半導體層的一個側(cè)表面上并在所述襯底上垂直延伸；以及多條串選擇線，連接到所述多個串選擇柵電極。
51.如權(quán)利要求50所述的非易失性存儲器件，還包括至少一個地選擇柵電極，在所述至少一組半導體層的一個側(cè)表面上并且在所述襯底上垂直延伸；以及至少一條地選擇線，連接到所述至少一個地選擇柵電極。
52.如權(quán)利要求51所述的非易失性存儲器件，其中所述至少一條位線在所述至少一組半導體層的下面并且在所述襯底的上面，以及所述多條串選擇線和所述至少一條地選擇線在所述至少一組半導體層和所述至少一條位線之間。
53.如權(quán)利要求43所述的非易失性存儲器件，還包括公共電源線，連接到所述至少一組半導體層。
54.如權(quán)利要求53所述的非易失性存儲器件，其中所述至少一組半導體層包括源極區(qū)域和圍繞所述源極區(qū)域的本體區(qū)域，以及所述公共電源線連接到所述源極區(qū)域和所述本體區(qū)域。
55.如權(quán)利要求54所述的非易失性存儲器件，還包括至少一個第二接觸插件，穿透所述至少一組半導體層，并將所述公共電源線連接到所述至少一組半導體層的所述源極區(qū)域和所述本體區(qū)域。
56.如權(quán)利要求43所述的非易失性存儲器件，其中所述多個控制柵電極包括多個第一控制柵電極，在所述至少一組半導體層的至少一個側(cè)表面上，并且在所述襯底上垂直延伸穿過所述至少一組半導體層，以及多個第二控制柵電極，在所述至少一組半導體層的另一個側(cè)表面上與所述多個第一控制柵電極相對，并且在所述襯底上垂直延伸穿過所述至少一組半導體層，以及所述至少一條位線連接到所述至少一組半導體層。
57.如權(quán)利要求56所述的非易失性存儲器件，還包括多條第一字線，連接到所述多個第一控制柵電極；以及多條第二字線，連接到所述多個第二控制柵電極。
58.如權(quán)利要求57所述的非易失性存儲器件，其中所述多條第一字線在所述至少一組半導體層的下面并且在所述襯底的上面，以及所述多條第二字線在所述至少一組半導體層的上面。
59.如權(quán)利要求56所述的非易失性存儲器件，還包括多個第一串選擇柵電極，在所述至少一組半導體層的一個側(cè)表面上并且在所述襯底上垂直延伸；以及多個第二串選擇柵電極，排列在所述至少一組半導體層的另一個側(cè)表面上與所述多個第一串選擇柵電極相對，并且在所述襯底上垂直延伸。
60.如權(quán)利要求59所述的非易失性存儲器件，還包括多個第一串選擇線，連接到所述多個第一串選擇柵電極；以及多個第二串選擇線，連接到所述多個第二串選擇柵電極。
61.如權(quán)利要求60所述的非易失性存儲器件，其中所述多個第一串選擇線在所述至少一組半導體層的下面并且在所述襯底的上面，以及其中所述多個第二串選擇線在所述至少一組半導體層的上面。
62.如權(quán)利要求56所述的非易失性存儲器件，還包括至少一個第一地選擇柵電極，在所述至少一組半導體層的一個側(cè)表面上且在所述襯底上垂直延伸；以及至少一個第二地選擇柵電極，排列在所述至少一組半導體層的另一個側(cè)表面上與所述至少一個第一地選擇柵電極相對，并且在所述襯底上垂直延伸。
63.如權(quán)利要求62所述的非易失性存儲器件，還包括至少一條第一地選擇線，連接到所述至少一個第一地選擇柵電極；以及至少一條第二地選擇線，連接到所述至少一個第二地選擇柵電極。
64.如權(quán)利要求63所述的非易失性存儲器件，其中所述至少一條第一地選擇線在所述至少一組半導體層的下面并且在所述襯底的上面，以及其中所述至少一條第二地選擇線在所述至少一組半導體層的上面。
65.如權(quán)利要求56所述的非易失性存儲器件，還包括連接到所述至少一組半導體層的公共電源線。
66.如權(quán)利要求56所述的非易失性存儲器件，其中所述至少一組半導體層包括以行排列在所述襯底上的多組半導體層。
67.如權(quán)利要求66所述的非易失性存儲器件，其中所述至少一條位線包括在所述多組半導體層的下面并且在所述襯底的上面的多條位線。
68.一種存儲卡，包括包括權(quán)利要求1所述的非易失性存儲器件的存儲單元；以及配置成控制所述存儲單元的控制器單元。
69.一種電子系統(tǒng)，包括包括權(quán)利要求1所述的非易失性存儲器件的存儲單元；通過總線與所述存儲單元通信的處理器單元；以及與所述總線通信的輸入/輸出設備。
全文摘要
提供了具有層疊結(jié)構(gòu)的非易失性存儲器件以及包括該非易失性存儲器件的存儲卡和電子系統(tǒng)。非易失性存儲器件可以包括襯底。層疊NAND單元陣列可以具有至少一個NAND組，每個NAND組可以包括垂直層疊在襯底上面的多個NAND串。至少一條信號線可以排列在襯底上從而與所述至少一個NAND組公共耦合。
文檔編號H01L27/115GK101853858SQ20101017172
公開日2010年10月6日申請日期2010年1月14日優(yōu)先權(quán)日2009年1月14日
發(fā)明者崔相武, 慶龍九, 成政憲, 樸允童, 李太熙, 金元住申請人:三星電子株式會社

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