專利名稱：集成電路結構的制作方法
技術領域：
本發(fā)明涉及一種集成電路結構，特別涉及一種集成電路的電源供應結構。
背景技術：
對于集成電路的操作而言，必須適當的供應及分配電源。對此需要有適當的操作 電壓VDD及VSS的分配。圖1是一半導體芯片的俯視圖，其示出用以分配芯片的操作電壓 VDD及VSS的配電系統(tǒng)。VDD線10形成一格網(mesh)，其分布于整個各自的芯片且載有操 作電壓VDD。VSS線14也形成一格網，其分布于整個各自的芯片且載有操作電壓VSS。VDD 焊盤12及VSS焊盤16形成于各自的半導體芯片的上表面，以從芯片外側分別接收電壓VDD 及電壓VSS。在形成具有小尺寸的電路的先進技術中，設計的復雜度大幅性增加，而引發(fā)高電 力耗損。因此，需要大量的電源焊盤12及16來供應內部電路電流。另外，需要密集的電源 格網，使電源電壓降(IR drop)最小化。由于受限于焊盤間距(pad-pitch)，無法縮小焊盤 12及16的尺寸，焊盤12及16占用了大量的芯片面積，其約占了 20%至30%甚至更大。另 外，電源格網占用了重要的布線資源，此明顯增加了芯片尺寸及制造成本。圖2是一芯片的剖面示意圖，其示出電源如何經由凸塊(bump) 18、電源焊盤12及 16、電源格網10及14以及相連的金屬線22及介層窗(via) 24而供應至晶體管28。需注意 的是電源在抵達晶體管28之前須通過多個金屬線及介層窗。因此電源格網10及14與晶 體管28之間的有效電阻值包含金屬線22及疊置介層窗24的電阻值，其高達幾十歐姆，因 而提高電流_電阻(current-resistance，IR)所造成的壓降。圖1及圖2所示的公知電源 供應系統(tǒng)的另一問題在于疊置金屬線22及疊置介層窗24占了原本可使用于布線的芯片面 積，其妨礙了信號布線并且變得擁塞。

發(fā)明內容
本發(fā)明的目的在于克服現(xiàn)有技術中的上述缺陷。根據本發(fā)明一實施例，一種集成電路結構，包括一芯片，包括一基底；以及一電 源分配網絡。電源分配網絡包括多個電源硅通孔電極，穿過基底，其中電源硅通孔電極構 成一柵網；以及多個金屬線，位于一底層金屬化層中，其中金屬線將電源硅通孔電極耦接至 位于基底上的集成電路裝置。根據本發(fā)明另一實施例，一種集成電路結構，包括一芯片，包括一半導體基底；多個第一 VDD硅通孔電極，穿過半導體基底；多個第 一 VSS硅通孔電極，穿過半導體基底，其中第一 VDD硅通孔電極及第一 VSS硅通孔電極形成 一第一柵網，且在第一柵網的每一行及每一列中呈現(xiàn)交替排列圖案；一晶體管，位于半導體 基底的一前側上；多個第一重布局線，位于半導體基底的一相對于前側的背側上，其中每一 第一重布局線電性耦接至部分的第一 VDD硅通孔電極；以及多個第二重布局線，位于半導 體基底的背側上，其中每一第二重布局線電性耦接至部分的第一 VSS硅通孔電極。
4
本發(fā)明的優(yōu)點包括了降低芯片面積使用、降低電源布線所造成信號布線的阻礙、 以及降低電源電壓降(IR drop)。


圖1示出公知電源格網俯視圖。圖2示出公知電源格網的局部剖面示意圖。圖3A至圖3B示出根據本發(fā)明一實施例的芯片背側示意圖，其中電源柵網由多個 硅通孔電極所構成。圖4示出根據本發(fā)明一實施例的芯片背側示意圖，其中重布局線加入于圖3的結 構中。圖5示出圖3的結構的剖面示意圖。圖6A至圖6B及圖7示出用于具有一個以上功能區(qū)塊的芯片的電源供應系統(tǒng)。圖8示出傳導電源的電源硅通孔電極的局部配置。圖9示出具有硅通孔電極的電源柵網的設計方法流程圖。圖10及圖14-圖19示出設置電源硅通孔電極的方法流程圖。圖11示出芯片代表及各自電源硅通孔電極的劃分示意圖。圖12示出具有次區(qū)域及多個巨集的芯片代表。圖13示出次區(qū)域及位于次區(qū)域內的巨集。圖20A及圖20B示出環(huán)繞一巨集的電源硅通孔電極以及各自的重布局線的放大 圖。其中，附圖標記說明如下公知
10 ‘VDD 線；
12 .VDD焊盤
14 ‘VSS 線；
16 .VSS焊盤
18 -凸塊；
22 金屬線；
24 介層窗；
28 -晶體管。
實施例30、32、30_1、30_2、32_1、32_2、30_4、30_5、32_4、32_5 硅通孔電極；34 基底；35,60,62 金屬線；38 點；40、40，、40，，、42、42，、42” 重布局線；44 凸塊；46 底層凸塊金屬化層；
5
52 封裝；53 晶體管；56、130 次區(qū)域；58 邊界；100 芯片；134_1、134_2 芯片級巨集；134_3 巨集；136、138 芯片面積；110、112、114、116、118、120、122、124、126、128、130、202、204、206、208、210、212、 214、216、218、300、302、304、400、402、404、406、408、410、412、500、502、504、506、508、510、 512、514、516、600、602、604、606、608、610、612、614、616、700、702、704、706、708、710、712、 714、716、718、720、800、802、804、806、808、810、812、814、816、818、820 步驟；D1、D2 柵網尺寸；S 小柵網空間。
具體實施例方式以下說明本發(fā)明實施例的制作與使用。然而，可輕易了解本發(fā)明實施例提供許多 合適的發(fā)明概念而可實施于廣泛的各種特定背景。所揭示的特定實施例僅僅用于說明以特 定方法制作及使用本發(fā)明，并非用以局限本發(fā)明的范圍。以下揭示一種新穎的電源分配網絡及其設計方法，電源分配網絡包括一電源柵網 (power grid)，用以供應電源至集成電路。請參照圖3A，其示出芯片100的背側圖，其中背側為不具有有源(active)裝 置(例如，形成于其上的晶體管)的一側。背側為芯片100前側的一相對側，集成電 路裝置，例如晶體管(未示出于圖3，請參照圖5)，形成于前側上。硅/基底通孔電極 (through-silicon/substrate via, TSV) 30 及 32 穿過基底 34 (未示出于圖 3，請參照圖 5) 且自背側延伸至前側?；?4可為一半導體基底，例如一硅基底。硅通孔電極30用于傳導 正操作電壓VDD至芯片100內的集成電路，因而可稱之為VDD硅通孔電極。硅通孔電極32 用于傳導操作電壓VSS(其可為電性接地)至芯片100內的集成電路，因而可稱之為VSS硅 通孔電極。硅通孔電極30及32也可稱之為電源硅通孔電極。硅通孔電極30及32分布成 一周期性圖案，且大體上分布于整個芯片100上。亦即，硅通孔電極30及32的分布是從芯 片100的中心至靠近芯片100的邊緣。在另一實施例中，硅通孔電極30及32分布的區(qū)域 涵蓋了芯片100區(qū)域的以上，甚至涵蓋了芯片100區(qū)域的5%、20%、50%或80%以上。 在一實施例中，VDD硅通孔電極30及VSS硅通孔電極32沿著平行于芯片100邊緣的平行線 (請參照圖8)作水平排列。在其他實施例中，VDD硅通孔電極30及VSS硅通孔電極32沿 著對角線作斜對角排列，如圖3A的虛線所示?？梢岳斫獾氖荲DD硅通孔電極30及VSS硅 通孔電極32可排列成其他圖案，例如鋸齒形(zigzag)，如圖3B的虛線所示。巨集(marco) A及巨集B(其中“巨集”用語將于本文后續(xù)作說明)彼此靠近。只有形成兩列的硅通孔電 極。VDD硅通孔電極30形成鋸齒形圖案，且VSS硅通孔電極32形成鋸齒形圖案。每一硅通孔電極30及32的尺寸小于10 μ mX 10 μ m。在一實施例中，每一硅通孔電極30及32的尺寸約為6 μ mX6 μ m。當設計硅通孔電極30及32時，可先設計多個柵網， 而一個以上的柵網具有不同的柵網尺寸(相鄰柵網節(jié)點之間的距離)。在一實施例中，柵網 之中最大的柵網的柵網尺寸約為30 μ m。最大的柵網可進一步劃分形成具有較小尺寸的小 柵網。舉例來說，請參照圖3A，硅通孔電極30及32位于具有柵網尺寸Dl的柵網上，而點 38屬于小于硅通孔電極30及32的柵網的一柵網(具有柵網尺寸D2)。硅通孔電極30及 32可放置于最大柵網的柵網節(jié)點上。若需要更多的電源硅通孔電極時，可將額外電源硅通 孔電極設置于小柵網上。由于柵網尺寸明顯小于芯片100的尺寸，因而具有許多的硅通孔 電極30及32，其中柵網大于30 μ mX 30 μ m，或甚至大于250 μ mX 250 μ m。圖3A及圖3B僅示出硅通孔電極30及32。在圖4中，亦示出背側的重布局線 (redistribution line, RDL)40及42。圖4亦為芯片100的背側示意圖。重布局線40內 連接至硅通孔電極30，而重布局線42內連接至硅通孔電極32。凸塊(bump) 44電性連接至 重布局線40/42以及硅通孔電極30/32，且連接至外部界面。圖5示出圖4中結構的剖面示意圖，其為圖4中沿5-5線或5’ _5’線的剖面示意 圖。需注意的是硅通孔電極30及32位于芯片100內，而重布局線40及42、底層凸塊金屬 化層(under-bump metallurgy，UBM) 46及凸塊44位于封裝52內。硅通孔電極30及32連 接至或接觸于或終止于底層金屬化層(所公知的Ml)。硅通孔電極30及32有時會電性耦 接至由Ml上方的金屬化層(所公知的M2)所形成的金屬特征部件(metal feature)。在 金屬化層Ml及M2中，金屬線可僅使用于區(qū)域性連接(local connection)(請參照圖8的 金屬線60及62)，其將硅通孔電極的電源連接至附近的集成電路裝置，例如晶體管53。電 源布線(硅通孔電極30及32的電性連接)可由金屬化層M3來形成或否，而若有的話，由 金屬化層M3所構成的電源布線也是非常少。因此，電源布線限于較低的金屬化層。在一實 施例中，沒有電源布線是由頂層金屬化層(頂層金屬)或是用以形成焊盤(未示出，其露出 于芯片100的上表面)的焊盤層(未示出)所形成。相較之下，盡管圖5所示的信號硅通 孔電極連接至芯片100的背側，然而信號硅通孔電極也可連接至頂層金屬以及露出于芯片 100上表面的金屬焊盤。由于硅通孔電極30及32取代了經由芯片100上表面至金屬化層 Ml之中的多重金屬線及介層窗而直接連接至金屬化層M1，因此電源布線并不會嚴重妨礙 信號布線。同樣地，不需要在芯片100的上表面形成電源焊盤。若一巨集(請參照圖5、圖6A及圖6B，也稱作硬體巨集(hard marco))的設置妨 礙所有低層金屬布線(Ml及M2)，沒有硅通孔電極可形成于硬體巨集區(qū)，而電源硅通孔電極 30及32必須形成于硬體巨集附近。因此，具有疊置的介層窗的金屬層(金屬線35)可用于 連接巨集內的電路與硅通孔電極30及32，如圖5所示。在一實施例中，如圖3A所示，硅通孔電極30及32均勻地分部于整個芯片100。 可以理解的是芯片100可包括不同的功能區(qū)塊，例如控制器、算術邏輯單元(arithmetic logic imit，ALU)、存儲器等等，且功能區(qū)塊的電源供應需求不同。圖6A示出芯片100劃分 成次區(qū)域(sub-region/tile) 56的一實施例。在本實施例中，不同的次區(qū)域可具有不同的 硅通孔電極30及32密度。舉例來說，在一次區(qū)域中，硅通孔電極30及32可設置于最大的 柵網節(jié)點(如圖6A中所標示的“大柵網”)，而在其他次區(qū)域中，硅通孔電極30及32除了 設置于最大的柵網節(jié)點外，也可設置于較小的柵網(如圖6A中所標示的“小柵網”)。再者， 對于需要較大電流的這些功能區(qū)塊來說，例如存儲器巨集(如圖6A所示的“巨集”)，需加入更多的硅通孔電極30及32。在一實施例中，加入的硅通孔電極30及32可位于巨集周圍， 以降低每一硅通孔電極30及32所載入的電流，而降低硅通孔電極30及32內的電遷移。圖6B示出硅通孔電極30及32的離柵網(off-grid)配置。舉例來說，當巨集1 及巨集2彼此相鄰，硅通孔電極30及32需設置于其間。然而，硅通孔電極30及32不會位 于任何大或小的柵網的柵網節(jié)點上。因此，硅通孔電極30及32為離柵網型硅通孔電極。若相鄰的次區(qū)域56及各自的功能區(qū)塊需要相同的電源供應電壓VDD (及/或 VSS)，硅通孔電極30及32可設置于次區(qū)域56之間的邊界58，使硅通孔電極30及32可被 相鄰的功能區(qū)塊56所共用。在另一實施例中，如圖7所示，相鄰的功能區(qū)塊56需要不同的 電源供應電壓。舉例來說，一功能區(qū)塊所需的操作電壓不同于與其相鄰的功能區(qū)塊。因此， 硅通孔電極30及32可設置于兩相對側，而不位于對應的次區(qū)域56之間的邊界58。因此， 形成了電壓島(voltage island)，一電壓島的操作電壓VDD/VSS不同于相鄰的功能區(qū)塊的 操作電壓。圖8示出如何將操作電壓VDD及VSS配送至硅通孔電極30及32之間的區(qū)域，其 示出硅通孔電極30及32以及與其連接的金屬線。金屬線60連接至硅通孔電極30，且載入 操作電壓VDD。金屬線62連接至硅通孔電極32，且載入操作電壓VSS。金屬線60及62可 位于金屬化層Ml內(請參照圖5)。再者，額外金屬線(未示出)形成于金屬化層M2內，其 中金屬化層M2內的額外金屬線可垂直于金屬化層Ml內的金屬線60及62。需注意的是圖 8示出水平排列的硅通孔電極30及32。本領域普通技術人員可理解如何將金屬化層Ml及 M2內的金屬線進行布線，以配合呈垂直排列、對角排列等的硅通孔電極30及32。圖9示出利用硅通孔電極設計電源柵網的方法流程圖。如步驟110所示，首先決 定出用來設置硅通孔電極30及32(請參照圖3)的柵網，其中柵網包括一最大柵網及多個 小的柵網，其小于最大柵網?？苫诟髯孕酒械碾娐穪頉Q定最大柵網及小的柵網的適當 尺寸。硅通孔電極30及32 (請參照圖3A、圖3B、圖6A、圖6B及圖7)可設置于最大柵網上， 也可設置于小的柵網上。接著，進行步驟112，決定芯片的邊界、決定用于設置功能區(qū)塊的各 自芯片的次區(qū)域(請參照圖6及圖7)以及決定次區(qū)域的邊界。功能區(qū)塊僅設置于各自的 次區(qū)域內。接著，進行步驟114，若芯片包括巨集，例如存儲器巨集，決定用于巨集的次區(qū)域。 再者，估計巨集所需的電源，以計算出巨集的硅通孔電極的適當總量。接著將硅通孔電極加 入于由步驟110所決定出的柵網。由于最大柵網的柵網節(jié)點已設置了硅通孔電極30及32， 因此額外硅通孔電極可加入于小的柵網。請參照步驟116，設計背側重布局線(RDL)網絡(請參照圖4及圖5的重布局線 40及42)，以對準硅通孔電極30及32的位置。重布局線40及42分別內連接至硅通孔電 極30及32。接著，評估硅通孔電極30及32的柵網，如步驟118。此評估包括寄生信息的 估算(如步驟120)，例如寄生電容，以了解設計規(guī)格是否符合，如步驟124。另外，估算通過 硅通孔電極30及32的電流(如步驟122)，以評估硅通孔電極30及32的電遷移。電遷移 大于規(guī)格(如步驟126)所定義，電源柵網需進行微調(如步驟128)，舉例來說，加入更多的 硅通孔電極30及32，用以分擔硅通孔電極30及32所載入的高電流。再者，由于硅通孔電極30及32以及金屬化層Ml及M2(參照圖5)所形成的金屬 線內的電流，可估算由電源布線路經內的電流電阻(current-resistance，IR)所造成的電壓降，以看出規(guī)格是否符合。若規(guī)格不符，則進行更多的微調(如步驟128)，舉例來說，加入 更多的硅通孔電極30及32，用以分擔硅通孔電極30及32 (或金屬線)所載入的高電流及 /或擴大這些具有高電阻的金屬線60及62 (請參照圖8)。評估柵網(如步驟118)與微調 (如步驟128)之間的步驟可重復，直至電源布線的電源電壓降及電遷移符合規(guī)格(如步驟 130)為止。圖10示出硅通孔電極設置方法流程圖，其中電源硅通孔電極設置于芯片上。在配 置及布線的技藝中，硅通孔電極也稱為硅通孔電極焊盤(TSVpad)。需注意的是可進行圖10 所示的步驟來進行芯片布局(layout)。在本文中，由于在設置電源硅通孔電極的時間點上， 尚未制作實體電路，且于布局圖上進行該設置，因此此布局圖可稱作集成電路代表。后續(xù)說 明的電源硅通孔電極的設置始于芯片代表(標示為100)及基底代表，兩者并非實體芯片及 實體基底。在形成包括設置電源硅通孔電極的布局圖之后，布局圖存儲于一存儲媒體，其可 為計算機的硬盤(hard drive)、磁帶、碟片等等。再者，圖10所示的步驟以及相關的流程 圖，如圖14至圖19所示，可由計算機來執(zhí)行。布局圖可實施于半導體芯片。因此，布局圖 也可表示為實體芯片結構。在后續(xù)段落中，芯片代表也稱作芯片。請參照圖10，首先，在芯片代表上設置柵網，如步驟202。柵網設置可包括最大柵 網及多個小的柵網，如之前所述。舉例來說，在圖12及圖13中，上方設置電源硅通孔電極 30_1、32_1、30_2、32_2的柵網為最大柵網，而上方設置電源硅通孔電極30_4、32v4的柵網 為小的柵網。接著，如步驟204所示，整個芯片被劃分成一芯片級(chip level)、一次區(qū)域級 (tile level)、及一巨集級(macro level)。請參照圖11，一芯片包括一或多個次區(qū)域，其中 次區(qū)域依據功能來定義。舉例來說，在圖12中，芯片100包括次區(qū)域130，一次區(qū)域可包括 一或多個巨集，其中巨集為芯片上的區(qū)塊，區(qū)塊不可設置電源硅通孔電極，且示出芯片級電 源硅通孔電極、次區(qū)域級電源硅通孔電極及巨集級電源硅通孔電極。圖13示出次區(qū)域130 的一范例，其包括巨集134_3。再者，如圖11所示，芯片可包括一或多個巨集位于芯片級正 下方，但未位于次區(qū)域內。圖12示出芯片級巨集134_1(其為存儲器巨集)及芯片級巨集 134_2(其為輸入/輸出(IO)巨集)的一范例。整個芯片劃分使硅通孔電極的設置較不復 雜。圖11示出每一芯片級、次區(qū)域級及巨集級可包括電源硅通孔電極，其分別稱為芯片級 硅通孔電極、次區(qū)域級硅通孔電極及巨集級硅通孔電極。請參照圖10，步驟206、300及208定義出如何設置次區(qū)域級硅通孔電極及巨集級 硅通孔電極。一般而言，將芯片內所有次區(qū)域一一進行處理(如步驟206)直至完成芯片內 所有次區(qū)域的處理(如步驟208)。電源硅通孔電極設置于每一次區(qū)域，如步驟300。圖14 示出進行次區(qū)域級設置的細節(jié)，且將于本文后續(xù)段落說明。接著，在步驟600中，芯片級硅通孔電極設置于剩下的芯片面積，其未設置巨集級 與次區(qū)域級硅通孔電極。圖17示出設置芯片級硅通孔電極的細節(jié)。步驟210為區(qū)域電源 連接(local power connection)的建立，其示出于圖8中且已于前述段落說明。接著，建立背側重布局線網絡(如步驟212，請參照圖4)。背側重布局線網絡的建 立包括步驟214、216、700、218及800?？梢岳斫獾氖窃谝浑娫从?power domain)內的VDD 硅通孔電極不能連接至另一具有不同VDD電壓的電源域內的VDD硅通孔電極。每一電源域 可具有一 VDD電壓及一 VSS電壓，且不同的電源域可具有(或不具有)不同的VDD電壓及/或VSS電壓。每一次區(qū)域可屬于一電源域。芯片級硅通孔電極也可屬于一電源域或被視 為不屬于任何電源域。在一個或以上的次區(qū)域內的電源域可與芯片級硅通孔電極的電源域
纟口口。請參照步驟214，若有多重域時，在一芯片中定義出多重域。為每一電源域(如步 驟216)建立一重布局線網絡。重布局線網絡的細節(jié)可參照圖4及圖5，且已于前述段落說 明。為芯片內每一電源域建立重布局線網絡，直至完成所有電源域，如步驟218。在步驟800 中，也可處理不屬于任何電源域的芯片級硅通孔電極，且建立對應的重布局線網絡。另外， 在芯片級硅通孔電極屬于其中一電源域的實施例中，芯片級硅通孔電極的重布局線網絡已 在步驟214、216、700(請參照圖18)及218中形成。因此，步驟800可略過。若芯片僅包含 一電源域，步驟216、700及218可略過。圖14示出次區(qū)域級設置的流程圖及圖10中步驟300的細節(jié)。圖14示出在一次 區(qū)域中電源硅通孔電極的設置，而對于所有次區(qū)域的硅通孔電極設置示出于圖10中的回 圈步驟206、300及208。需注意的是巨集的設置是彼此靠近，區(qū)間(inter-block)硅通孔 電極設置于巨集之間。請參照圖13，硅通孔電極30_4及32_4設置于巨集134_3之間，被 巨集所占用的芯片面積(如，標示136)全方位放大而形成延伸巨集(稱之為虛擬巨集，圖 14的步驟302)。在每一方向中，各自的邊界向外延伸至少一半的小柵網空間S，且虛擬巨 集的芯片面積擴展至標號138，如圖13所示。每一方向的放大量可為一倍的小柵網空間S、 1. 5S、2S以此類推。相鄰的巨集至少放大0. 5S時，相鄰的虛擬巨集的邊靠邊，而在相鄰的巨 集134_3之間形成空間S，其足以設置區(qū)間硅通孔電極30_4及32_4。圖14的步驟304示 出巨集的設置。在巨集設置之后，可設置電源硅通孔電極。步驟400及500分別為關于巨 集級硅通孔電極設置與次區(qū)域級硅通孔電極，其細節(jié)分別示出于圖15及圖16。圖15示出在一次區(qū)域中設置巨集級硅通孔電極。首先，檢索次區(qū)域中所有巨集 而形成一巨集清單，如步驟402。接著選擇每一巨集(如步驟404)并進行處理，如步驟 406-410。在步驟406中，巨集級硅通孔電極設置于每一巨集的周圍。舉例來說，在圖13中， 形成巨集級硅通孔電極30_4、32_4、30_5及32_5。巨集級硅通孔電極30_4及32_4為區(qū)間 硅通孔電極，而巨集級硅通孔電極30_5、32_5不是區(qū)間硅通孔電極。通常巨集級硅通孔電 極30_4、32_4、30_5及32_5設置于小的柵網的柵網節(jié)點上，因而稱之為密集硅通孔電極。在 設置硅通孔電極時，并未決定電源硅通孔電極是否為VDD硅通孔電極或是VSS硅通孔電極。 因此，可進行一額外步驟408來設定每一巨集級硅通孔電極30_4、32_4、30_5及32_5的屬 性(VDD硅通孔電極或VSS硅通孔電極)。再者，硅通孔電極屬性設定也需考慮硅通孔電極 的型式(圖案)，例如是否為水平型式、垂直型式、對角線型式或是鋸齒型式，如先前段落所 述。設置每一巨集，如步驟412。在將巨集級硅通孔電極設置于次區(qū)域內之后，次區(qū)域內剩余的芯片面積也需設置 次區(qū)域級硅通孔電極，如圖14的步驟500所示。圖16示出步驟500的細節(jié)。請參照圖16， 檢索次區(qū)域內所有巨集而形成一巨集清單，如步驟502。接著一一選擇每一巨集(如步驟 504)并進行處理，如步驟506及508。次區(qū)域內被巨集所占用的芯片面積不能設置電源硅通 孔電極。芯片面積的周圍也設置了密集巨集級硅通孔電極(如圖15所示)，因此也無法設 置硅通孔電極。因此，需設定巨集級硅通孔電極阻隔區(qū)，以指示這些芯片面積無法設置次區(qū) 域級硅通孔電極(如步驟506)，而次區(qū)域的剩余芯片面積可設置次區(qū)域級硅通孔電極。次區(qū)域中所有巨集需設定阻隔區(qū)，例如圖13的134_3。因此，次區(qū)域級硅通孔電極(如圖13 的硅通孔電極30_2及32_2所示)可設置于最大柵網，如步驟512。接著，設定次區(qū)域級硅 通孔電極的屬性及型式(圖案)(如步驟514及516)，其相似于圖15的步驟408及410。在每一次區(qū)域內側設置次區(qū)域級硅通孔電極之后，次區(qū)域外側的芯片面積也需設 置芯片級硅通孔電極，如圖10的步驟600。圖17示出步驟600的細節(jié)。首先，檢索芯片內 所有次區(qū)域而形成一次區(qū)域清單，如步驟602。接著選擇每一次區(qū)域(如步驟604)并進行 處理，如步驟606及608。芯片內被次區(qū)域所占用的芯片面積不能設置硅通孔電極。巨集位 于芯片及正下方而未位于次區(qū)域內，且芯片面積的周圍也無法設置硅通孔電極。因此，需設 定硅通孔電極阻隔區(qū)，以指示這些芯片面積無法設置芯片級硅通孔電極(如步驟606)，而 剩余芯片面積可設置芯片級硅通孔電極。舉例來說，在圖12中，所有巨集134_1及134_2 及次區(qū)域130需設定阻隔區(qū)，如步驟608。因此，芯片級硅通孔電極(如圖12的硅通孔電 極30_1及32_1所示)可設置于剩下的芯片面積中最大柵網，如步驟610及612。優(yōu)選的是 芯片級硅通孔電極30_1及32_1對準次區(qū)域級硅通孔電極30_2及32_2，如圖12的范例所 示。接著，設定芯片級硅通孔電極的屬性及型式(圖案)(如步驟614及616)，其相似于圖 15的步驟408及410。圖18示出建立次區(qū)域級重布局線網絡，其中該流程表示在一次區(qū)域建立次區(qū)域 級重布局線網絡。圖18的步驟也表示圖10的步驟700。請參照圖18，在步驟702及704 中，決定次區(qū)域級硅通孔電極的位置及空間，以及建立重布局線網絡(如步驟706)，其中圖 4及圖5示出重布局線網絡的一范例。在次區(qū)域級重布局線網絡中，VDD硅通孔電極30通過 重布局線40”作內連接，而VSS硅通孔電極32通過重布局線42”作內連接(請參照圖13， 為了簡化附圖，僅示出一重布局線40”及一重布局線42”)。重布局線40”及42”的延伸方 向及連接型式與圖18中電源硅通孔電極30及32的型式(圖案)(如步驟708)有關。舉 例來說，若電源硅通孔電極為水平、垂直、對角線、或鋸齒型式，各自的重布局線40”及42” 也分別為水平、垂直、對角線、或鋸齒型式。步驟710至720示出將上述建立的重布局線網絡連接至巨集級硅通孔電極。圖 20A及圖20B示出各自的連接。圖20A為芯片100的俯視圖，其示出巨集134_3以及環(huán)繞巨 集134_3的巨集級硅通孔電極30_5及32_5。圖20B示出芯片100的背側。若巨集134_3 位于一次區(qū)域內，各自的重布局線為次區(qū)域級重布局線40”及42”。此外，若巨集134_3沒 有位于次區(qū)域內，各自的重布局線為次區(qū)域級重布局線40及42。需注意的是除了重布局線 40”、42”、40及42之外，建立額外重布局線40，及42，(如步驟718)，以分別連接硅通孔電 極30_5及32_5，其中圖18的步驟714及716中分別決定硅通孔電極30_5及32_5的位置 及型式。重布局線40’連接至重布局線40及40”，而重布局線42’連接至重布局線42及 42”。因此，電源通過重布局線網絡而連線至巨集級硅通孔電極30_5及32_5。圖19示出建立芯片級重布局線網絡。圖19的步驟也表示圖10的步驟800。請參 照圖19，在步驟802及804中，決定芯片級硅通孔電極的位置及空間，以及建立重布局線網 絡，如步驟806。圖12示出芯片級重布局線網絡的一范例，其中芯片級重布局線網絡包括芯 片100中所有巨集及所有次區(qū)域外側的重布局線40及42。在芯片級重布局線網絡中，VDD 硅通孔電極30通過重布局線40內連接(請參照圖12)，而VSS硅通孔電極32通過重布局 線42作內連接。同樣地，重布局線40”及42”的延伸方向及連接型式由硅通孔電極30及32的圖案(型式)決定，如步驟808。步驟810至820示出將上述建立的重布局線網絡連接至次芯片級硅通孔電極。圖 12示出各自的連接。在圖19的步驟中，以建立次區(qū)域13內的重布局線40”及42”。在步 驟802至808中，也建立了所有次區(qū)域級巨集外側的重布局線40及42。在步驟810至820 中，在一或一個以上的次區(qū)域(130)中芯片級重布局線40可連接至次區(qū)域級重布局線40”， 而芯片級重布局線42可連接至次區(qū)域級重布局線42”。需注意的是只有在芯片級硅通孔 電極與次區(qū)域級硅通孔電極位于相同的電源域時，方可進行兩者的連接。若否，兩者不可連 接。本發(fā)明實施例具有許多優(yōu)點。在硅通孔電極柵網中，硅通孔電極焊盤(如，尺寸為 6ymX6um)取代了芯片前表面的大焊盤開口(如，尺寸為30 μ mX 30 μ m)。焊盤可設置于 核心區(qū)域而不會造成布線阻隔問題。因此，不僅可解決焊盤間距限制要求問題，也可大幅縮 小芯片尺寸。另外，電流自低電阻的硅通孔電極直接抵達裝置，而不是通過多重金屬層，因 此可具有較少的電源電壓降。金屬布線實質上受限于低層金屬層，其僅與區(qū)域電源連接有 關。整體上的布線完成度(routability)有顯著的改善。由于這種新的硅通孔電極柵網陣 列方式，生產周期時間(cycle time)及良率都有顯著的改善。硅通孔電極30及32具有大 耦合電容，因而具有降低耦合噪聲的功能。雖然本發(fā)明已以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，任何所屬技術 領域中的普通技術人員，在不脫離本發(fā)明的精神和范圍內，當可作更動、替代與潤飾。再者， 本發(fā)明的保護范圍并未局限于說明書內所述特定實施例中的工藝、機器、制造、物質組成、 裝置、方法及步驟，任何所屬技術領域中的普通技術人員可從本發(fā)明揭示內容中理解現(xiàn)行 或未來所發(fā)展出的工藝、機器、制造、物質組成、裝置、方法及步驟，只要可以在此處所述實 施例中實施大體相同功能或獲得大體相同結果皆可使用于本發(fā)明中。因此，本發(fā)明的保護 范圍包括上述工藝、機器、制造、物質組成、裝置、方法及步驟。另外，每一權利要求構成個別 的實施例，且本發(fā)明的保護范圍也包括各個權利要求及實施例的組合。
權利要求
一種集成電路結構，包括一芯片，包括一基底；以及一電源分配網絡，包括多個電源硅通孔電極，穿過該基底，其中所述多個電源硅通孔電極構成一柵網；以及多個金屬線，位于一第一金屬化層中，其中所述多個金屬線將所述多個電源硅通孔電極耦接至位于該基底上的集成電路裝置。
2.如權利要求1所述的集成電路結構，其中所述多個電源硅通孔電極包括多個VDD硅 通孔電極及多個VSS硅通孔電極，而在該柵網的每一行及每一列中呈現(xiàn)交替排列圖案。
3.如權利要求2所述的集成電路結構，其中所述多個VDD硅通孔電極對準于多個第一 平行線，其平行于該芯片的一第一邊緣，且無VSS硅通孔電極位于所述多個第一平行線內， 而所述多個VSS硅通孔電極對準于多個第二平行線，其平行于該芯片的一第二邊緣，且無 VDD硅通孔電極位于所述多個第二平行線內。
4.如權利要求3所述的集成電路結構，其中所述多個VDD硅通孔電極對準于多個第一 平行線，其平行于該芯片的對角線方向，且無VSS硅通孔電極位于所述多個第一平行線內， 而所述多個VSS硅通孔電極對準于多個第二平行線，其平行于所述多個第一平行線，且無 VDD硅通孔電極位于所述多個第二平行線內。
5.如權利要求2所述的集成電路結構，其中該芯片包括多個金屬化層，且其中沒有電 源硅通孔電極電性耦接至所述多個金屬化層中的一頂層金屬化層內的金屬特征部件。
6.如權利要求1所述的集成電路結構，其中芯片包括多個次區(qū)域，每一次區(qū)域對應至 一功能區(qū)塊，且其中部分的所述多個電源硅通孔電極位于每一功能區(qū)塊內。
7.如權利要求6所述的集成電路結構，其中所述多個次區(qū)域包括一第一次區(qū)域及具有 一邊界的一第二次區(qū)域，其中所述多個電源硅通孔電極包括一第一部位于該第一次區(qū)域內 且靠近該邊界，以及一第二部位于該第二次區(qū)域且靠近該邊界，且其中沒有電源硅通孔電 極位于該邊界上。
8.如權利要求6所述的集成電路結構，其中所述多個次區(qū)域包括一巨集區(qū)，其中該集 成電路結構還包括多個額外電源硅通孔電極靠近該巨集區(qū)，且其中所述多個額外電源硅通 孔電極包括多個額外VDD硅通孔電極及多個額外VSS硅通孔電極。
9.如權利要求8所述的集成電路結構，其中所述多個額外VDD硅通孔電極形成鋸齒形 圖案，且所述多個額外VSS硅通孔電極形成鋸齒形圖案。
10.一種集成電路結構，包括一芯片，包括一半導體基底；多個第一 VDD硅通孔電極，穿過該半導體基底；多個第一 VSS硅通孔電極，穿過該半導體基底，其中所述多個第一 VDD硅通孔電極及所 述多個第一 VSS硅通孔電極形成一第一柵網，且在該第一柵網的每一行及每一列中呈現(xiàn)交 替排列圖案；一晶體管，位于該半導體基底的一前側上；多個第一重布局線，位于該半導體基底的一相對于該前側的背側上，其中每一所述第 一重布局線電性耦接至部分的所述多個第一 VDD硅通孔電極；以及多個第二重布局線，位于該半導體基底的該背側上，其中每一所述第二重布局線電性耦接至部分的所述多個第一 VSS硅通孔電極。
11.如權利要求10所述的集成電路結構，其中第一柵網分布于該半導體基底的一第一 部內、其中該集成電路結構還包括一第二柵網，其由多個第二 VDD硅通孔電極及多個第二 VSS硅通孔電極所形成且分布于該半導體基底的一第二部內且其中該第一柵網及該第二柵 網具有不同柵網尺寸。
12.如權利要求10所述的集成電路結構，其中該第一柵網形成一電壓島，而所述多個 第一 VDD硅通孔電極載有一第一電壓，且其中該集成電路結構還包括一額外柵網，其包括 多個第二 VDD硅通孔電極，載有一第二電壓，其不同于該第一電壓。
全文摘要
本發(fā)明揭示一種集成電路結構，包括一芯片，包括一基底；以及一電源分配網絡。電源分配網絡包括多個電源硅通孔電極，穿過基底，其中電源硅通孔電極構成一柵網；以及多個金屬線，位于一底層金屬化層(M1)中，其中金屬線將電源硅通孔電極耦接至位于基底上的集成電路裝置。本發(fā)明的優(yōu)點包括了降低芯片面積使用、降低電源布線所造成信號布線的阻礙、以及降低電源電壓降(IR drop)。
文檔編號H01L23/528GK101944525SQ20101022441
公開日2011年1月12日 申請日期2010年7月6日 優(yōu)先權日2009年7月6日
發(fā)明者葉威志, 吳國雄, 羅明健 申請人:臺灣積體電路制造股份有限公司