專利名稱：具有用以隔離裝置的虛設(shè)結(jié)構(gòu)的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般是有關(guān)于半導(dǎo)體電路的領(lǐng)域，特別是有關(guān)于具有用以隔離裝置的虛設(shè) 結(jié)構(gòu)(Dummy Structure)的集成電路與其系統(tǒng)。
背景技術(shù)：
當(dāng)如金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(Metal-OxideIemiconductor Field-Effect Transistor ；M0SFET)的半導(dǎo)體裝置透過各種技術(shù)節(jié)點(diǎn)(例如45納米、32 納米、22納米、及更小)被按比例縮小時(shí)，裝置封裝密度和裝置性能受到裝置布局與隔離 的挑戰(zhàn)。為要避免相鄰裝置間的漏電，下列方法已被應(yīng)用于標(biāo)準(zhǔn)組件(Cell)布局的設(shè)計(jì)。 例如標(biāo)準(zhǔn)組件布局采用被隔離的主動(dòng)區(qū)島來分開一運(yùn)算元件的源極與另一運(yùn)算元件的漏 極，并形成與運(yùn)算元件的型式相同的虛設(shè)結(jié)構(gòu)于隔離上來改善圖案密度。如又一例子所示， 主動(dòng)區(qū)是延伸在與運(yùn)算元件的型式相同的虛設(shè)結(jié)構(gòu)下方，以放大源極與漏極的磊晶材料而 改善裝置性能。雖然這些方法已滿足其意圖的目的，但尚未滿足于所有方面中。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例的較廣的型式的一者是涉及一種集成電路。此集成電路包含第一 運(yùn)算元件、第二運(yùn)算元件及隔離晶體管，其中第一運(yùn)算元件具有由第一成分所組成的第一 晶體管；第二運(yùn)算元件具有由第一成分所組成的第二晶體管；隔離晶體管被設(shè)置于第一晶 體管與第二晶體管間，并由與第一成分不同的第二成分所組成。本發(fā)明的實(shí)施例的較廣的型式的又一者是涉及一種集成電路。此集成電路包含第 一運(yùn)算元件、第二運(yùn)算元件及隔離柵極，其中第一運(yùn)算元件具有由第一成分所組成的第一 柵極；第二運(yùn)算元件具有由第一成分所組成的第二柵極；隔離柵極被設(shè)置于第一柵極與第 二柵極間，并由與第一成分不同的第二成分所組成。本發(fā)明的實(shí)施例的較廣的型式的又一者是涉及一種集成電路。此集成電路包含半 導(dǎo)體基材、第一場(chǎng)效應(yīng)晶體管(Field-Effect Transistor ；FET)、第二場(chǎng)效應(yīng)晶體管及隔離 柵極電極，其中半導(dǎo)體基材具有第一主動(dòng)區(qū)和第二主動(dòng)區(qū)；第一場(chǎng)效應(yīng)晶體管被設(shè)置于第 一主動(dòng)區(qū)中，并具有第一功能性柵極電極；第二場(chǎng)效應(yīng)晶體管被設(shè)置于第二主動(dòng)區(qū)中，并具 有一第二功能性柵極電極；隔離柵極電極被設(shè)置于第一功能性柵極電極與第二功能性柵極 電極間，并具有第一導(dǎo)電性；第一功能性柵極電極和第二功能性柵極電極具有與第一導(dǎo)電 性不同的第二導(dǎo)電性。


為讓本發(fā)明的上述和其它目的、特征、優(yōu)點(diǎn)與實(shí)施例能更明顯易懂，所附附圖的詳 細(xì)說明如下。要強(qiáng)調(diào)的是。各種特征并未按實(shí)際尺寸繪示，其僅是做為說明的用途。事實(shí) 上，各種特征的數(shù)量與尺寸可任意增加或減少，以清楚討論。圖1至圖8為繪示根據(jù)本發(fā)明的各種實(shí)施方式的半導(dǎo)體裝置的各種實(shí)施例的上視示意圖，其中此半導(dǎo)體裝置使用虛設(shè)柵極結(jié)構(gòu)來隔離相鄰的裝置。主要組件符號(hào)說明
100半導(dǎo)體裝置102 匪OSFET裝置
104NM0SFET 裝置106 主動(dòng)區(qū)
108主動(dòng)區(qū)110 隔離區(qū)
120柵極結(jié)構(gòu)122 柵極電極
130虛設(shè)柵極結(jié)構(gòu)132 虛設(shè)柵極電極
140接觸窗200 空隙
202PM0SFET 裝置204 :PM0SFET 裝置
206主動(dòng)區(qū)208 主動(dòng)區(qū)
220柵極結(jié)構(gòu)222 柵極電極
230虛設(shè)柵極結(jié)構(gòu)232 虛設(shè)柵極電極
300半導(dǎo)體裝置302 匪OSFET裝置
304NM0SFET 裝置306 主動(dòng)區(qū)
320柵極結(jié)構(gòu)322 柵極電極
330虛設(shè)柵極結(jié)構(gòu)332 虛設(shè)柵極電極
340距離400 半導(dǎo)體裝置
402PM0SFET 裝置404 PM0SFET 裝置
406主動(dòng)區(qū)420 柵極結(jié)構(gòu)
422柵極電極430 虛設(shè)柵極結(jié)構(gòu)
432虛設(shè)柵極電極440 距離
500半導(dǎo)體裝置502 匪OSFET
504NM0SFET506 主動(dòng)區(qū)
520柵極結(jié)構(gòu)522 柵極電極
524通道530 虛設(shè)柵極結(jié)構(gòu)
532虛設(shè)柵極電極534 通道
600半導(dǎo)體裝置602 :PM0SFET 裝置
604PM0SFET 裝置620 柵極結(jié)構(gòu)
622柵極電極624 通道
630虛設(shè)柵極結(jié)構(gòu)632 虛設(shè)柵極電極
634通道700 半導(dǎo)體裝置
702NM0SFET 裝置704 :NM0SFET 裝置
706主動(dòng)區(qū)708 主動(dòng)區(qū)
800半導(dǎo)體裝置802 :PM0SFET 裝置
804PM0SFET 裝置806 主動(dòng)區(qū)
808主動(dòng)區(qū)
具體實(shí)施例方式
可理解的是，以下的揭露提供許多實(shí)施例或例子，以實(shí)施本發(fā)明的不同特征。以下敘述特定例子的組件和其排列方式是用以簡(jiǎn)化本發(fā)明。其當(dāng)然僅是舉例說明而無意圖成為 本發(fā)明的限制。本發(fā)明可能重復(fù)參考號(hào)碼和/或文字于各種例子中。此重復(fù)是為了簡(jiǎn)要與 清楚說明的目的，其本身并未指出各種實(shí)施例間和/或所討論的配置間的關(guān)系。再者，在 以下敘述中，形成第一特征于第二特征上或上方可包含第一特征直接接觸第二特征的實(shí)施 例，亦可包含可形成額外的特征于第一特征和第二特征之間的實(shí)施例，以使第一特征可不 直接接觸第二特征。請(qǐng)參照?qǐng)D1，其繪示半導(dǎo)體裝置100的上視示意圖。根據(jù)本發(fā)明的一實(shí)施例，半導(dǎo) 體裝置100包含相鄰近的η型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(N-type MOSFET ；NM0SFET) 裝置102和104，NM0SFET裝置102和104彼此之間或與其它裝置之間被虛設(shè)結(jié)構(gòu)所隔離。雖 然只有繪示兩個(gè)NM0SFET裝置，但可理解的是，可施加多于兩個(gè)裝置和相反型式的MOSFET 裝置于半導(dǎo)體裝置100中，其中這些相反型式的MOSFET裝置是以CMOS技術(shù)所形成。再者， 可理解的是，半導(dǎo)體裝置100亦可包含電阻、電容、電感、二極管和其它典型地施加在集成 電路中的適合的微電子組件。NM0SFET裝置102和104可分別形成于主動(dòng)區(qū)106和108中。 主動(dòng)區(qū)106和108是被定義于半導(dǎo)體基材中。此半導(dǎo)體基材包含如硅晶圓的半導(dǎo)體晶圓。或者，此半導(dǎo)體基材亦可包含如鍺的 其它基本半導(dǎo)體。在一實(shí)施例中，此半導(dǎo)體基材可包含形成在主體半導(dǎo)體上的磊晶層(Epi Layer)。再者，此半導(dǎo)體基材可包含一絕緣層上硅晶6emiconductor-0n-Insulator ；S0I) 結(jié)構(gòu)。在各種實(shí)施例中，此半導(dǎo)體基材可包含如η型埋藏層(η-type Buried Layer ；NBL), P型埋藏層(p-type Buried Layer ；PBL)、和/或包含有埋藏氧化層(Box)的埋藏介電層的 埋藏層。在一些實(shí)施例中，此半導(dǎo)體基材可包含如η型井和P型井的摻雜特征。在本實(shí)施 例中，此半導(dǎo)體基材包含P型摻雜硅基材。主動(dòng)區(qū)106和108是被隔離區(qū)110所包圍，例如形成于基材中的淺溝渠隔 離(STI) (Shallow Trench Isolation ;STI)特征或區(qū)域硅氧化(Local Oxidation of Silicon ；LOCOS)特征。如一例子所示，STI特征的形成可包含干式蝕刻一溝渠于基材中；及 以如氧化硅、氮化硅或氮氧化硅的絕佳材質(zhì)填充溝渠。被填滿的溝渠可具有如填充有氮化 硅或氧化硅的熱氧化襯墊層的多層結(jié)構(gòu)。在本實(shí)施例的更進(jìn)一步中，可使用一制程順序來 制造STI結(jié)構(gòu)，例如長(zhǎng)成一墊氧化物；形成一低壓化學(xué)氣相沉積(Low Pressure Chemical Vapor Deposition ；LPCVD)氮化層；使用光阻和光罩來圖案化一 STI開口 ；蝕刻一溝渠于基 材中，并可選擇性地長(zhǎng)成一熱氧化襯墊層以改善溝渠界面；以如氧化物填充此溝渠；使用 化學(xué)機(jī)械研磨(Chemical Mechanical Polishing ；CMP)制程以回蝕并平坦化；及使用剝除 氮化物制程來去除氮化硅。主動(dòng)區(qū)106和108包含源極和漏極(S/D)區(qū)。位于柵極結(jié)構(gòu)120下方的通道是被 定義于基材中，并設(shè)置在源極區(qū)和漏極區(qū)之間。通道是被施加應(yīng)變(Strained)以賦予裝置 載子遷移率并增強(qiáng)裝置性能。特別是，通過磊晶制程來形成源極和漏極區(qū)，以完成具有應(yīng)變 的通道。在一實(shí)施例中，使用磊晶制程沉積碳化硅(SiC)于硅基材上，以形成源極和漏極 區(qū)。在其它實(shí)施例中，使用磊晶制程沉積碳化硅于硅基材上并摻雜磷，以形成源極和漏極 區(qū)。在又一實(shí)施例中，使用磊晶制程沉積磷化硅(SiP)于硅基材上，以形成源極和漏極區(qū)。 在又一實(shí)施例中，沉積磊晶硅(Epi Si)于硅基材上，以形成源極和漏極區(qū)。再者，源極和漏 極區(qū)可被提升至高于基材的表面。
柵極結(jié)構(gòu)120是被形成于基材上，并插入在源極區(qū)和漏極區(qū)之間。柵極結(jié)構(gòu)120 在此可被稱為功能性或運(yùn)算性柵極結(jié)構(gòu)。柵極結(jié)構(gòu)120包含柵極介電層和形成于柵極介電 層上的柵極電極122。柵極結(jié)構(gòu)120可被形成在ρ井上。柵極介電層可包含氧化硅層。或 者，柵極介電層可選擇性地包含高介電常數(shù)介電材料、氮氧化硅、其它合適材料、或其結(jié)合 物。高介電常數(shù)介電材料可選自金屬氧化物、金屬氮化物、金屬硅酸鹽(Silicates)、過渡金 屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金屬的氮氧化物、金屬鋁酸鹽(Aluminates)、 硅酸鋯(Zirconium Silicate)、鋁酸鋯(Zirconium Aluminate)或其結(jié)合物。柵極介電層 可具有由如一層氧化硅和又一層高介電常數(shù)材料所組成的多層結(jié)構(gòu)。在本實(shí)施例中，柵極電極122包含η型工作函數(shù)(Work Function)金屬(η型金屬； n-Metal)以適當(dāng)?shù)刈鰹镹M0SFET裝置。η型金屬具有小于約4. 33eV的工作函數(shù)。例如n 型金屬可包含Ti、Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN、TaN和其它合適的金屬。柵極電極122可 具有多層結(jié)構(gòu)，并可于使用不同制程的結(jié)合的多步驟制程中形成。柵極電極122可于已知 技藝所知的“柵極優(yōu)先”或“柵極最后”的方法中形成?；蛘撸瑬艠O電極122可選擇性地包 含被如磷或砷的η型摻質(zhì)所摻雜的多晶硅層。半導(dǎo)體裝置100還包含設(shè)置于主動(dòng)區(qū)106和108中的虛設(shè)柵極結(jié)構(gòu)130。亦即，主 動(dòng)區(qū)106和108的一邊緣是延伸至使其直接位于虛設(shè)柵極結(jié)構(gòu)130的下方。據(jù)此，可增加磊 晶碳化硅、磊晶磷化硅或磊晶硅體積，以減少近似STI (隔離區(qū))110的晶面輪廓。因此，可 改善裝置性能，例如飽和電流(Idsat)。又，此增加的體積改善了后續(xù)形成在源極和漏極 區(qū)上的接觸窗140的對(duì)準(zhǔn)。在本實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)130包含虛設(shè)柵極介電層和形成 在此虛設(shè)柵極介電層上的虛設(shè)柵極電極132。虛設(shè)柵極結(jié)構(gòu)130可被形成在ρ井上。虛設(shè) 柵極介電層是由與功能性柵極結(jié)構(gòu)120的柵極介電層相同的材料所形成。然而，虛設(shè)柵極 電極132是由與功能性柵極結(jié)構(gòu)120的柵極電極122不同的成分所形成。在一實(shí)施例中， 虛設(shè)柵極電極132是由ρ型工作函數(shù)金屬(ρ型金屬；p-Metal)所形成。ρ型金屬具有大于 約4. 8eV的工作函數(shù)。例如p型金屬可包含Mo、Ru、In、Pt、PtSi、MoN、WN或其它合適的金 屬。或者，虛設(shè)柵極電極132可由被如硼的ρ型摻質(zhì)所摻雜的多晶硅層所形成。在又一實(shí) 施例中，虛設(shè)柵極電極132是由中間能階態(tài)(Mid-Gap)金屬所形成，其中此中間能階態(tài)金屬 具有介于η型金屬與ρ型金屬間的工作函數(shù)。中間能階態(tài)金屬可具有介于約4. 33eV與約 4. 8eV的工作函數(shù)。例如中間能階態(tài)金屬可包含TiN、NiSi或其它合適的金屬。虛設(shè)柵極結(jié)構(gòu)130可被設(shè)置來改善微影圖案密度的均勻度。額外地，虛設(shè)柵極結(jié) 構(gòu)130可做為隔離結(jié)構(gòu)。在本實(shí)施例中，由于相較于由η型金屬所形成的功能性柵極電極 122，虛設(shè)柵極結(jié)構(gòu)130是由ρ型金屬或中間能階態(tài)金屬所形成，故虛設(shè)柵極結(jié)構(gòu)130總是 保持在關(guān)閉狀態(tài)(Off-state)的條件中。比起位于功能性柵極結(jié)構(gòu)120與ρ井間的能帶偏 移(Band-Offset)，位于虛設(shè)柵極結(jié)構(gòu)130與ρ井間的能帶偏移具有大于或等于1/2硅能隙 差值(Silicon Band Gap Energy Difference)?？衫斫獾氖?，半導(dǎo)體裝置100可包含如內(nèi)層 介電材料 Gnter-Ievel Dielectric ;ILD)、接觸蝕亥Ij終止層(Contact Etch Stop Layer ； CESL)、內(nèi)連線結(jié)構(gòu)等的其它已知的結(jié)構(gòu)和特征，但為清楚描述的緣故，這些結(jié)構(gòu)和特征未 被繪示出來。請(qǐng)參照?qǐng)D2，其繪示半導(dǎo)體裝置200的上視示意圖。為了簡(jiǎn)要與清楚描述的緣故， 圖1和圖2中相似的特征具有相同的編號(hào)。根據(jù)本發(fā)明的一實(shí)施例，半導(dǎo)體裝置200包含相鄰近的P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(P-type MOSFET ；PM0SFET)裝置202和204， PM0SFET裝置202和204彼此之間或與其它裝置之間是被虛設(shè)結(jié)構(gòu)所隔離。雖然只有繪示 兩個(gè)PM0SFET裝置，但可理解的是，可施加多于兩個(gè)裝置和相反型式的MOSFET裝置于半導(dǎo) 體裝置200中，其中這些相反型式的MOSFET裝置是以CMOS技術(shù)所形成。再者，可理解的是， 半導(dǎo)體裝置200亦可包含電阻、電容、電感、二極管和其它典型地施加在集成電路中的適合 的微電子組件。PM0SFET裝置202和204可分別形成于主動(dòng)區(qū)206和208中。主動(dòng)區(qū)206 和208是被定義于半導(dǎo)體基材中。此半導(dǎo)體基材包含如硅晶圓的半導(dǎo)體晶圓?；蛘?，此半導(dǎo)體基材亦可包含如鍺的 其它基本半導(dǎo)體。在一實(shí)施例中，此半導(dǎo)體基材可包含形成在主體半導(dǎo)體上的磊晶層。再 者，此半導(dǎo)體基材可包含一絕緣層上硅晶(SOI)結(jié)構(gòu)。在各種實(shí)施例中，此半導(dǎo)體基材可包 含如η型埋藏層(NBL)、P型埋藏層(PBL)、和/或包含有埋藏氧化層(Box)的埋藏介電層 的埋藏層。在一些實(shí)施例中，此半導(dǎo)體基材可包含如η型井和P型井的摻雜特征。在本實(shí) 施例中，此半導(dǎo)體基材包含η型摻雜硅基材。主動(dòng)區(qū)206和208是被隔離區(qū)110所包圍，例如形成于基材中的淺溝渠隔離 (STI)特征或區(qū)域硅氧化(L0C0Q特征。主動(dòng)區(qū)206和208包含源極和漏極(S/D)區(qū)。位 于柵極結(jié)構(gòu)220下方的通道是被定義于基材中，并設(shè)置在源極區(qū)和漏極區(qū)之間。通道是被 施加應(yīng)變(Strained)以賦予裝置載子遷移率并增強(qiáng)裝置性能。特別是，通過磊晶制程來形 成源極和漏極區(qū)，以完成具有應(yīng)變的通道。在一實(shí)施例中，使用磊晶制程沉積硅鍺(SiGe) 于硅基材上，以形成源極和漏極區(qū)。在又一實(shí)施例中，沉積磊晶硅于硅基材上，以形成源極 和漏極區(qū)。再者，源極和漏極區(qū)可被提升至高于基材的表面。柵極結(jié)構(gòu)220是被形成于基材上，并插入在源極區(qū)和漏極區(qū)之間。柵極結(jié)構(gòu)220 在此可被稱為功能性或運(yùn)算性柵極結(jié)構(gòu)。柵極結(jié)構(gòu)220可被形成在η井上。柵極結(jié)構(gòu)220 包含柵極介電層和形成于柵極介電層上的柵極電極222。柵極介電層可包含氧化硅層。或 者，柵極介電層可選擇性地包含高介電常數(shù)介電材料、氮氧化硅、其它合適材料、或其結(jié)合 物。高介電常數(shù)介電材料可選自金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、 過渡金屬氮化物、過渡金屬硅酸鹽、金屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯或其結(jié)合 物。柵極介電層可具有由如一層氧化硅和又一層高介電常數(shù)材料所組成的多層結(jié)構(gòu)。在一實(shí)施例中，柵極電極222包含ρ型工作函數(shù)金屬(ρ型金屬)以適當(dāng)?shù)刈鰹?PM0SFET裝置。P型金屬具有大于約4. 8eV的工作函數(shù)。例如p型金屬可包含Mo、Ru、In、 Pt、PtSi、MoN、WN或其它合適的金屬。柵極電極222可具有多層結(jié)構(gòu)，并可于使用不同制程 的結(jié)合的多步驟制程中形成。柵極電極222可于已知技藝所知的“柵極優(yōu)先”或“柵極最后” 的方法中形成?；蛘撸瑬艠O電極222可選擇性地包含被如硼的ρ型摻質(zhì)所摻雜的多晶硅層。半導(dǎo)體裝置200還包含設(shè)置于主動(dòng)區(qū)206和208中的虛設(shè)柵極結(jié)構(gòu)230。亦即，主 動(dòng)區(qū)206和208的一邊緣是延伸至使其直接位于虛設(shè)柵極結(jié)構(gòu)230的下方。據(jù)此，可增加 磊晶硅鍺(SiGe)或磊晶硅體積，以減少近似STI (隔離區(qū))110的晶面輪廓。因此，可改善 裝置性能，例如飽和電流(Idsat)。又，此增加的體積改善了后續(xù)形成在源極和漏極區(qū)上 的接觸窗140的對(duì)準(zhǔn)。在本實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)230包含虛設(shè)柵極介電層和形成在此 虛設(shè)柵極介電層上的虛設(shè)柵極電極232。虛設(shè)柵極結(jié)構(gòu)230可被形成在η井上。虛設(shè)柵極 介電層是由與功能性柵極結(jié)構(gòu)220的柵極介電層相同的材料所形成。然而，虛設(shè)柵極電極232是由與功能性柵極結(jié)構(gòu)220的柵極電極222不同的成分所形成。在一實(shí)施例中，虛設(shè)柵 極電極232是由η型工作函數(shù)金屬(η型金屬)所形成。η型金屬具有小于約4. 33eV的工 作函數(shù)。例如n型金屬可包含Ti、Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN、TaN和其它合適的金屬。 或者，虛設(shè)柵極電極232可由被如磷或砷的η型摻質(zhì)所摻雜的多晶硅層所組成。在又一實(shí) 施例中，虛設(shè)柵極電極232是由中間能階態(tài)金屬所形成，其中此中間能階態(tài)金屬具有介于η 型金屬與P型金屬間的工作函數(shù)。中間能階態(tài)金屬可具有介于約4. 33eV與約4. SeV的工 作函數(shù)。例如中間能階態(tài)金屬可包含TiN、NiSi或其它合適的金屬。虛設(shè)柵極結(jié)構(gòu)230可被設(shè)置來改善微影圖案密度的均勻度。額外地，虛設(shè)柵極結(jié) 構(gòu)230可做為隔離結(jié)構(gòu)。在本實(shí)施例中，由于相較于由ρ型金屬所形成的功能性柵極電極 222，虛設(shè)柵極結(jié)構(gòu)230是由η型金屬或中間能階態(tài)金屬所形成，故虛設(shè)柵極結(jié)構(gòu)230總是 保持在關(guān)閉狀態(tài)的條件中。比起位于功能性柵極結(jié)構(gòu)220與η井間的能帶偏移，位于虛設(shè) 柵極結(jié)構(gòu)230與η井間的能帶偏移具有大于或等于1/2硅能隙差值?？衫斫獾氖?，半導(dǎo)體 裝置200可包含如內(nèi)層介電材料(ILD)、接觸蝕刻終止層(CESL)、內(nèi)連線結(jié)構(gòu)等的其它已知 的結(jié)構(gòu)和特征，但為清楚描述的緣故，這些結(jié)構(gòu)和特征未被繪示出來。請(qǐng)參照?qǐng)D3，其繪示半導(dǎo)體裝置300的上視示意圖。除未設(shè)置隔離區(qū)以隔離相鄰近 的裝置外，半導(dǎo)體裝置300是與圖1的半導(dǎo)體裝置100相似。根據(jù)本發(fā)明的一實(shí)施例，半導(dǎo) 體裝置300包含相鄰近的η型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(NM0SFET)裝置302和304， NM0SFET裝置302和304彼此之間或與其它裝置之間是被虛設(shè)結(jié)構(gòu)所隔離。雖然只有繪示 兩個(gè)NM0SFET裝置，但可理解的是，可施加多于兩個(gè)裝置和相反型式的MOSFET裝置于半導(dǎo) 體裝置300中，其中這些相反型式的MOSFET裝置是以CMOS技術(shù)所形成。再者，可理解的是， 半導(dǎo)體裝置300亦可包含電阻、電容、電感、二極管和其它典型地施加在集成電路中的適合 的微電子組件。NM0SFET裝置302和304可形成于主動(dòng)區(qū)306中。主動(dòng)區(qū)306是被定義于 半導(dǎo)體基材中。此半導(dǎo)體基材包含如硅晶圓的半導(dǎo)體晶圓。或者，此半導(dǎo)體基材亦可包含如鍺的 其它基本半導(dǎo)體。在一實(shí)施例中，此半導(dǎo)體基材可包含形成在主體半導(dǎo)體上的磊晶層。再 者，此半導(dǎo)體基材可包含一絕緣層上硅晶(SOI)結(jié)構(gòu)。在各種實(shí)施例中，此半導(dǎo)體基材可包 含如η型埋藏層(NBL)、P型埋藏層(PBL)、和/或包含有埋藏氧化層(Box)的埋藏介電層 的埋藏層。在一些實(shí)施例中，此半導(dǎo)體基材可包含如η型井和P型井的摻雜特征。在本實(shí) 施例中，此半導(dǎo)體基材包含P型摻雜硅基材。主動(dòng)區(qū)306包含每一個(gè)NM0SFET裝置302和304的源極和漏極(S/D)區(qū)。位于柵 極結(jié)構(gòu)320下方的通道是被定義于基材中，并設(shè)置在源極區(qū)和漏極區(qū)之間。通道是被施加 應(yīng)變(Strained)以賦予裝置載子遷移率并增強(qiáng)裝置性能。特別是，通過磊晶制程來形成源 極和漏極區(qū)，以完成具有應(yīng)變的通道。在一實(shí)施例中，使用磊晶制程沉積碳化硅(SiC)于硅 基材上，以形成源極和漏極區(qū)。在其它實(shí)施例中，使用磊晶制程沉積碳化硅于硅基材上并摻 雜磷，以形成源極和漏極區(qū)。在又一實(shí)施例中，使用磊晶制程沉積磷化硅(SiP)于硅基材 上，以形成源極和漏極區(qū)。在又一實(shí)施例中，沉積磊晶硅于硅基材上，以形成源極和漏極區(qū)。 又，源極和漏極區(qū)可被提升至高于基材的表面。再者，由于未設(shè)置淺溝渠隔離(STI)來隔離 相鄰近的NM0SFET裝置302和304，磊晶碳化硅、磊晶磷化硅或磊晶硅具有減少的晶面輪廓。 因此，可改善裝置性能，例如飽和電流(Idsat)。
柵極結(jié)構(gòu)320是被形成于基材上，并插入在源極區(qū)和漏極區(qū)之間。柵極結(jié)構(gòu)320 在此可被稱為功能性或運(yùn)算性柵極結(jié)構(gòu)。柵極結(jié)構(gòu)320可被形成在ρ井上。柵極結(jié)構(gòu)320 包含柵極介電層和形成于柵極介電層上的柵極電極322。柵極介電層可包含氧化硅層?；?者，柵極介電層可選擇性地包含高介電常數(shù)介電材料、氮氧化硅、其它合適材料、或其結(jié)合 物。高介電常數(shù)介電材料可選自金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、 過渡金屬氮化物、過渡金屬硅酸鹽、金屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯或其結(jié)合 物。柵極介電層可具有由如一層氧化硅和又一層高介電常數(shù)材料所組成的多層結(jié)構(gòu)。在本實(shí)施例中，柵極電極322包含η型工作函數(shù)金屬(η型金屬)以適當(dāng)?shù)刈鰹?NM0SFET裝置。η型金屬具有小于約4. 33eV的工作函數(shù)。例如n型金屬可包含Ti、Al、Zn、 Nb、Ag、Mn、Zr、Ta、TiN, TaN和其它合適的金屬。柵極電極322可具有多層結(jié)構(gòu)，并可于使 用不同制程的結(jié)合的多步驟制程中形成。柵極電極322可于已知技藝所知的“柵極優(yōu)先”或 “柵極最后”的方法中形成?；蛘?，柵極電極322可選擇性地包含被如磷或砷的η型摻質(zhì)所 摻雜的多晶硅層。半導(dǎo)體裝置300還包含設(shè)置于主動(dòng)區(qū)306中的虛設(shè)柵極結(jié)構(gòu)330。虛設(shè)柵極結(jié)構(gòu) 330可被形成在ρ井上。在本實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)330包含虛設(shè)柵極介電層和形成在此 虛設(shè)柵極介電層上的虛設(shè)柵極電極332。虛設(shè)柵極介電層是由與功能性柵極結(jié)構(gòu)320的柵 極介電層相同的材料所形成。然而，虛設(shè)柵極電極332是由與功能性柵極結(jié)構(gòu)320的柵極 電極322不同的成分所形成。在一實(shí)施例中，虛設(shè)柵極電極332是由ρ型工作函數(shù)金屬(ρ 型金屬)所形成。P型金屬具有大于約4. 8eV的工作函數(shù)。例如p型金屬可包含Mo、Ru、 In、Pt、PtSi、MoN、WN或其它合適的金屬?；蛘撸撛O(shè)柵極電極332可由被如硼的ρ型摻質(zhì) 所摻雜的多晶硅層所形成。在又一實(shí)施例中，虛設(shè)柵極電極332是由中間能階態(tài)金屬所形 成，其中此中間能階態(tài)金屬具有介于η型金屬與ρ型金屬間的工作函數(shù)。中間能階態(tài)金屬 可具有介于約4. 33eV與約4. 8eV的工作函數(shù)。例如中間能階態(tài)金屬可包含TiN、NiSi或 其它合適的金屬。虛設(shè)柵極結(jié)構(gòu)330可被設(shè)置來改善微影圖案密度的均勻度。額外地，虛設(shè)柵極結(jié) 構(gòu)330可做為隔離結(jié)構(gòu)，因而在此可被稱為與隔離晶體管相關(guān)的隔離柵極結(jié)構(gòu)。隔離晶體 管包含位于虛設(shè)柵極結(jié)構(gòu)330下方的通道區(qū)；及與相鄰近的NM0SFET裝置302和304的每 一側(cè)共有的源極和漏極區(qū)。在本實(shí)施例中，已觀察到，由于相較于由η型金屬所形成的功能 性柵極電極322，虛設(shè)柵極結(jié)構(gòu)330是由ρ型金屬或中間能階態(tài)金屬所形成，故虛設(shè)柵極結(jié) 構(gòu)330(即隔離晶體管)總是保持在關(guān)閉狀態(tài)的條件中。比起位于功能性柵極結(jié)構(gòu)320與 P井間的能帶偏移，位于虛設(shè)柵極結(jié)構(gòu)330與ρ井間的能帶偏移具有大于或等于1/2硅能 隙差值。據(jù)此，虛設(shè)柵極結(jié)構(gòu)330確保相鄰近的NM0SFET裝置302和304間無漏電流發(fā)生。 又，相鄰近的NM0SFET裝置302和304的功能性柵極結(jié)構(gòu)320間的距離340為2個(gè)柵極距 離(Gate Pitch)，而不是圖1的半導(dǎo)體裝置100所使用的3個(gè)柵極距離。亦即，于圖1的半 導(dǎo)體裝置100中多使用1個(gè)柵極距離來隔離相鄰近的裝置。因此，相較于圖1的半導(dǎo)體裝 置100，在半導(dǎo)體裝置300的同樣面積中可形成較多裝置?？衫斫獾氖牵雽?dǎo)體裝置300可 包含如內(nèi)層介電材料(ILD)、接觸蝕刻終止層(CESL)、內(nèi)連線結(jié)構(gòu)等的其它已知的結(jié)構(gòu)和 特征，但為清楚描述的緣故，這些結(jié)構(gòu)和特征未被繪示出來。請(qǐng)參照?qǐng)D4，其繪示半導(dǎo)體裝置400的上視示意圖。除未設(shè)置隔離區(qū)以隔離相鄰近的裝置外，半導(dǎo)體裝置400是與圖2的半導(dǎo)體裝置200相似。根據(jù)本發(fā)明的一實(shí)施例，半導(dǎo) 體裝置400包含相鄰近的ρ型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(PM0SFET)裝置402和404， PM0SFET裝置402和404彼此之間或與其它裝置之間是被虛設(shè)結(jié)構(gòu)所隔離。雖然只有繪示 兩個(gè)PM0SFET裝置，但可理解的是，可施加多于兩個(gè)裝置和相反型式的MOSFET裝置于半導(dǎo) 體裝置400中，其中這些相反型式的MOSFET裝置是以CMOS技術(shù)所形成。再者，可理解的是， 半導(dǎo)體裝置400亦可包含電阻、電容、電感、二極管和其它典型地施加在集成電路中的適合 的微電子組件。PM0SFET裝置402和404可形成于主動(dòng)區(qū)406中。主動(dòng)區(qū)406是被定義于 半導(dǎo)體基材中。此半導(dǎo)體基材包含如硅晶圓的半導(dǎo)體晶圓。或者，此半導(dǎo)體基材亦可包含如鍺的 其它基本半導(dǎo)體。在一實(shí)施例中，此半導(dǎo)體基材可包含形成在主體半導(dǎo)體上的磊晶層。再 者，此半導(dǎo)體基材可包含一絕緣層上硅晶(SOI)結(jié)構(gòu)。在各種實(shí)施例中，此半導(dǎo)體基材可包 含如η型埋藏層(NBL)、P型埋藏層(PBL)、和/或包含有埋藏氧化層(Box)的埋藏介電層 的埋藏層。在一些實(shí)施例中，此半導(dǎo)體基材可包含如η型井和P型井的摻雜特征。在本實(shí) 施例中，此半導(dǎo)體基材包含η型摻雜硅基材。主動(dòng)區(qū)406包含每一個(gè)PM0SFET裝置402和404的源極和漏極(S/D)區(qū)。位于柵 極結(jié)構(gòu)420下方的通道是被定義于基材中，并設(shè)置在源極區(qū)和漏極區(qū)之間。通道是被施加 應(yīng)變(Strained)以賦予裝置載子遷移率并增強(qiáng)裝置性能。特別是，通過磊晶制程來形成源 極和漏極區(qū)，以完成具有應(yīng)變的通道。在一實(shí)施例中，使用磊晶制程沉積硅鍺(SiGe)于硅 基材上，以形成源極和漏極區(qū)。在又一實(shí)施例中，沉積磊晶硅于硅基材上，以形成源極和漏 極區(qū)。又，源極和漏極區(qū)可被提升至高于基材的表面。再者，由于未設(shè)置淺溝渠隔離(STI) 來隔離相鄰近的PM0SFET裝置402和404，硅鍺(SiGe)或磊晶硅具有減少的晶面輪廓。因 此，可改善裝置性能，例如飽和電流(Idsat)。柵極結(jié)構(gòu)420是被形成于基材上，并插入在源極區(qū)和漏極區(qū)之間。柵極結(jié)構(gòu)420 在此可被稱為功能性或運(yùn)算性柵極結(jié)構(gòu)。柵極結(jié)構(gòu)420可被形成在η井上。柵極結(jié)構(gòu)420 包含柵極介電層和形成于柵極介電層上的柵極電極422。柵極介電層可包含氧化硅層?；?者，柵極介電層可選擇性地包含高介電常數(shù)介電材料、氮氧化硅、其它合適材料、或其結(jié)合 物。高介電常數(shù)介電材料可選自金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、 過渡金屬氮化物、過渡金屬硅酸鹽、金屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯或其結(jié)合 物。柵極介電層可具有由如一層氧化硅和又一層高介電常數(shù)材料所組成的多層結(jié)構(gòu)。在本實(shí)施例中，柵極電極422包含ρ型工作函數(shù)金屬(ρ型金屬)以適當(dāng)?shù)刈鰹?PM0SFET裝置。P型金屬具有大于約4. 8eV的工作函數(shù)。例如p型金屬可包含Mo、Ru、In、 Pt、PtSi、MoN、WN或其它合適的金屬。柵極電極422可具有多層結(jié)構(gòu)，并可于使用不同制程 的結(jié)合的多步驟制程中形成。柵極電極422可于已知技藝所知的“柵極優(yōu)先”或“柵極最后” 的方法中形成?；蛘?，柵極電極422可選擇性地包含被如硼的ρ型摻質(zhì)所摻雜的多晶硅層。半導(dǎo)體裝置400還包含設(shè)置于主動(dòng)區(qū)406中的虛設(shè)柵極結(jié)構(gòu)430。虛設(shè)柵極結(jié)構(gòu) 430可被形成在η井上。在本實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)430包含虛設(shè)柵極介電層和形成在 此虛設(shè)柵極介電層上的虛設(shè)柵極電極432。虛設(shè)柵極介電層是由與功能性柵極結(jié)構(gòu)420的 柵極介電層相同的材料所形成。然而，虛設(shè)柵極電極432是由與功能性柵極結(jié)構(gòu)420的柵 極電極422不同的成分所形成。在一實(shí)施例中，虛設(shè)柵極電極432是由η型工作函數(shù)金屬(η型金屬)所形成。η型金屬具有小于約4. 33eV的工作函數(shù)。例如n型金屬可包含Ti、 Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN, TaN和其它合適的金屬?；蛘?，虛設(shè)柵極電極432可由被如 磷或砷的η型摻質(zhì)所摻雜的多晶硅層所組成。在又一實(shí)施例中，虛設(shè)柵極電極432是由中 間能階態(tài)金屬所形成，其中此中間能階態(tài)金屬具有介于η型金屬與ρ型金屬間的工作函數(shù)。 中間能階態(tài)金屬可具有介于約4. 33eV與約4. SeV的工作函數(shù)。例如中間能階態(tài)金屬可包 含TiN、NiSi或其它合適的金屬。虛設(shè)柵極結(jié)構(gòu)430可被設(shè)置來改善微影圖案密度的均勻度。額外地，虛設(shè)柵極結(jié) 構(gòu)430可做為隔離結(jié)構(gòu)。因而在此可被稱為與隔離晶體管相關(guān)的隔離柵極結(jié)構(gòu)。隔離晶體 管包含位于虛設(shè)柵極結(jié)構(gòu)430下方的通道區(qū)；及與相鄰近的PM0SFET裝置402和404的每 一側(cè)共有的源極和漏極區(qū)。在本實(shí)施例中，已觀察到，由于相較于由P型金屬所形成的功能 性柵極電極422，虛設(shè)柵極結(jié)構(gòu)430是由η型金屬或中間能階態(tài)金屬所形成，故虛設(shè)柵極結(jié) 構(gòu)430(即隔離晶體管)總是保持在關(guān)閉狀態(tài)的條件中。比起位于功能性柵極結(jié)構(gòu)420與 η井間的能帶偏移，位于虛設(shè)柵極結(jié)構(gòu)430與η井間的能帶偏移具有大于或等于1/2硅能 隙差值。據(jù)此，虛設(shè)柵極結(jié)構(gòu)430確保相鄰近的PM0SFET裝置402和404間無漏電流發(fā)生。 又，相鄰近的PM0SFET裝置402和404的功能性柵極結(jié)構(gòu)420間的距離440為2個(gè)柵極距 離，而不是圖2的半導(dǎo)體裝置200所使用的3個(gè)柵極距離。亦即，于圖2的半導(dǎo)體裝置200 中多使用1個(gè)柵極距離來隔離相鄰近的裝置。因此，相較于圖2的半導(dǎo)體裝置200，在半導(dǎo) 體裝置400的同樣面積中可形成較多裝置?？衫斫獾氖?，半導(dǎo)體裝置400可包含如內(nèi)層介 電材料(ILD)、接觸蝕刻終止層(CESL)、內(nèi)連線結(jié)構(gòu)等的其它已知的結(jié)構(gòu)和特征，但為清楚 描述的緣故，這些結(jié)構(gòu)和特征未被繪示出來。請(qǐng)參照?qǐng)D5，其繪示半導(dǎo)體裝置500的上視示意圖。除以下所討論的不同外，半導(dǎo) 體裝置500是與圖3的半導(dǎo)體裝置500相似。根據(jù)本發(fā)明的一實(shí)施例，半導(dǎo)體裝置500包 含相鄰近的η型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(NM0SFET)裝置502和504，NM0SFET裝置 502和504彼此之間或與其它裝置之間是被虛設(shè)結(jié)構(gòu)所隔離。雖然只有繪示兩個(gè)NM0SFET 裝置，但可理解的是，可施加多于兩個(gè)裝置和相反型式的MOSFET裝置于半導(dǎo)體裝置500中， 其中這些相反型式的MOSFET裝置是以CMOS技術(shù)所形成。再者，可理解的是，半導(dǎo)體裝置 500亦可包含電阻、電容、電感、二極管和其它典型地施加在集成電路中的適合的微電子組 件。NM0SFET裝置502和504可形成于主動(dòng)區(qū)506中。主動(dòng)區(qū)306是被定義于半導(dǎo)體基材 中。在本實(shí)施例中，此半導(dǎo)體基材包含P型摻雜硅基材。主動(dòng)區(qū)506包含每一個(gè)NM0SFET裝置502和504的源極和漏極(S/D)區(qū)。位于柵 極結(jié)構(gòu)520下方的通道5M是被定義于基材中，并設(shè)置在源極區(qū)和漏極區(qū)之間。通道5M 是被施加應(yīng)變(Strained)以賦予裝置載子遷移率并增強(qiáng)裝置性能。特別是，通過磊晶制程 來形成源極和漏極區(qū)，以完成具有應(yīng)變的通道。在一實(shí)施例中，使用磊晶制程沉積碳化硅 (SiC)于硅基材上，以形成源極和漏極區(qū)。在其它實(shí)施例中，使用磊晶制程沉積碳化硅于硅 基材上并摻雜磷，以形成源極和漏極區(qū)。在又一實(shí)施例中，使用磊晶制程沉積磷化硅(SiP) 于硅基材上，以形成源極和漏極區(qū)。在又一實(shí)施例中，沉積磊晶硅于硅基材上，以形成源極 和漏極區(qū)。又，源極和漏極區(qū)可被提升至高于基材的表面。再者，由于未設(shè)置淺溝渠隔離 (STI)來隔離相鄰近的NM0SFET裝置502和504，磊晶碳化硅、磊晶磷化硅或磊晶硅具有減 少的晶面輪廓。因此，可改善裝置性能，例如飽和電流(Idsat)。
柵極結(jié)構(gòu)520是被形成于基材上，并插入在源極區(qū)和漏極區(qū)之間。柵極結(jié)構(gòu)520 在此可被稱為功能性或運(yùn)算性柵極結(jié)構(gòu)。柵極結(jié)構(gòu)520包含柵極介電層和形成于柵極介電 層上的柵極電極522。柵極介電層可包含氧化硅層?；蛘?，柵極介電層可選擇性地包含高介 電常數(shù)介電材料、氮氧化硅、其它合適材料、或其結(jié)合物。高介電常數(shù)介電材料可選自金屬 氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金 屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯或其結(jié)合物。柵極介電層可具有由如一層氧化 硅和又一層高介電常數(shù)材料所組成的多層結(jié)構(gòu)。在本實(shí)施例中，柵極電極522包含η型工作函數(shù)金屬(η型金屬)以適當(dāng)?shù)刈鰹?NM0SFET裝置。η型金屬具有小于約4. 33eV的工作函數(shù)。例如n型金屬可包含Ti、Al、Zn、 Nb、Ag、Mn、Zr、Ta、TiN, TaN和其它合適的金屬。柵極電極322可具有多層結(jié)構(gòu)，并可于使 用不同制程的結(jié)合的多步驟制程中形成。柵極電極522可于已知技藝所知的“柵極優(yōu)先”或 “柵極最后”的方法中形成?；蛘?，柵極電極522可選擇性地包含被如磷或砷的η型摻質(zhì)所 摻雜的多晶硅層。半導(dǎo)體裝置500還包含設(shè)置于主動(dòng)區(qū)506中的虛設(shè)柵極結(jié)構(gòu)530。在本實(shí)施例 中，虛設(shè)柵極結(jié)構(gòu)530包含虛設(shè)柵極介電層和形成在此虛設(shè)柵極介電層上的虛設(shè)柵極電極 532。虛設(shè)柵極介電層是由與功能性柵極結(jié)構(gòu)520的柵極介電層相同的材料所形成。額外 地，虛設(shè)柵極電極532可由與柵極電極522相同的材料所形成。然而，相較于功能性柵極結(jié) 構(gòu)520的通道524，位于虛設(shè)柵極結(jié)構(gòu)530下方的通道534具有不同的摻雜濃度。例如通 道534可透過離子植入被ρ型摻質(zhì)所摻雜。在本實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)530的通道534 被高于功能性柵極結(jié)構(gòu)520的通道524的摻雜劑量所摻雜。在一實(shí)施例中，通道534的摻 雜劑量是介于約7 X IO13原子數(shù)/平方厘米(atoms/cm2)至1 X IO14原子數(shù)/平方厘米之 間，而通道524的摻雜劑量為約5X IO13原子數(shù)/平方厘米。據(jù)此，可調(diào)整與虛設(shè)柵極結(jié)構(gòu) 530相關(guān)聯(lián)的臨界電壓(Threshold Voltage)至高于與功能性柵極結(jié)構(gòu)520相關(guān)聯(lián)的臨界 電壓，即更多正電壓至NMOS裝置。虛設(shè)柵極結(jié)構(gòu)530可被設(shè)置來改善微影圖案密度的均勻度。額外地，虛設(shè)柵極結(jié) 構(gòu)530可做為隔離結(jié)構(gòu)，因而在此可被稱為與隔離晶體管相關(guān)的隔離柵極結(jié)構(gòu)。隔離晶體 管包含位于虛設(shè)柵極結(jié)構(gòu)530下方的通道區(qū)534 ；及與相鄰近的NM0SFET裝置502和504的 每一側(cè)共有的源極和漏極區(qū)。在本實(shí)施例中，已觀察到，由于與虛設(shè)柵極結(jié)構(gòu)530相關(guān)聯(lián)的 臨界電壓是高于與功能性柵極結(jié)構(gòu)520相關(guān)聯(lián)的臨界電壓(即更多正電壓至NMOS裝置)， 故虛設(shè)柵極結(jié)構(gòu)530(即隔離晶體管)總是保持在關(guān)閉狀態(tài)的條件中。亦即，相較于功能性 柵極結(jié)構(gòu)520，需要較大的正電壓來開啟虛設(shè)柵極結(jié)構(gòu)530。據(jù)此，虛設(shè)柵極結(jié)構(gòu)530確保相 鄰近的NM0SFET裝置502和504間無漏電流發(fā)生。在一些其它實(shí)施例中，應(yīng)注意的是，虛設(shè) 柵極電極532可由類似于圖3的虛設(shè)柵極電極332的ρ型金屬或中間能階態(tài)金屬所形成。 可理解的是，半導(dǎo)體裝置500可包含如內(nèi)層介電材料(ILD)、接觸蝕刻終止層(CESL)、內(nèi)連 線結(jié)構(gòu)等的其它已知的結(jié)構(gòu)和特征，但為清楚描述的緣故，這些結(jié)構(gòu)和特征未被繪示出來。請(qǐng)參照?qǐng)D6，其繪示半導(dǎo)體裝置600的上視示意圖。除以下所討論的不同外，半導(dǎo) 體裝置600是與圖4的半導(dǎo)體裝置400相似。根據(jù)本發(fā)明的一實(shí)施例，半導(dǎo)體裝置600包 含相鄰近的P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(PM0SFET)裝置602和604，PM0SFET裝置 602和604彼此之間或與其它裝置之間是被虛設(shè)結(jié)構(gòu)所隔離。雖然只有繪示兩個(gè)PM0SFET裝置，但可理解的是，可施加多于兩個(gè)裝置和相反型式的MOSFET裝置于半導(dǎo)體裝置600中， 其中這些相反型式的MOSFET裝置是以CMOS技術(shù)所形成。再者，可理解的是，半導(dǎo)體裝置 600亦可包含電阻、電容、電感、二極管和其它典型地施加在集成電路中的適合的微電子組 件。PM0SFET裝置602和604可形成于主動(dòng)區(qū)606中。主動(dòng)區(qū)606是被定義于半導(dǎo)體基材 中。在本實(shí)施例中，此半導(dǎo)體基材包含η型摻雜硅基材。主動(dòng)區(qū)606包含每一個(gè)PM0SFET裝置602和604的源極和漏極(S/D)區(qū)。位于柵 極結(jié)構(gòu)620下方的通道6Μ是被定義于基材中，并設(shè)置在源極區(qū)和漏極區(qū)之間。通道6Μ是 被施加應(yīng)變(Strained)以賦予裝置載子遷移率并增強(qiáng)裝置性能。特別是，通過磊晶制程來 形成源極和漏極區(qū)，以完成具有應(yīng)變的通道。在一實(shí)施例中，使用磊晶制程沉積硅鍺(SiGe) 于硅基材上，以形成源極和漏極區(qū)。在又一實(shí)施例中，沉積磊晶硅于硅基材上，以形成源極 和漏極區(qū)。又，源極和漏極區(qū)可被提升至高于基材的表面。再者，由于未設(shè)置淺溝渠隔離 (STI)來隔離相鄰近的PM0SFET裝置602和604，硅鍺(SiGe)或磊晶硅具有減少的晶面輪 廓。因此，可改善裝置性能，例如飽和電流(Idsat)。柵極結(jié)構(gòu)620是被形成于基材上，并插入在源極區(qū)和漏極區(qū)之間。柵極結(jié)構(gòu)620 在此可被稱為功能性或運(yùn)算性柵極結(jié)構(gòu)。柵極結(jié)構(gòu)620包含柵極介電層和形成于柵極介電 層上的柵極電極622。柵極介電層可包含氧化硅層?；蛘撸瑬艠O介電層可選擇性地包含高介 電常數(shù)介電材料、氮氧化硅、其它合適材料、或其結(jié)合物。高介電常數(shù)介電材料可選自金屬 氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金 屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯或其結(jié)合物。柵極介電層可具有由如一層氧化 硅和又一層高介電常數(shù)材料所組成的多層結(jié)構(gòu)。在本實(shí)施例中，柵極電極622包含ρ型工作函數(shù)金屬(ρ型金屬)以適當(dāng)?shù)刈鰹?PM0SFET裝置。P型金屬具有大于約4. 8eV的工作函數(shù)。例如p型金屬可包含Mo、Ru、In、 Pt、PtSi、MoN、WN或其它合適的金屬。柵極電極622可具有多層結(jié)構(gòu)，并可于使用不同制程 的結(jié)合的多步驟制程中形成。柵極電極622可于已知技藝所知的“柵極優(yōu)先”或“柵極最后” 的方法中形成?；蛘?，柵極電極622可選擇性地包含被如硼的ρ型摻質(zhì)所摻雜的多晶硅層。半導(dǎo)體裝置600還包含設(shè)置于主動(dòng)區(qū)606中的虛設(shè)柵極結(jié)構(gòu)630。在本實(shí)施例 中，虛設(shè)柵極結(jié)構(gòu)630包含虛設(shè)柵極介電層和形成在此虛設(shè)柵極介電層上的虛設(shè)柵極電極 632。虛設(shè)柵極介電層是由與功能性柵極結(jié)構(gòu)620的柵極介電層相同的材料所形成。額外 地，虛設(shè)柵極電極632可由與柵極電極622相同的材料所形成。然而，相較于功能性柵極結(jié) 構(gòu)520的通道524，位于虛設(shè)柵極結(jié)構(gòu)630下方的通道634具有不同的摻雜濃度。例如通 道634可透過離子植入被η型摻質(zhì)所摻雜。在本實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)630的通道634 被高于功能性柵極結(jié)構(gòu)520的通道524的摻雜劑量所摻雜。在一實(shí)施例中，通道634的摻 雜劑量是介于約7 X IO13原子數(shù)/平方厘米至1 X IO14原子數(shù)/平方厘米之間，而通道6Μ 的摻雜劑量為約5 X IO13原子數(shù)/平方厘米。據(jù)此，可調(diào)整與虛設(shè)柵極結(jié)構(gòu)630相關(guān)聯(lián)的臨 界電壓(Threshold Voltage)至高于與功能性柵極結(jié)構(gòu)620相關(guān)聯(lián)的臨界電壓，即更多負(fù) 電壓至PMOS裝置。虛設(shè)柵極結(jié)構(gòu)630可被設(shè)置來改善微影圖案密度的均勻度。額外地，虛設(shè)柵極結(jié) 構(gòu)630可做為隔離結(jié)構(gòu)。因而在此可被稱為與隔離晶體管相關(guān)的隔離柵極結(jié)構(gòu)。隔離晶體 管包含位于虛設(shè)柵極結(jié)構(gòu)630下方的通道區(qū)；及與相鄰近的PM0SFET裝置602和604的每一側(cè)共有的源極和漏極區(qū)。在本實(shí)施例中，已觀察到，由于與虛設(shè)柵極結(jié)構(gòu)630相關(guān)聯(lián)的臨 界電壓是高于與功能性柵極結(jié)構(gòu)620相關(guān)聯(lián)的臨界電壓(即更多正電壓至PMOS裝置)，故 虛設(shè)柵極結(jié)構(gòu)630(即隔離晶體管)總是保持在關(guān)閉狀態(tài)的條件中。亦即，相較于功能性柵 極結(jié)構(gòu)620，需要較大的負(fù)電壓來開啟虛設(shè)柵極結(jié)構(gòu)630。據(jù)此，虛設(shè)柵極結(jié)構(gòu)630確保相 鄰近的PM0SFET裝置602和604間無漏電流發(fā)生。在一些其它實(shí)施例中，應(yīng)注意的是，虛設(shè) 柵極電極632可由類似于圖4的虛設(shè)柵極電極432的η型金屬或中間能階態(tài)金屬所形成。 可理解的是，半導(dǎo)體裝置600可包含如內(nèi)層介電材料(ILD)、接觸蝕刻終止層(CESL)、內(nèi)連 線結(jié)構(gòu)等的其它已知的結(jié)構(gòu)和特征，但為清楚描述的緣故，這些結(jié)構(gòu)和特征未被繪示出來。請(qǐng)參照?qǐng)D7，其繪示半導(dǎo)體裝置700的上視示意圖。除虛設(shè)柵極結(jié)構(gòu)可被設(shè)置在隔 離區(qū)上外，半導(dǎo)體裝置700是與圖1的半導(dǎo)體裝置100相似。因此，為了簡(jiǎn)要與清楚描述的 緣故，圖1和圖7中相似的特征具有相同的編號(hào)。根據(jù)本發(fā)明的一實(shí)施例，半導(dǎo)體裝置700 包含相鄰近的η型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(NM0SFET)裝置702和704，NM0SFET裝 置702和704彼此之間或與其它裝置之間是被虛設(shè)結(jié)構(gòu)所隔離。雖然只有繪示兩個(gè)NM0SFET 裝置，但可理解的是，可施加多于兩個(gè)裝置和相反型式的MOSFET裝置于半導(dǎo)體裝置100中， 其中這些相反型式的MOSFET裝置是以CMOS技術(shù)所形成。再者，可理解的是，半導(dǎo)體裝置 700亦可包含電阻、電容、電感、二極管和其它典型地施加在集成電路中的適合的微電子組 件。NM0SFET裝置702和704可分別形成于主動(dòng)區(qū)706和708中。主動(dòng)區(qū)706和708是被 定義于半導(dǎo)體基材中。在本實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)130是被形成于隔離區(qū)110上。亦即 主動(dòng)區(qū)706和708被注意到是延伸在虛設(shè)柵極結(jié)構(gòu)130的下方(如圖1所示)。又，功能性 柵極結(jié)構(gòu)120相距有2個(gè)柵極距離，而不是圖1所使用的3個(gè)柵極距離。請(qǐng)參照?qǐng)D8，其繪示半導(dǎo)體裝置800的上視示意圖。除虛設(shè)柵極結(jié)構(gòu)可被設(shè)置在隔 離區(qū)上外，半導(dǎo)體裝置800是與圖2的半導(dǎo)體裝置200相似。因此，為了簡(jiǎn)要與清楚描述的 緣故，圖2和圖8中相似的特征具有相同的編號(hào)。根據(jù)本發(fā)明的一實(shí)施例，半導(dǎo)體裝置800 包含相鄰近的P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(PM0SFET)裝置802和804，PM0SFET裝 置802和804彼此之間或與其它裝置之間是被虛設(shè)結(jié)構(gòu)所隔離。雖然只有繪示兩個(gè)NM0SFET 裝置，但可理解的是，可施加多于兩個(gè)裝置和相反型式的MOSFET裝置于半導(dǎo)體裝置800中， 其中這些相反型式的MOSFET裝置是以CMOS技術(shù)所形成。再者，可理解的是，半導(dǎo)體裝置 800亦可包含電阻、電容、電感、二極管和其它典型地施加在集成電路中的適合的微電子組 件。PM0SFET裝置802和804可分別形成于主動(dòng)區(qū)806和808中。主動(dòng)區(qū)806和808是被 定義于半導(dǎo)體基材中。在本實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)230是被形成于隔離區(qū)110上。亦即 主動(dòng)區(qū)806和808被注意到是延伸在虛設(shè)柵極結(jié)構(gòu)230的下方(如圖2所示)。又，功能性 柵極結(jié)構(gòu)220相距有2個(gè)柵極距離，而不是圖2所使用的3個(gè)柵極距離。在上述參照?qǐng)D1至圖8的金屬柵極結(jié)構(gòu)實(shí)施例中，在沉積高介電常數(shù)介電材料層 之前，形成界面層(如氧化硅層)于基材上?？墒褂脽嵫趸蛟訉映练e(Atomic Layer D印0siti0n;ALD)來形成此氧化硅層。此薄氧化硅層是被形成在硅基材上。高介電常數(shù) 介電材料層是通過原子層沉積或其它合適的沉積制程而被形成在氧化硅層上。覆蓋層 (Capping Layer)被形成在高介電常數(shù)介電材料層上。此覆蓋層包含氧化鑭或其它合適的 材料。阻障層是通過物理氣相沉積(PVD)或其它合適的方法而被形成在覆蓋層上。覆蓋層 包含氮化鈦或如上所提供的其它適當(dāng)?shù)牟牧?。更通過物理氣相沉積、化學(xué)氣相沉積(CVD)或其它合適的方法形成如鎢或鋁的多晶硅層或金屬層于金屬柵極層上。接著，圖案化各種柵極材料層以形成運(yùn)算元件和虛設(shè)柵極結(jié)構(gòu)二者的柵極結(jié)構(gòu)。 此圖案化柵極材料層的方法包含施加各種干式和濕式蝕刻步驟；使用定義各種開口的被圖 案化的光罩。以一或多個(gè)蝕刻步驟來去除位于被圖案化的光罩的開口中的柵極層。在一實(shí) 施例中，第一個(gè)蝕刻步驟使用含氟等離子來去除多晶硅層或金屬柵極層。被圖案化的光罩 是形成在多重金屬層-柵極層結(jié)構(gòu)層上。在一例子中，此被圖案化的光罩為由光學(xué)微影蝕 刻制程所形成的被圖案化的光阻層。例示性的光學(xué)微影蝕刻制程包含光阻涂布的制程步 驟、軟烤、光罩對(duì)準(zhǔn)、曝光、曝光后烘烤和硬烤。亦可以使用如無光罩光學(xué)微影、電子束寫入 (Electron-Beam Writing)、離子束寫入(Electron-Beam Writing)禾口分子壓印(Molecular Imprint)的其它適當(dāng)?shù)姆椒▉韺?shí)施或取代光學(xué)微影曝光制程。在又一實(shí)施例中，被圖案化 的光罩包含被圖案化的硬罩幕層。在一例子中，此被圖案化的硬罩幕層包含氮化硅。如形 成被圖案化的氮化硅硬罩幕的一例子所示，氮化硅層是通過低壓化學(xué)氣相沉積(LPCVD)制 程而被沉積在多晶硅層上?？墒褂霉鈱W(xué)微影制程進(jìn)一步圖案化此氮化硅層，以形成被圖案 化的光阻層；并使用蝕刻制程來蝕刻被圖案化的光阻層的開口中的氮化硅。或者，可使用其 它介電材料做為被圖案化的硬罩幕。再者，可進(jìn)行一或多個(gè)離子值入步驟以形成各種摻雜區(qū)，如摻雜的源極和漏極、和 /或輕摻雜漏極(LDD)特征。在一例子中，輕摻雜漏極區(qū)是在柵極結(jié)構(gòu)和/或磊晶源極和漏 極區(qū)形成之后形成?？尚纬蓶艠O間隙壁于金屬柵極結(jié)構(gòu)的側(cè)壁上。進(jìn)行重源極漏極摻雜制 程以形成重?fù)诫s的源極和漏極，因而重?fù)诫s的源極和漏極是實(shí)質(zhì)對(duì)準(zhǔn)于間隙壁的外緣。柵 極間隙壁可具有多層結(jié)構(gòu)并可包含氧化硅、氮化硅、氮氧化硅或其它介電材料。η型或P型 摻質(zhì)所摻雜的源極和漏極區(qū)與輕摻雜漏極區(qū)是被如離子植入的已知摻雜制程所形成。用來 形成相關(guān)的摻雜區(qū)的η型摻質(zhì)雜質(zhì)可包含磷、砷和/或其它材料。用來形成相關(guān)的摻雜區(qū) 的P型摻質(zhì)雜質(zhì)可包含硼、銦和/或其它材料。硅化物是被形成在突出的源極和漏極特征 上，以減少接觸電阻。此硅化物可被一制程所形成，此制程包含沉積金屬層；對(duì)此金屬層 進(jìn)行退火(Annealing)以使金屬層可與硅反應(yīng)形成硅化物；再去除不反應(yīng)的金屬層。接著，形成內(nèi)層介電材料(ILD)于基材上，并施加化學(xué)機(jī)械研磨(CMP)制程至此 基材以拋光此基材。在又一例子中，在形成內(nèi)層介電材料(ILD)前，形成接觸蝕刻終止層 (CESL)于柵極結(jié)構(gòu)的頂面。在一實(shí)施例中，以上所形成的柵極結(jié)構(gòu)是最終金屬柵極結(jié)構(gòu)， 并保留在最終電路中(例如“柵極優(yōu)先”的方法)。在又一實(shí)施例中，部分地去除以上所形 成的柵極結(jié)構(gòu)是最終金屬柵極結(jié)構(gòu)，再針對(duì)如熱預(yù)算的各種制造考慮，填充入適當(dāng)?shù)牟牧?(例如“柵極最后”的方法)。在此方法中，繼續(xù)進(jìn)行化學(xué)機(jī)械研磨(CMP)制程直到暴露出 多晶硅表面為止。在又一實(shí)施例中，化學(xué)機(jī)械研磨(CMP)制程停止在硬罩幕層上，再使用濕 式蝕刻制程來去除硬罩幕層。形成多層內(nèi)連線(Multilayer hterconnection ;MLI)于基材上，以電性連接各 種裝置特征來形成功能性電路。多層內(nèi)連線包含垂直內(nèi)連線，如已知的介層窗或接觸窗； 及平行內(nèi)連線，如金屬線。各種內(nèi)連線特征可實(shí)施包含銅、鎢和硅化物的各種導(dǎo)電材料。 在一例子中，使用金屬鑲嵌(Damascene)制程來形成銅相關(guān)的多層內(nèi)連線結(jié)構(gòu)。在又一 實(shí)施例中，鎢是被用來形成鎢插塞(Plug)于接觸窗孔中。半導(dǎo)體裝置100、200、300、400、 500、600、700、800可被使用于各種應(yīng)用中，如數(shù)字/邏輯電路、影像感應(yīng)器裝置、異質(zhì)半導(dǎo)體(Hetero-semiconductor)裝置；動(dòng)態(tài)隨機(jī)存取內(nèi)存(Dynamic Random Access Memory ； DRAM)晶胞、和/或其它微電子裝置(在此整體稱為微電子裝置)。當(dāng)然，本發(fā)明的實(shí)施方 式亦可應(yīng)用于和/或立即調(diào)適至其它型式的晶體管，包含有單柵極晶體管、雙柵極晶體管 和其它多柵極晶體管。本發(fā)明的實(shí)施方式亦可被使用于許多不同的應(yīng)用中，包含有傳感器 晶胞、內(nèi)存晶胞、邏輯晶胞和其它。 以上所述已勾畫幾個(gè)實(shí)施例的特征。熟悉此技藝者應(yīng)察知他們可無困難地使用本 發(fā)明為基礎(chǔ)來設(shè)計(jì)或修改其它制程，以達(dá)成與在此所述的實(shí)施例相同的目的和/或優(yōu)點(diǎn)。 熟悉此技藝者亦應(yīng)了解此類的等同結(jié)構(gòu)并未脫離本發(fā)明的精神和范圍，而且在不脫離本發(fā) 明的精神和范圍內(nèi)，他們可作各種的更動(dòng)、取代與潤(rùn)飾。例如參照?qǐng)D5和圖6的實(shí)施例所 討論的通道區(qū)的不同摻雜濃度可另外以高臨界電壓環(huán)形植入(Halo Implant)或井植入來 實(shí)施。因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求書所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路，其特征在于，包含一第一運(yùn)算元件，具有由一第一成分所組成的一第一晶體管；一第二運(yùn)算元件，具有由該第一成分所組成的一第二晶體管；以及一隔離晶體管，設(shè)置于該第一晶體管與該第二晶體管間，其中該隔離晶體管由與該第 一成分不同的一第二成分所組成。
2.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該第一晶體管和該第二晶體管分別 包含一第一柵極和一第二柵極，該第一柵極和該第二柵極具有一第一型金屬；該隔離晶體管包含一隔離柵極，該隔離柵極具有一第二型金屬與一中間能階態(tài)金屬的 其中一者；該中間能階態(tài)金屬具有一工作函數(shù)，該工作函數(shù)介于該第一型金屬與該第二型金屬之 間，其中第一型金屬為一 η型金屬和一 ρ型金屬的其中一者，第二型金屬為該η型金屬和該 P型金屬的其中另一者。
3.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該第一晶體管和該第二晶體管分別 包含一第一柵極和一第二柵極，該第一柵極和該第二柵極被一第一型摻質(zhì)所摻雜，該隔離 晶體管包含一隔離柵極，該隔離柵極被與該第一型摻質(zhì)的型式相反的一第二型摻質(zhì)所摻雜。
4.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該第一晶體管和該第二晶體管包含 被一第一摻雜濃度所摻雜的通道區(qū)，該隔離晶體管包含被一第二摻雜濃度所摻雜的通道 區(qū)，該第二摻雜濃度大于該第一摻雜濃度。
5.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該第一晶體管和該第二晶體管分別 包含設(shè)置于一主動(dòng)區(qū)的一第一柵極和一第二柵極；該隔離晶體管包含一隔離柵極，該隔離柵極被設(shè)置于該第一柵極與該第二柵極之間及 該主動(dòng)區(qū)中。
6.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該第一晶體管包含設(shè)置于一第一主 動(dòng)區(qū)的一第一柵極，該第二晶體管包含設(shè)置于一第二主動(dòng)區(qū)的一第二柵極，該第一主動(dòng)區(qū) 和該第二主動(dòng)區(qū)被一隔離區(qū)所分開；該隔離晶體管包含設(shè)置于該第一主動(dòng)區(qū)的一第一隔離柵極；該集成電路還包含一又一隔離晶體管，該又一隔離晶體管具有該第二主動(dòng)區(qū)的一第二 隔離柵極，該第二隔離柵極被設(shè)置于該第一柵極與該第二柵極之間，該又一隔離晶體管具 有該第二成分。
7.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該第一晶體管被設(shè)置于一第一主動(dòng) 區(qū)中，該第二晶體管被設(shè)置于一第二主動(dòng)區(qū)中，該第一主動(dòng)區(qū)和該第二主動(dòng)區(qū)被一隔離區(qū) 所分開；該隔離晶體管被設(shè)置于該隔離區(qū)中。
8.一種集成電路，其特征在于，包含一第一運(yùn)算元件，具有由一第一成分所組成的一第一柵極；一第二運(yùn)算元件，具有由該第一成分所組成的一第二柵極；以及一隔離柵極，設(shè)置于該第一柵極與該第二柵極間，其中該隔離柵極由與該第一成分不 同的一第二成分所組成。
9.根據(jù)權(quán)利要求8所述的集成電路，其特征在于，該第一柵極和該第二柵極包含一第一型金屬；該隔離柵極包含一第二型金屬與一中間能階態(tài)金屬的其中一者； 該中間能階態(tài)金屬具有一工作函數(shù)，該工作函數(shù)介于該第一型金屬與該第二型金屬之 間，其中第一型金屬為一 η型金屬和一 ρ型金屬的其中一者，第二型金屬為該η型金屬和該 P型金屬的其中另一者。
10.根據(jù)權(quán)利要求8所述的集成電路，其特征在于，該第一柵極和該第二柵極被一第一 型摻質(zhì)所摻雜，該隔離柵極被與該第一型摻質(zhì)相反的一第二型摻質(zhì)所摻雜。
11.一種集成電路，其特征在于，包含一半導(dǎo)體基材，具有一第一主動(dòng)區(qū)和一第二主動(dòng)區(qū)；一第一場(chǎng)效應(yīng)晶體管，設(shè)置于該第一主動(dòng)區(qū)中，該第一場(chǎng)效應(yīng)晶體管具有一第一功能 性柵極電極；一第二場(chǎng)效應(yīng)晶體管，設(shè)置于該第二主動(dòng)區(qū)中，該第二場(chǎng)效應(yīng)晶體管具有一第二功能 性柵極電極；以及一隔離柵極電極，設(shè)置于該第一功能性柵極電極與該第二功能性柵極電極間，其中該 隔離柵極電極具有一第一導(dǎo)電性，該第一功能性柵極電極和該第二功能性柵極電極具有與 該第一導(dǎo)電性不同的一第二導(dǎo)電性。
12.根據(jù)權(quán)利要求11所述的集成電路，其特征在于，該第一導(dǎo)電性包含一η型金屬與一 中間能階態(tài)金屬的其中一者的導(dǎo)電性；該第二導(dǎo)電性包含一P型金屬的導(dǎo)電性；該中間能階態(tài)金屬具有一工作函數(shù)，該工作函數(shù)介于該η型金屬與該ρ型金屬之間。
13.根據(jù)權(quán)利要求11所述的集成電路，其特征在于，該第一導(dǎo)電性包含一ρ型金屬與一 中間能階態(tài)金屬的其中一者的導(dǎo)電性；該第二導(dǎo)電性包含一η型金屬的導(dǎo)電性；該中間能階態(tài)金屬具有一工作函數(shù)，該工作函數(shù)介于該η型金屬與該ρ型金屬之間。
14.根據(jù)權(quán)利要求11所述的集成電路，其特征在于，還包含 一淺溝渠隔離，設(shè)置于該第一主動(dòng)區(qū)與該第二主動(dòng)區(qū)之間；具該第一導(dǎo)電性的一又一隔離柵極電極，該又一隔離柵極電極被設(shè)置于該第一主動(dòng)區(qū)中；其中該隔離柵極電極被設(shè)置于該第二主動(dòng)區(qū)中及該又一隔離柵極電極與該第二功能 性柵極電極之間。
15.根據(jù)權(quán)利要求11所述的集成電路，其特征在于，該第一場(chǎng)效應(yīng)晶體管和該第二場(chǎng) 效應(yīng)晶體管為η型，并具有磊晶碳化硅源極/漏極特征、磷摻雜碳化硅源極/漏極特征、及 磷化硅源極/漏極特征其中一者；或第一場(chǎng)效應(yīng)晶體管和該第二場(chǎng)效應(yīng)晶體管為P型，并具有硅鍺源極/漏極特征。
全文摘要
本發(fā)明提供一種具有用以隔離裝置的虛設(shè)結(jié)構(gòu)的集成電路。此集成電路包含具有第一晶體管的第一運(yùn)算元件、具有第二晶體管的第二運(yùn)算元件、以及設(shè)置于第一晶體管與第二晶體管間的隔離晶體管，其中第一晶體管由第一成分所組成，第二晶體管由第一成分所組成，隔離晶體管由與第一成分不同的第二成分所組成。
文檔編號(hào)H01L29/43GK102104041SQ20101022834
公開日2011年6月22日 申請(qǐng)日期2010年7月8日 優(yōu)先權(quán)日2009年12月17日
發(fā)明者馮家馨, 吳忠政, 王海艇, 黃志翔, 黃立平 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司