專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路結(jié)構(gòu)，特別涉及形成于晶片背側(cè)上且連接貫穿基板導(dǎo)孔 (through-substrate via ； TSV)的內(nèi)連線結(jié)構(gòu)。
背景技術(shù)：
由于各種電子組件(例如晶體管、二極管、電阻、電容等)的集成密度 (integration density)不斷提高，半導(dǎo)體工業(yè)已經(jīng)歷了連續(xù)的快速成長。在大多數(shù)的情況 下，集成密度的提高是來自于最小特征尺寸(minimum feature size) —再地縮小，且最小 特征尺寸的縮小可使更多的組件集成到一給定的芯片區(qū)域中。
集成的進(jìn)步實(shí)際上是在二維(平面)上的進(jìn)步，因?yàn)榧山M件所占據(jù)的體積基 本上是在半導(dǎo)體晶片的表面上。雖然光刻技術(shù)的顯著提升已使得二維集成電路的形成有 顯著的進(jìn)步，然而，在二維上可達(dá)到的密度有物理上的限制。這些限制其中之一是需要 制作這些組件的最小尺寸。再者，當(dāng)把更多的元件置入一芯片中時(shí)，會需要更復(fù)雜的設(shè) 計(jì)。
當(dāng)元件的數(shù)量增加時(shí)，一額外的限制是來自于元件間的內(nèi)連線的數(shù)量與長度的 顯著增加。當(dāng)內(nèi)連線的數(shù)量與長度增加時(shí)，電路的RC延遲(RCdelay)與耗電量(power consumption)者|^±曾力口。
在欲解決上述限制的諸多努力中，普遍使用的是三維的集成電路 (three-dimensional integrated circuit, 3D IC)以及堆疊式芯片(stacked dies)。因此，將貫穿基板導(dǎo)孔用于三維的集成電路以及堆疊式芯片中以連接芯片。在此，貫穿基板導(dǎo)孔常 被用來連接一芯片上的集成電路至該芯片的背側(cè)。此外，貫穿基板導(dǎo)孔也被用來提供短 接地路徑，以使集成電路經(jīng)由芯片的背側(cè)接地，其中一接地金屬膜可覆蓋芯片的背側(cè)。
由于接合多個(gè)包括貫穿基板導(dǎo)孔的芯片需要相對大的貫穿基板導(dǎo)孔間距，因 此，貫穿基板導(dǎo)孔的位置受到限制且貫穿基板導(dǎo)孔的間距需要夠大以提供例如焊球足夠 的空間。此外，以現(xiàn)行的形成晶片背側(cè)結(jié)構(gòu)的方法，使貫穿基板導(dǎo)孔的電性連接結(jié)構(gòu)遠(yuǎn) 離各自的貫穿基板導(dǎo)孔是不可能的。發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)中的缺陷，本發(fā)明一實(shí)施例提供一種集成電路結(jié)構(gòu)，包括一半 導(dǎo)體基板，具有一正面與一背面；一導(dǎo)孔，貫穿半導(dǎo)體基板；一金屬結(jié)構(gòu)，位于半導(dǎo) 體基板的背面上，金屬結(jié)構(gòu)包括一金屬墊，覆蓋并接觸導(dǎo)孔；以及一金屬線，位于導(dǎo)孔 上，其中金屬線包括一雙鑲嵌結(jié)構(gòu)；以及一凸塊，于金屬線上。
本發(fā)明另一實(shí)施例提供一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基板，具有一正面與 一背面；一導(dǎo)孔，位于半導(dǎo)體基板中；一第一金屬結(jié)構(gòu)，從半導(dǎo)體基板的背面延伸至半 導(dǎo)體基板中并接觸導(dǎo)孔；以及一凸塊，于第一金屬結(jié)構(gòu)上并電性連接第一金屬結(jié)構(gòu)。
本發(fā)明又一實(shí)施例提供一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基板，具有一正面與一背面；一導(dǎo)孔，貫穿半導(dǎo)體基板；一第一金屬結(jié)構(gòu)，形成于半導(dǎo)體基板的背面上并接 觸導(dǎo)孔，其中第一金屬結(jié)構(gòu)包括一雙鑲嵌結(jié)構(gòu)；以及一凸塊，形成于第一金屬結(jié)構(gòu)上。
使用雙鑲嵌工藝形成背側(cè)內(nèi)連線結(jié)構(gòu)，可堆疊多個(gè)內(nèi)連線層以提供大的可繞線 性。


圖1-圖11、圖12A、圖12B示出本發(fā)明一實(shí)施例的制作一背側(cè)內(nèi)連線結(jié)構(gòu)的中 間階段的剖面圖，其中一基板的背面以及一貫穿基板導(dǎo)孔為凹陷的。
圖13-圖22、圖23A、圖23B示出本發(fā)明另一實(shí)施例的制作一背側(cè)內(nèi)連線結(jié)構(gòu) 的中間階段的剖面圖，其中一基板的背面是凹陷的。
圖M-圖觀、圖四人、圖^B示出本發(fā)明又一實(shí)施例的制作一背側(cè)內(nèi)連線結(jié)構(gòu) 的中間階段的剖面圖，其中背側(cè)內(nèi)連線結(jié)構(gòu)形成在一基板的背面上。
其中，附圖標(biāo)記說明如下
2 -H-* LL ■心片；
10 -、基板；
IOb 背面；
IOf 前側(cè)；
12 -、內(nèi)連線結(jié)構(gòu)；
14 -、接墊；
15 -、方塊；
20 -、貫穿基板導(dǎo)孔；
22 -、絕緣層；
24 -、開口 ；
25 -、載體；
26、31 光致抗蝕劑；
27 -、(溝槽)開口；
28 -、底部；
30 -、介電絕緣層；
32、128、148、236 導(dǎo)電阻擋.
33、136、226 導(dǎo)孔開口 ；
34 -、銅；
36 -、金屬結(jié)構(gòu)；
36-1 金屬線；
36-2 金屬結(jié)構(gòu)、金屬墊；
38、48、222 介電層；
40 -、光致抗蝕劑；
42 -、凸塊；
46、220 蝕刻終止層；
50、146 導(dǎo)孔；
52 金屬線；60 附加層、內(nèi)連線附加層；124、124， 介電層；125 介電層；126 開口；130 金屬材料；132 金屬線/墊；132-1 金屬結(jié)構(gòu)、金屬墊；132-2、234 金屬線；134 光致抗蝕劑；138、228 溝槽開口 ；140 光致抗蝕劑、附加光致抗蝕劑、圖案化光致抗蝕劑；144 金屬線；232 通孔；Dl 凹陷深度；D2 回蝕刻深度。
具體實(shí)施例方式以下將詳述本發(fā)明的多個(gè)實(shí)施例的制作與使用方式。然應(yīng)注意的是，這些實(shí)施 例提供許多可供應(yīng)用的發(fā)明概念，其可在多種特定的環(huán)境中實(shí)施。文中所討論的特定實(shí) 施例僅用以說明以特定的方式去制作與使用本發(fā)明，并非用以限制本發(fā)明的范圍。本發(fā)明提供一連接至貫穿基板導(dǎo)孔的背側(cè)連線結(jié)構(gòu)及其形成方法。以下將說明 制作一實(shí)施例的中間階段，并討論實(shí)施例的多種變化。在全部的附圖與說明實(shí)施例中， 相似的標(biāo)號將用以標(biāo)示相似的元件。請參照圖1，提供芯片2，其內(nèi)包括基板10與集成電路(未示出)。芯片2可為 一部分的晶片?；?0可為一半導(dǎo)體基板，例如一塊狀硅基板(bulk silicon substrate)， 但基板10亦可包括其他的半導(dǎo)體材料，例如三族、四族及/或五族元素。有源式的半導(dǎo) 體元件(例如晶體管，以方塊15表示)可形成在基板10的前側(cè)IOf上。在本文中，“背 側(cè)” 一詞是指基板10相對于具有有源式半導(dǎo)體元件的一側(cè)。內(nèi)連線結(jié)構(gòu)12形成在基板 10的前側(cè)IOf上并連接至有源式半導(dǎo)體元件，其中內(nèi)連線結(jié)構(gòu)12包括金屬線以及形成于 其內(nèi)的導(dǎo)孔(未示出)。金屬線以及導(dǎo)孔可以是由銅或是銅合金所構(gòu)成的，并可用熟知 的鑲嵌工藝(damascene process)來制作。內(nèi)連線結(jié)構(gòu)12可包括一般所知的層間介電層 (inter-layer dielectric, ILD)以及金屬間介電層(inter-metal dielectrics, IMDs)。接墊 14 形成在基板10的前側(cè)IOf上。貫穿基板導(dǎo)孔20形成于基板10中，并從前側(cè)IOf延伸進(jìn)基板10中。在一實(shí)施 例中，如圖1所示，在形成內(nèi)連線結(jié)構(gòu)12之前，利用先導(dǎo)孔法(Via-&st approach)形成 貫穿基板導(dǎo)孔20。因此，貫穿基板導(dǎo)孔20只延伸至內(nèi)連線結(jié)構(gòu)12中的層間介電層而不 延伸至金屬間介電層中，其中層間介電層用以覆蓋有源元件。在其他實(shí)施例中，在形成 內(nèi)連線結(jié)構(gòu)12之后，利用后導(dǎo)孔法(via-last approach)形成貫穿基板導(dǎo)孔20。因此，貫穿基板導(dǎo)孔20貫穿基板10與內(nèi)連線結(jié)構(gòu)12。絕緣層(isolation layer) 22形成于貫穿基板 導(dǎo)孔20的側(cè)壁與端部上，并使貫穿基板導(dǎo)孔20與基板10電性絕緣。絕緣層22—般可 用介電材料來形成，其中介電材料例如為氮化硅、氧化硅(例如四乙基硅酸鹽氧化物， tetra-ethyl-ortho-silicate oxide, TEOS oxide)及其相似物。將芯片2以及對應(yīng)的晶片粘著 至載體25。
請參照圖2，進(jìn)行一背側(cè)研磨工藝(backside grinding)，以使貫穿基板導(dǎo)孔20經(jīng)由基板10的背面IOb暴露出來。可利用貫穿基板導(dǎo)孔20作為背側(cè)研磨工藝中的終止層 (stop layer)。然后，如圖3所示，使貫穿基板導(dǎo)孔20凹陷，因此，其上表面低于基板10 的背面10b。凹陷深度Dl可以是約略大于0.5微米，而且在一示范性的實(shí)施例中可為3 微米。由于該凹陷工藝，形成開口對。
圖4介紹基板10的凹陷工藝，且是以光致抗蝕劑沈?yàn)檠谀磉M(jìn)行凹陷工藝。 由于該凹陷工藝，開口 M的水平尺寸增加并大于貫穿基板導(dǎo)孔20的水平尺寸。盡管圖 4所示出的背面IOb的開口 M的底部觀齊平于貫穿基板導(dǎo)孔20的外露端。在其他實(shí)施 例中，底部觀亦可以是高于或是低于貫穿基板導(dǎo)孔20的外露端，亦如同(圖4中的)虛 線所示。開口 M與(溝槽)開口 27同時(shí)形成。
請參照圖5，沉積介電絕緣層30。 沉積方法包括低溫化學(xué)氣相沉積 (10w-temperature chemical vapor deposition, LTCVD),但是亦可使用其他普遍使用的方 法。在一示范性的實(shí)施例中，介電絕緣層30包括氮化硅(silicon nitride，SiNx)且介電絕 緣層30的厚度可為數(shù)百埃(angstrom)。然后，如圖6所示，通過涂布光致抗蝕劑31以 及進(jìn)行光刻工藝使介電絕緣層30的覆蓋貫穿基板導(dǎo)孔20的端部的部分暴露于一導(dǎo)孔開口 (via opening) 33中，以使之后形成的凸塊(bump)可電性連接至貫穿基板導(dǎo)孔20。
圖7-圖9示出重配置線路(redistribution line)與接墊的工藝。請參照圖7，例 如以濺鍍(sputtering)的方法形成導(dǎo)電阻擋層(conductive barrier layer) 32，導(dǎo)電阻擋層32 的材質(zhì)可包括鈦、氮化鈦(titanium nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)或其 相似物。然后，鍍銅34 (如圖8所示)。之后，進(jìn)行化學(xué)機(jī)械研磨(chemical mechanical polish, CMP)以形成金屬結(jié)構(gòu)(metal feature) 36 (圖中標(biāo)示為36-1與36-2)，其最終結(jié) 構(gòu)如圖9所示。金屬結(jié)構(gòu)36可包括金屬線36-1，其實(shí)際上可連接其他的貫穿基板導(dǎo)孔 (未示出)。因此，金屬線36-1用以作為重配置線路。金屬結(jié)構(gòu)36-2可為金屬墊或金 屬線。金屬墊的尺寸可大于貫穿基板導(dǎo)孔20的尺寸(當(dāng)俯視金屬墊與貫穿基板導(dǎo)孔20 時(shí))，而且在全部的水平方向上，金屬墊可延伸過貫穿基板導(dǎo)孔20的邊緣。因此，金屬 墊36-2與貫穿基板導(dǎo)孔20之間的接合面積(interface area)大且具有可靠的連接，故接 觸阻抗(contact resistance)小。再者，金屬墊36-2對準(zhǔn)貫穿基板導(dǎo)孔20的準(zhǔn)確度要求 (accuracy requirement)可較為寬松。
圖10-圖12A示出凸塊42的工藝。請參照圖10，全面沉積介電層38。在一示范 性的實(shí)施例中，介電層38包括氮化硅，且介電層38的厚度可例如約為0.2微米。之后， 如圖11所示，利用光致抗蝕劑40在介電層38中形成一開口，以暴露出金屬墊36-2。圖 12A示出凸塊42的工藝，凸塊42亦可稱為微凸塊(micro-bump，U_bump)，因?yàn)槠渌?尺寸(長度或?qū)挾?約小于30微米。凸塊42的形成方法包括電化學(xué)鍍(electrical chemical plating, ECP)、無電鍍(electroless plating)以及浸鍍(immersion)。產(chǎn)生的凸塊 42 可具有化鎳浸金(electroless nickel immersion gold, ENIG)結(jié)構(gòu)、化鎳化鈀浸金(nickel electroless palladium immersion gold, ENEPIG)結(jié)構(gòu)或是鎳鈀結(jié)構(gòu)(nickel palladium structure)。可以
了解的是，雖然圖12A示出的是凸塊42位于金屬墊36-2正上方，但凸塊42也可不位于 金屬墊36-2正上方而是實(shí)際上通過重配置線路(類似金屬線36-1)連接金屬墊36-2，其 中重配置線路與金屬結(jié)構(gòu)36同時(shí)形成。圖12B示出本發(fā)明的另一實(shí)施例。可形成額外的重配置線路層以取代將凸塊42 形成在金屬墊36-2的正上方。舉例來說，可在金屬墊36-2與凸塊42之間插入一附加層 (additional layer) 60，附加層60包括蝕刻終止層(etch stop layer) 46、介電層48、導(dǎo)孔50 以及金屬線52。若是情況需要，可在附加層60上堆疊更多相似于附加層60的膜層以增 加內(nèi)連線結(jié)構(gòu)背側(cè)的可繞線性(routability)。附加層60的形成細(xì)節(jié)可實(shí)質(zhì)上與圖18-21相 同，其將于下文中詳述。圖13-圖23B示出本發(fā)明另一實(shí)施例。本實(shí)施例一開始的步驟如同圖1_2所示。 之后，請參照圖13，從背側(cè)回蝕刻(etch back)基板10，以使貫穿基板導(dǎo)孔20突出于基 板10的背面。在一示范性的實(shí)施例中，回蝕刻深度D2約大于0.5微米，且可約為1微 米。也可從貫穿基板導(dǎo)孔20的頂面回蝕刻絕緣層22，以使絕緣層22低于貫穿基板導(dǎo)孔 20的頂面例如約0.5微米。因此，暴露出貫穿基板導(dǎo)孔20的側(cè)壁的局部。請參照圖14，介電層124形成在基板10的背面并覆蓋貫穿基板導(dǎo)孔20。在一 實(shí)施例中，介電層124是由聚酰亞胺(polyimide)所構(gòu)成，且其厚度可約大于2微米，一 示范性的厚度約為3微米。在另一實(shí)施例中，也可使用其他的介電材料。圖15-圖17示出本發(fā)明一實(shí)施例的金屬線的工藝。請參照圖15，例如在一光致 抗蝕劑(未示出)的幫助下，通過蝕刻介電層124形成多個(gè)開口 126。在一實(shí)施例中，例 如用時(shí)間模式(timemode)來控制開口的形成過程，以使貫穿基板導(dǎo)孔20經(jīng)由其中一開口 126暴露出來，同時(shí)，保留介電層124的底部(標(biāo)示為介電層124’)以分隔開口 126與 基板10。請參照圖16，進(jìn)行預(yù)清洗工藝(pre-clean)并例如以濺鍍的方式沉積導(dǎo)電阻擋層 (conductive barrier layer) 128。導(dǎo)電阻擋層128可包括鈦、鉭或其相似物。然后，將金屬 材料130鍍至高于介電層124的頂面。金屬材料130可包括銅，但也可使用其他的金屬， 例如鋁、鎢或其相似物。之后，進(jìn)行化學(xué)機(jī)械研磨(如圖17所示)，從而形成金屬線/ 墊132 (標(biāo)示為132-1與132-2)。金屬線132-2可電性連接芯片中的多個(gè)貫穿基板導(dǎo)孔之 一。因此，金屬線132-2可用來作為重配置線路。金屬結(jié)構(gòu)132-1可為金屬墊或是金屬 線(metal trace)。金屬墊的尺寸(當(dāng)俯視時(shí))可大于貫穿基板導(dǎo)孔20的尺寸，其中，在 俯視圖中，在所有的橫向方向上，金屬墊132-1可延伸超過貫穿基板導(dǎo)孔20的邊緣。圖18-圖21示出本發(fā)明一實(shí)施例的內(nèi)連線的附加層的工藝。請參照圖18，形成 介電層125。在一實(shí)施例中，介電層125是由聚酰亞胺所構(gòu)成，其厚度可約為數(shù)微米，例 如約為2.5微米。之后，涂布并圖案化光致抗蝕劑134。然后，通過圖案化光致抗蝕劑 134蝕刻介電層125直到暴露出金屬線132-2，以形成多個(gè)導(dǎo)孔開口 136。請參照圖19，移除光致抗蝕劑134，并形成以及圖案化附加光致抗蝕劑140。之 后，如圖20所示，通過圖案化光致抗蝕劑140進(jìn)一步蝕刻介電層125以形成多個(gè)溝槽開 口(trench opening) 138?？捎脮r(shí)間模式來進(jìn)行蝕刻工藝，以使蝕刻工藝停止于介電層125的中間。然后，例如以灰化(ashing)的方式移除光致抗蝕劑140?？梢粤私獾氖?，圖 18-圖20所示的步驟為先導(dǎo)孔法，其是在溝槽開口 138形成之前形成導(dǎo)孔開口 136。本 領(lǐng)域普通技術(shù)人員將可了解圖20所示的結(jié)構(gòu)可以先溝槽法形成，其中圖19-圖20所示的 步驟可在圖18所示的步驟之前進(jìn)行。圖21示出本發(fā)明一實(shí)施例的包括金屬線144與導(dǎo)孔146的鑲嵌結(jié)構(gòu)的工藝， 其可包括沉積導(dǎo)電阻擋層148(例如一鈦層)、鍍銅以及進(jìn)行化學(xué)機(jī)械研磨以移除過多的 銅。圖22-23A示出介電層38與凸塊42的工藝。該工藝基本上相同于上述實(shí)施例，故 于此不再重復(fù)。圖23B示出本發(fā)明另一實(shí)施例，其中金屬線144與導(dǎo)孔146形成于介電 層124中。圖24-圖29B示出本發(fā)明又一實(shí)施例。本實(shí)施例的初始步驟與圖1_圖2相同。 之后，如圖24所示，形成蝕刻終止層220。在一實(shí)施例中，蝕刻終止層220是由氮化硅所 形成的，且其厚度可例如約為750埃(A)。然后，在蝕刻終止層220上形成介電層222。 在一實(shí)施例中，可以各種化學(xué)氣相沉積法中的一種來形成介電層222，且介電層222可包 括例如氧化物?；瘜W(xué)氣相沉積的介電層222的厚度可例如約為8000埃(8 KA)。在另一 實(shí)施例中，介電層222可以是由聚酰亞胺所構(gòu)成的，因此，可具有一厚度明顯大于以化 學(xué)氣相沉積法制成的介電層的厚度。聚酰亞胺所構(gòu)成的介電層222的厚度約可大于2微 米，且在一示范性的實(shí)施例中，可約為5微米。圖25-圖27示出導(dǎo)孔開口 226與溝槽開口 228的工藝。形成細(xì)節(jié)實(shí)質(zhì)上與 圖18-圖20相同，故于此不再重復(fù)。之后，如圖28所示，形成一雙鑲嵌結(jié)構(gòu)(dual damascene structure)，雙鑲嵌結(jié)構(gòu)包括通孔232以及覆蓋于通孔232上的金屬線234，其 中金屬線234可以是由銅所構(gòu)成的。亦形成導(dǎo)電阻擋層236。圖29A示出介電層38以及凸塊42的工藝。介電層38以及凸塊42的材質(zhì)以及 工藝可基本上與圖10-12A相同。圖29B示出另一具有內(nèi)連線附加層60的實(shí)施例，內(nèi)連 線附加層60包括附加的雙鑲嵌結(jié)構(gòu)。若是有必要的話，可插入更多的內(nèi)連線層。這些實(shí)施例具有許多優(yōu)點(diǎn)。使用雙鑲嵌工藝形成背側(cè)內(nèi)連線結(jié)構(gòu)，可堆疊多個(gè) 內(nèi)連線層以提供大的可繞線性。通過在基板上制作凹槽以形成金屬墊(圖10中的36-2 以及圖17中的132-1)并使金屬墊接觸貫穿基板導(dǎo)孔，金屬墊可具有大尺寸，以使金屬墊 對準(zhǔn)貫穿基板導(dǎo)孔的準(zhǔn)確度要求可較為寬松。再者，由于金屬墊與其下的貫穿基板導(dǎo)孔 的接觸面積大，因此，可降低接觸阻抗。本發(fā)明雖以優(yōu)選實(shí)施例公開如上，然其并非用以限定本發(fā)明的范圍，任何所屬 技術(shù)領(lǐng)域中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤 飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基板，具有一正面與一背面； 一導(dǎo)孔，貫穿該半導(dǎo)體基板；一金屬結(jié)構(gòu)，位于該半導(dǎo)體基板的背面上，該金屬結(jié)構(gòu)包括 一金屬墊，覆蓋并接觸該導(dǎo)孔；以及一金屬線，位于該導(dǎo)孔上，其中該金屬線包括一雙鑲嵌結(jié)構(gòu)；以及 一凸塊，于該金屬線上。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該金屬墊還包括 一第一底面，接觸該導(dǎo)孔的一頂面；以及一第二底面，高于該半導(dǎo)體基板的該背面并低于該第一底面。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該雙鑲嵌結(jié)構(gòu)與該金屬墊位于同一介電層中。
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該雙鑲嵌結(jié)構(gòu)位于一該金屬墊上的介電層中。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該金屬墊的所有的水平尺寸分別大于該導(dǎo) 孔的水平尺寸。
6.—種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基板，具有一正面與一背面； 一導(dǎo)孔，位于該半導(dǎo)體基板中；一第一金屬結(jié)構(gòu)，從該半導(dǎo)體基板的該背面延伸至該半導(dǎo)體基板中并接觸該導(dǎo)孔；以及一凸塊，位于該第一金屬結(jié)構(gòu)上并電性連接該第一金屬結(jié)構(gòu)。
7.如權(quán)利要求6所述的集成電路結(jié)構(gòu)，還包括一第二金屬結(jié)構(gòu)，形成于該第一金屬結(jié)構(gòu)與該凸塊之間，其中該第二金屬結(jié)構(gòu)包括 一雙鑲嵌結(jié)構(gòu)。
8.如權(quán)利要求6所述的集成電路結(jié)構(gòu)，其中該第一金屬結(jié)構(gòu)的所有的水平尺寸分別大 于該導(dǎo)孔的水平尺寸。
9.如權(quán)利要求6所述的集成電路結(jié)構(gòu)，其中該第一金屬結(jié)構(gòu)包括一頂面，該頂面實(shí)質(zhì) 上與該半導(dǎo)體基板的該背面齊平。
10.如權(quán)利要求6所述的集成電路結(jié)構(gòu)，其中該第一金屬結(jié)構(gòu)包括 一導(dǎo)電阻擋層，接觸該導(dǎo)孔；以及一含銅的金屬材料，位于該導(dǎo)電阻擋層上。
全文摘要
一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基板，具有一正面與一背面；一導(dǎo)孔，貫穿半導(dǎo)體基板；一金屬結(jié)構(gòu)，位于半導(dǎo)體基板的背面上，金屬結(jié)構(gòu)包括一金屬墊，覆蓋并接觸導(dǎo)孔；以及一金屬線，位于導(dǎo)孔上，其中金屬線包括一雙鑲嵌結(jié)構(gòu)；以及一凸塊，于金屬線上。使用雙鑲嵌工藝形成背側(cè)內(nèi)連線結(jié)構(gòu)，可堆疊多個(gè)內(nèi)連線層以提供大的可繞線性。
文檔編號H01L23/52GK102024781SQ201010283790
公開日2011年4月20日 申請日期2010年9月14日 優(yōu)先權(quán)日2009年9月22日
發(fā)明者眭曉林, 邱文智, 陳明發(fā) 申請人:臺灣積體電路制造股份有限公司