專利名稱：集成電路芯片封裝體及實體層界面排列件的制作方法
技術領域：
本發(fā)明涉及一種適用于集成電路芯片的實體層界面排列。
背景技術：
集成電路芯片(IC chip)通常包括一基底(例如硅晶片)及配置在基底的一有 源面(active surface)上的集成電路層(IC layer)，在此「有源面」是指在基底上配置集 成電路層的那一面。一般來說，集成電路層由多個內部元件(例如M0S晶體管、電感、電容 等)、多層介電層以及多層圖案化金屬層等構成。多層介電層以及多層圖案化金屬層相互 堆疊，且圖案化金屬層會將內部元件的信號傳遞至外界、或是由外界傳遞至內部。無論集成 電路芯片的內部元件、多層圖案化金屬層如何配置，若要將信號傳遞至外界(或傳遞至內 部)，皆須通過集成電路層的最外層來達成。以集成電路層的最外層的這個平面來看，其包 括一核心區(qū)(core area)與圍繞著核心區(qū)的一信號區(qū)(signal area)，其中核心區(qū)提供核心 電源(core power)與核心接地(coreground)，而信號區(qū)提供信號。此外，信號區(qū)更包括多 個實體層界面(physicallayer interface)，這些實體層界面單排地(in single row)排列 于核心區(qū)周圍，并分別提供不同功能的信號傳輸，即每個實體層界面做為內部元件與外部 元件電連接的橋梁，并且提供特定功能的信號傳輸。在某些情況下，多個實體層界面共同提 供某一特定功能的信號傳輸。對于采用覆晶封裝(flip chip package)技術的集成電路芯片，集成電路層的最 外層的每個實體層界面包括多個凸塊墊，這些凸塊墊依設計規(guī)則(design rule)而排列。 此外，每個實體層界面更包括多個內部墊及多條重布線(redistribution line)，這些內部 墊及重布線位于對應的凸塊墊下方，且位于集成電路層中。這些內部墊單排地(in single row)排列，而這些重布線將這些凸塊墊分別電連接至這些對應的內部墊。當單一的集成電路芯片提供的功能越來越多，表示需要更多的凸塊墊以作為信 號的輸出或輸入之用。此外，當制作工藝技術越來越進步，表示芯片的內部元件、圖案化金 屬層的尺寸可以進一步縮小，即表示整個集成電路層的面積可以縮小。因此，在芯片上設計 上需有所改進，以符合時勢所趨。

發(fā)明內容
本發(fā)明的目的在于提供一種集成電路封裝，其可提升電性效能。本發(fā)明提供一種實體層界面排列，其可提升電性效能。本發(fā)明提出一種集成電路封裝體，包括一集成電路芯片、一封裝載板及多個將集 成電路芯片連接至封裝載板的導電凸塊。集成電路芯片包括一基底及一配置在基底的一有 源面上的集成電路層。集成電路層包括一第一實體層界面及一第二實體層界面。第一實體 層界面包括多個第一凸塊墊及多個分別電連接至這些第一凸塊墊的內部墊。第二實體層界 面包括多個第二凸塊墊及多個分別電連接至這些第二凸塊墊的內部墊。這些第二凸塊墊為 這些第一凸塊墊相對于一垂直于有源面的第一幾何平面的鏡像，而這些第二內部墊為這些第一內部墊相對于第一幾何平面的鏡像。本發(fā)明更提出一種實體層界面排列件，其包括上述的第一實體層界面及第二實體 層界面?；谏鲜?，本發(fā)明通過垂直鏡射或水平鏡射將一實體層界面復制于其旁側而形成 一實體層界面排列，這有助于提升電性效能。為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附附圖 作詳細說明如下。


圖1為本發(fā)明的一實施例的一種集成電路芯片的局部剖視圖；圖2為圖1的部分2的細部放大圖；圖3為圖1的集成電路芯片的多個實體層界面；圖4為圖3的部分4的四個實體層界面的凸塊墊；圖5為圖4的這些實體層界面的內部墊及重布線；圖6為本發(fā)明的另一實施例的一種集成電路封裝的側視圖。主要元件符號說明100:集成電路芯片101、103、105 實體層界面110:基底112:有源面112a:核心區(qū)112b:信號區(qū)120:集成電路層122、122-1、122-2、122-3、122-4 凸塊墊124、124-1、124-2、124-3、124-4 內部墊126、126-1、126-2、126-3、126-4 重布線1沘、1沘-1、1沘-2 電源環(huán)P1、P2:幾何平面PHY、PHY-I、PHY-2、PHY-3、PHY-4 實體層界面
具體實施例方式圖1為本發(fā)明的一實施例的一種集成電路芯片的局部剖視圖，而圖2為圖1的部 分2的細部放大圖。請參考圖1及圖2，在本實施例中，集成電路芯片100包括一基底110 及一集成電路層120，其中基底110例如是硅晶片，其具有一有源面112，而集成電路層120 配置在有源面112上。集成電路層120由多個內部元件(例如M0S晶體管、電感、電容等)、 多層介電層以及多層圖案化金屬層等構成，在圖1中并未繪示這些構件，而僅以標號120表 示此集成電路層?？拷獠康募呻娐穼?20具有多個凸塊墊122 (僅繪示其一)、多個內 部墊124(僅繪示其一)及多條重布線126(僅繪示其一)。這些凸塊墊122位于集成電路 層120的最外層，用以安裝一個導電凸塊B，并分別經由這些重布線1 而電連接至這些內部墊124ο圖3繪示圖1的集成電路芯片的上視示意圖，即繪示集成電路層120的最外層。請 參考圖1及圖3，以集成電路層120的最外層的這個平面來看，其包括一核心區(qū)11 與一 圍繞著核心區(qū)11 的信號區(qū)112b，其中集成電路層120包括多個核心電源凸塊墊(未繪 示)與核心接地凸塊墊(未繪示)于核心區(qū)112a，用以提供電源或接地傳輸，而集成電路 層120包括多個實體層界面PHY于信號區(qū)112b，用以提供特定功能的信號傳輸，且不同的實 體層界面PHY可提供不同功能的信號傳輸，而數個實體層界面PHY可組成一實體層界面排 列。值得一提的是，每一實體層界面PHY包括多個凸塊墊122，其包括信號凸塊墊、電源凸塊 墊及接地凸塊墊。然而，不同于核心區(qū)的核心電源凸塊墊、核心接地凸塊墊，此處的電源凸 塊墊及接地凸塊墊僅供對應的實體層界面PHY所使用。更進一步來說，每個實體層界面PHY的局部剖視圖類似圖2所繪示，其包括多個凸 塊墊122 (圖2僅繪示其一)。此外，每個實體層界面PHY更包括多個內部墊124 (圖2僅繪 示其一)及多條重布線126 (圖2僅繪示其一)，內部墊IM及重布線1 位于對應的凸塊 墊122下方，且位于如圖1所繪示的集成電路層120中。圖4繪示圖3的部分4的四個實體層界面PHY的凸塊墊，且實體層界面PHY中的凸 塊墊排列僅為示意，并非用以限定該些凸塊墊的排列。請參考圖3及圖4，集成電路層120 包括一第一實體層界面PHY-I及一第二實體層界面PHY-2，其中第一實體層界面PHY-I及第 二實體層界面PHY-2雙排地排列于圖3的核心區(qū)11 外圍而位于信號區(qū)112b內。此外，第 二實體層界面PHY-2為第一實體層界面PHY-I的垂直鏡像，此處的「垂直」指第二實體層界 面PHY-2與第一實體層界面PHY-I位于不同排，即在Xl方向上，二者相對于核心區(qū)11 的 距離不同。具體而言，第一實體層界面PHY-I包括多個第一凸塊墊122-1。第二實體層界面 PHY-2包括多個第二凸塊墊122-2。這些第二凸塊墊122-2為這些第一凸塊墊122-1相對 于一垂直于圖1的有源面112的第一幾何平面Pl的鏡像。詳言之，這些第一凸塊墊122-1 可能是信號、電源、接地凸塊墊，而在第二實體層界面PHY-2中，會有以第一幾何平面Pl呈 鏡像排列的信號、電源、接地凸塊墊。在本實施例中，集成電路層120更可包括一第三實體層界面PHY-3及一第四實體 層界面PHY-4，其中第一實體層界面PHY-I與第三實體層界面PHY-3排成同一排而位于圖3 的核心區(qū)11 外圍而位于信號區(qū)112b內；同樣地，第二實體層界面PHY-2與第四實體層界 面PHY-4排成同一排而位于圖3的核心區(qū)11 外圍而位于信號區(qū)112b內。換言之，第一 實體層界面PHY-I、第二實體層界面PHY-2、第三實體層界面PHY-3及第四實體層界面PHY-4 雙排地排列于核心區(qū)11 外圍而位于信號區(qū)112b內。第三實體層界面PHY-3及第四實體 層界面PHY-4分別為第一實體層界面PHY-I及第二實體層界面PHY-2的水平鏡像，此處的 「水平」指第三實體層界面PHY-3與第一實體層界面PHY-I位于同一排，或第四實體層界面 PHY-4與第二實體層界面PHY-2位于同一排，即在Xl方向上，同一排的實體層界面PHY相對 于核心區(qū)11 的距離相同。具體而言，第三實體層界面PHY-3包括多個第三凸塊墊122-3，而這些第三凸塊墊 122-3為這些第一凸塊墊122-1相對于一垂直于圖1的有源面112的第二幾何平面P2的鏡 像。第四實體層界面PHY-4包括多個第四凸塊墊122-4，而這些第四凸塊墊122-4為這些第 二凸塊墊122-2相對于一垂直于圖1的有源面112的第二幾何平面P2的鏡像。在本實施例中，第一幾何平面Pl與第二幾何平面P2彼此垂直。值得注意的是，上述所指的雙排相較于圖3的實體層界面101、103、105沿著Xl方 向以單排方式排列而言。更進一步來說，在本實施例中，實體層界面PHY-I與PHY-3沿著X2 方向單排排列；同樣地，實體層界面PHY-2與PHY-4也沿著X2方向單排排列。但整體來說， 實體層界面PHY-I、PHY-2、PHY-3與PHY-4在Xl方向呈現雙排排列。在以往的電路設計中， 這些實體層界面PHY都是以單排的方式排列，如此導致整體的芯片尺寸無法縮小。然而，隨 著制作工藝的演進，制作工藝的線距與線寬皆進一步縮小，故核心區(qū)11 所占的面積可以 縮小，信號區(qū)112b的可用面積變大，故實體層界面PHY可以雙排的方式排列。另外，上述的這些實體層界面PHY-I 4相對于幾何平面Pl (及P2)以鏡像排 列適用于這些實體層界面PHY用于共同提供某一特定功能的信號傳輸，例如多個實體 層界面PHY共同提供雙倍數據速率(DDR;Double DataRate)記憶體、通用序列匯流排 (USB ；Universal Serial Bus)或序列先進技術附件(SATA ；Serial Advanced Technology Attachment)等的信號傳遞。更進一步來說，在以往的設計中，會將共同提供某一特定功能 的這些實體層界面PHY以單排的方式(如圖3的實體層界面101、103、105的排列)排列 在一起，且彼此并沒有鏡像對稱關系。如此在信號傳輸上，可能導致不同位置的實體層界 面PHY雖共同提供某一特定功能，但其傳輸路徑長度不盡相同，而影響傳輸品質，甚至造成 信號錯誤傳遞。因此，在本案中，若一特定功能需由多個實體層界面共同提供，則可如本實 施例以雙排方式排列；反之，若一特定功能，僅需由一個實體層界面提供則可如實體層界面 101、103、105以單排方式排列。除此之外，上述的實體層界面PHY的雙排排列，并不以4個 實體層界面PHY作為一個單位為限。在一實施例中，也可以6個實體層界面PHY以垂直或 水平鏡像做排列。圖5繪示圖4的這些實體層界面的內部墊及重布線，而單一的實體層界面及其內 部墊及重布線剖視圖如圖2所示。請參考圖5，在本實施例中，第一實體層界面PHY-I更包 括多個第一內部墊124-1，而第二實體層界面PHY-2更包括多個第二內部墊124-2。這些第 二內部墊1M-2為這些第一內部墊IM-I相對于第一幾何平面Pl的鏡像。在本實施例中，第一實體層界面PHY-I更可包括多個第一重布線126-1，而這些第 一重布線1沈-1分別將這些第一凸塊墊122-1電連接至這些第一內部墊124-1。第二實體 層界面PHY-2更可包括多個第二重布線126-2，而這些第二重布線1沈-2分別將這些第二 凸塊墊122-2電連接至這些第二內部墊124-2。這些第二重布線1沈_2為這些第一重布線 126-1相對于第一幾何平面Pl的鏡像。在本實施例中，第三實體層界面PHY-3更包括多個第三內部墊124-3，這些第三內 部墊1M-3為這些第一內部墊IM-I相對于第二幾何平面P2的鏡像。此外，第四實體層界 面PHY-4更包括多個第四內部墊124-4，這些第四內部墊1M-4為這些第二內部墊1M-2相 對于第二幾何平面P2的鏡像。在本實施例中，第三實體層界面PHY-3更可包括多個第三重布線126-3，這些第三 重布線1沈-3分別將這些第三凸塊墊122-3電連接至這些第三內部墊124-3，這些第三重 布線1沈-3為這些第一重布線1沈-1相對于第二幾何平面P2的鏡像。此外，第四實體層界 面PHY-4更可包括多個第四重布線126-4，這些第四重布線U6-4分別將這些第四凸塊墊 122-4電連接至這些第四內部墊124-4，這些第四重布線1沈_4為這些第二重布線1沈_2相對于第二幾何平面P2的鏡像。值得注意的是，在本實施例中，上述的這些內部墊可能是用于信號及電源的傳輸， 故信號凸塊墊及電源凸塊墊利用對應的重布線與對應的內部墊作電性上及物理上的連接。在本實施例中，集成電路層120更可包括一電源環(huán)128-1，其實體結構如同圖2 的電源環(huán)128。這些第一內部墊IM-I單排地排列，而電源環(huán)1觀_1位于這些第一內部墊 IM-I下方，以提供電壓至第一實體層界面PHY-1。這些第三內部墊124-3單排地排列，而 電源環(huán)1觀_1更位于這些第三內部墊1M-3下方，以提供電壓至第三實體層界面PHY-3。此 外，集成電路層120更可包括一電源環(huán)128-2，其實體結構也如同圖2的電源環(huán)128。這些 第二內部墊1M-2單排地排列，而電源環(huán)1觀_2位于這些第二內部墊124-2，以提供電壓至 第二實體層界面PHY-2。這些第四內部墊1M-4單排地排列，而電源環(huán)1觀-2更位于這些 第四內部墊124-4，以提供電壓至第四實體層界面PHY-4。特別是，此處的電源環(huán)1觀_1與 128-2同樣也呈鏡像排列，如此一來，若第二實體層界面PHY-2或第四實體層界面PHY-4需 要電壓時，可以直接由電源環(huán)128-2取得，而不再由電路徑較長的電源環(huán)128-1提供，以維 持良好的電性品質。值得一提是，在以往的設計中，每一個實體層界面PHY中的凸塊墊分布是屬于「窄 型」的分布；而在本案中，每一個實體層界面PHY中的凸塊墊分布是屬于「寬型」的分布。更 進一步來說，以圖3的標記「PHY」為例，假設這個實體層界面PHY有M個凸塊墊，則在以往 的設計中，會在Xl方向上配置8個，X2方向上配置3個，甚至在Xl方向上配置12個，X2方 向上配置2個，以縮小實體層界面PHY的尺寸，進一步縮小芯片的面積。反觀本案，由于信 號區(qū)的可用面積變大，故可在Xl方向上配置6個，X2方向上配置4個。如此一來，當凸塊 墊利用重布線與對應的內部墊連接時，最靠近核心區(qū)11 的凸塊墊，其對應的重布線長度 (即實體層界面PHY中最長的重布線長度)可以縮短，如此可以縮短傳遞的路徑，避免信號 衰減。在本實施例中，這些第一凸塊墊122-1包括多個信號凸塊墊、多個電源凸塊墊及 多個接地凸塊墊，而這些信號凸塊墊的數量與這些電源凸塊墊的數量的比值介于2至8。因 為在結構及電性上的鏡射，這些第二凸塊墊122-2、這些第三凸塊墊122-3或這些第四凸塊 墊122-4所具有的這些信號凸塊墊的數量與這些電源凸塊墊的數量的比值也介于2至8。圖6為本發(fā)明的另一實施例的一種集成電路封裝的側視圖。請參考圖6，在本實施 例中，集成電路封裝200包括一集成電路芯片202、一封裝載板204及多個導電凸塊206。集 成電路芯片202相同于圖1所示的集成電路芯片100，并經由這些導電凸塊206來連接于封 裝載板204。在本實施例中，封裝載板204可為一無核心線路板(coreless wired board)。 所謂的無核心線路板是一種采用不含玻纖的樹脂作為其介電層的線路板，這有助于降低導 電通孔(conductive through via)的尺寸以提高線路板的布線密度。如此一來，本發(fā)明的 具有雙排排列的實體層界面PHY可搭配上述的無核心線路板進行芯片封裝制作工藝。綜上所述，本發(fā)明通過垂直鏡射及水平鏡射將一實體層界面復制于其旁側而形成 一實體層界面排列，這有助于提升電性效能。此外，本發(fā)明通過將這些實體層界面雙排地排 列于有源面的信號區(qū)，這有助于縮短信號傳輸路徑及縮小芯片尺寸。雖然結合以上實施例揭露了本發(fā)明，然而其并非用以限定本發(fā)明，任何所屬技術 領域中熟悉此技術者，在不脫離本發(fā)明的精神和范圍內，可作些許的更動與潤飾，故本發(fā)明的保護范圍應以附上的權利要求所界定的為準。
權利要求
1.一種集成電路封裝體，包括 集成電路芯片；封裝載板；以及多個導電凸塊，該集成電路芯片經由這些導電凸塊連接于該封裝載板，其中該集成電路芯片包括基底，具有一有源面；以及集成電路層，配置在該有源面上，并包括第一實體層界面，包括多個第一凸塊墊；以及多個第一內部墊，分別電連接至這些第一凸塊墊；以及 第二實體層界面，包括 多個第二凸塊墊；以及多個第二內部墊，分別電連接至這些第一凸塊墊，其中這些第二凸塊墊為這些第一凸塊墊相對于垂直于該有源面的一第一幾何平面的 鏡像，而這些第二內部墊為這些第一內部墊相對于該第一幾何平面的鏡像。
2.如權利要求1所述的集成電路封裝體，其中該有源面具有一核心區(qū)及一圍繞著該核 心區(qū)的信號區(qū)，該第一實體層界面及該第二實體層界面雙排地排列于該信號區(qū)。
3.如權利要求1所述的集成電路封裝體，其中 該第一實體層界面還包括多個第一重布線，分別將這些第一凸塊墊電連接至這些第一內部墊，并且 該第二實體層界面還包括多個第二重布線，分別將這些第二凸塊墊電連接至這些第二內部墊，其中這些第二重 布線為這些第一重布線相對于該第一幾何平面的鏡像。
4.如權利要求1所述的集成電路封裝體，其中這些第一凸塊墊包括多個信號凸塊墊、 多個電源凸塊墊及多個接地凸塊墊。
5.如權利要求1所述的集成電路電路封裝體，其中這些第一凸塊墊包括多個信號凸塊 墊及多個電源凸塊墊，這些信號凸塊墊的數量與這些電源凸塊墊的數量的比值介于2至8。
6.如權利要求1所述的集成電路封裝體，其中該集成電路層還包括 第三實體層界面，包括多個第三凸塊墊；以及多個第三內部墊，分別電連接至這些第三凸塊墊；以及 第四實體層界面，包括 多個第四凸塊墊；以及多個第四內部墊，分別電連接至這些第四凸塊墊，其中這些第三凸塊墊為這些第一凸塊墊相對于垂直于該有源面及該第一幾何平面的 一第二幾何平面的鏡像，這些第三內部墊為這些第一內部墊相對于該第二幾何平面的鏡 像，并且這些第四凸塊墊為這些第二凸塊墊相對于該第二幾何平面的鏡像，且這些第四內 部墊為這些第二內部墊相對于該第二幾何平面的鏡像。
7.如權利要求6所述的集成電路封裝體，其中該有源面具有一核心區(qū)及一圍繞著該核 心區(qū)的信號區(qū)，該第一實體層界面、該第二實體層界面、該第三實體層界面及該第四實體層 界面雙排地排列于該信號區(qū)。
8.如權利要求6所述的集成電路封裝體，其中 該第三實體層界面還包括多個第三重布線，分別將這些第三凸塊墊電連接至這些第三內部墊，其中這些第三重 布線為這些第一重布線相對于該第二幾何平面的鏡像，并且 該第四實體層界面還包括多個第四重布線，分別將這些第四凸塊墊電連接至這些第四內部墊，其中這些第四重 布線為這些第二重布線相對于該第二幾何平面的鏡像。
9.如權利要求6所述的集成電路封裝體，其中該集成電路層還包括一第一電源環(huán)與一 第二電源環(huán)，該第一電源環(huán)位于這些第一內部墊下方與這些第三內部墊下方，該第二電源 環(huán)位于這些第二內部墊下方與這些第四內部墊下方，且該第二電源環(huán)為該第一電源環(huán)相對 于垂直于該有源面的該第一幾何平面的鏡像。
10.一種實體層界面排列件，適于配置在一集成電路芯片的一基底的一有源面的上方， 該實體層界面排列件包括第一實體層界面，包括 多個第一凸塊墊；以及多個第一內部墊，分別電連接至這些第一凸塊墊；以及 第二實體層界面，包括 多個第二凸塊墊；以及多個第二內部墊，分別電連接至這些第一凸塊墊，其中這些第二凸塊墊為這些第一凸塊墊相對于垂直于該有源面的一第一幾何平面的 鏡像，而這些第二內部墊為這些第一內部墊相對于該第一幾何平面的鏡像。
11.如權利要求10所述的實體層界面排列件，其中該有源面具有一核心區(qū)及一圍繞著 該核心區(qū)的信號區(qū)，該第一實體層界面及該第二實體層界面雙排地排列于該信號區(qū)。
12.如權利要求10所述的實體層界面排列件，其中 該第一實體層界面還包括多個第一重布線，分別將這些第一凸塊墊電連接至這些第一內部墊，并且 該第二實體層界面還包括多個第二重布線，分別將這些第二凸塊墊電連接至這些第二內部墊，其中這些第二重 布線為這些第一重布線相對于該第一幾何平面的鏡像。
13.如權利要求10所述的實體層界面排列件，其中這些第一凸塊墊包括多個信號凸塊 墊、多個電源凸塊墊及多個接地凸塊墊。
14.如權利要求10所述的實體層界面排列件，其中這些第一凸塊墊包括多個信號凸塊 墊及多個電源凸塊墊，這些信號凸塊墊的數量與這些電源凸塊墊的數量的比值介于2至8。
15.如權利要求10所述的實體層界面排列件，還包括 第三實體層界面，包括多個第三凸塊墊；以及多個第三內部墊，分別電連接至這些第三凸塊墊；以及第四實體層界面，包括多個第四凸塊墊；以及多個第四內部墊，分別電連接至這些第四凸塊墊，其中這些第三凸塊墊為這些第一凸塊墊相對于垂直于該有源面及該第一幾何平面的 一第二幾何平面的鏡像，這些第三內部墊為這些第一內部墊相對于該第二幾何平面的鏡 像，并且這些第四凸塊墊為這些第二凸塊墊相對于該第二幾何平面的鏡像，且這些第四內 部墊為這些第二內部墊相對于該第二幾何平面的鏡像。
16.如權利要求15所述的實體層界面排列件，其中該有源面具有一核心區(qū)及一圍繞著 該核心區(qū)的信號區(qū)，該第一實體層界面、該第二實體層界面、該第三實體層界面及該第四實 體層界面雙排地排列于該信號區(qū)。
17.如權利要求15所述的實體層界面排列件，其中該第三實體層界面還包括多個第三重布線，分別將這些第三凸塊墊電連接至這些第三內部墊，其中這些第三重 布線為這些第一重布線相對于該第二幾何平面的鏡像，并且該第四實體層界面還包括多個第四重布線，分別將這些第四凸塊墊電連接至這些第四內部墊，其中這些第四重 布線為這些第二重布線相對于該第二幾何平面的鏡像。
18.如權利要求15所述的實體層界面排列件，還包括一第一電源環(huán)與一第二電源環(huán)， 該第一電源環(huán)位于這些第一內部墊下方與這些第三內部墊下方，該第二電源環(huán)位于這些第 二內部墊下方與這些第四內部墊下方，且該第二電源環(huán)為該第一電源環(huán)相對于垂直于該有 源面的該第一幾何平面的鏡像。
全文摘要
本發(fā)明公開一種集成電路芯片封裝體及實體層界面排列件。該集成電路封裝體包括一集成電路芯片與一封裝載板。集成電路芯片包括一基底及一配置在基底的一有源面上的集成電路層。集成電路層包括一第一實體層界面及一第二實體層界面。第一實體層界面包括多個第一凸塊墊及多個分別電連接至這些第一凸塊墊的內部墊。第二實體層界面包括多個第二凸塊墊及多個分別電連接至這些第二凸塊墊的內部墊。這些第二凸塊墊為這些第一凸塊墊相對于一垂直于有源面的第一幾何平面的鏡像，而這些第二內部墊為這些第一內部墊相對于第一幾何平面的鏡像。
文檔編號H01L23/00GK102074509SQ201010524639
公開日2011年5月25日 申請日期2010年10月26日 優(yōu)先權日2010年10月26日
發(fā)明者張文遠, 徐業(yè)奇, 李穎妮, 賴威志, 陳昱愷 申請人:威盛電子股份有限公司