專利名稱：容限及故障安全設(shè)計的健全的esd保護電路、方法、及設(shè)計結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路的靜電放電保護(ESD)，更具體地涉及一種容限與故障安全設(shè)計的健全的ESD保護電路、方法與設(shè)計結(jié)構(gòu)。
背景技術(shù)：
靜電放電(ESD)事件可導致極高的電流，流過芯片內(nèi)的半導體裝置，造成裝置結(jié)、 柵極氧化物與永久性損壞的其它相似結(jié)構(gòu)。在包括各種制作過程、測試與封裝步驟的芯片制造期間，傳統(tǒng)的方法與結(jié)構(gòu)可用來提供ESD保護。然而，在高電壓應(yīng)用(例如，在用戶環(huán)境與場的使用)下的ESD保護仍是頗受關(guān)注的議題。隨著縮放技術(shù)(technology scaling)而導致的裝置尺寸的減小，針對CMOS集成電路實現(xiàn)防止靜電放電(ESD)的足夠保護變得愈來愈具有挑戰(zhàn)性?？s放技術(shù)導致在CMOS 電路中非常低的擊穿電壓(breakdown voltage) 0例如，在90nm節(jié)點，對于短持續(xù)期間的瞬時應(yīng)力，這些崩潰電壓降低至10V以下；上述現(xiàn)象典型地發(fā)生于充電裝置模型(CDM)放電中。同時，IC技術(shù)的進展使得電路密度增加，如此導致用作芯片外連接(即用作芯片輸入/ 輸出(1/0)與用作向芯片提供電源與接地)的焊盤(pad)的數(shù)量相應(yīng)增加。此外，雖然柵極氧化物變得愈薄且愈難以保護，但是與舊有裝置的兼容需求保持不變。如此將設(shè)計窗口限制在更小尺寸范圍。與舊有裝置兼容需要使用目前技術(shù)支持的芯片(例如2. 5V的裝置)與使用舊有技術(shù)的芯片(例如5V的裝置)通信。一般而言，較新的、較低電壓的ESD NFET不能用來保護較舊的、較高電壓容限或故障安全的1/0設(shè)計。在這些情況下，當處理較高的跨接于被保護裝置的電壓時，需要堆疊的 NFET和舊有設(shè)計兼容。然而，使用堆疊的2. 5V的ESD NFET來處理5V操作(例如，當和舊有裝置交互時)遭遇可靠度問題與不足夠的ESD保護級別。此外，傳統(tǒng)的硅化NFET對抗ESD 并非足夠健全且在電阻穩(wěn)定方面需要更多芯片區(qū)域以安全地處理ESD的電流?；谏鲜觯?針對次微米技術(shù)制造的設(shè)計，向后兼容性(例如5V容限的1/0)與消費性電子器件的ESD 不良效應(yīng)需要新的解決方案。因此，在此技術(shù)領(lǐng)域中，需要克服上述的缺陷與限制。

發(fā)明內(nèi)容
本發(fā)明的一方面，一種電路，包括中間結(jié)控制電路，其在ESD事件期間，截斷堆疊 NFET靜電放電(ESD)保護電路的頂部NFET。本發(fā)明的另一方面，一種電路，包括串聯(lián)于1/0焊盤與接地之間的頂部NFET與底部NFET。在ESD事件期間，中間結(jié)控制電路也用于截斷此頂部NFET。本發(fā)明的另一方面，一種提供靜電放電保護的方法，包括在ESD期間，通過將堆疊NFET ESD保護電路的頂部NFET與底部NFET之間的中間結(jié)偏置為實質(zhì)上和該頂部NFET 的柵極相同的電壓來截斷該頂部NFET。
本發(fā)明的另一方面，提出一種有形機器可讀介質(zhì)中實現(xiàn)的設(shè)計結(jié)構(gòu)，用于設(shè)計、制造、或測試集成電路。該設(shè)計結(jié)構(gòu)包括本發(fā)明的結(jié)構(gòu)和方法。


本發(fā)明可參照多個附圖，通過本發(fā)明的示例性實施例的非限制性實例，在以下實施方式中描述。圖1示出一種堆疊MOSFET保護電路；圖2至圖4示出堆疊MOSFET保護電路的半導體結(jié)構(gòu)；圖5示出本發(fā)明實施例的一種針對一堆疊MOSFET保護電路的測試結(jié)構(gòu)；圖6示出本發(fā)明實施例的通過使用圖5的測試結(jié)構(gòu)而獲得的數(shù)據(jù)；圖7至圖9示出本發(fā)明實施例的包括中間結(jié)控制電路的ESD保護電路；以及圖10為使用于半導體設(shè)計、制造和/或測試的設(shè)計過程的流程圖。
具體實施例方式本發(fā)明涉及集成電路的ESD保護，更具體地涉及5V容限與故障安全設(shè)計的健全的 2. 5V靜電放電保護結(jié)構(gòu)以及方法。在實施例中，提供中間結(jié)控制電路以于ESD事件期間控制堆疊MOSFET保護電路的至少一個MOSFET的狀態(tài)。具體地，在正常操作期間(例如，除了 ESD事件期間的操作)，中間結(jié)控制電路容許頂部MOSFET (例如更鄰近焊盤的M0SFET)處于接近數(shù)字Vdd (例如DVdd)的電位以及容許底部MOSFET (例如更鄰近接地的M0SFET)連接至接地。在另一方面，在ESD事件期間，中間結(jié)控制電路造成頂部柵極截斷，所以提供提升的ESD性能?；蛘?，在ESD事件期間，中間結(jié)控制電路也可控制底部柵極而使其部分地開啟， 以對于堆疊柵極電路更進一步地提升ESD性能。此外，一個或多個二極管可被提供于中間結(jié)控制電路以精細調(diào)節(jié)在ESD事件期間供應(yīng)的電壓。通過這樣的方式，本發(fā)明的方案針對堆疊MOSFET提供提升的ESD性能。圖1示出一種堆疊MOSFET保護電路10。本發(fā)明于此僅針對包括N通道的 MOSFET (NFET)的堆疊MOSFET保護電路作說明。然而，本發(fā)明并非限定于NFET。請參考圖 1，堆疊MOSFET保護電路10包括I/O焊盤15、接地20、頂部NFET 25與底部NFET 30。頂部電阻35配置于焊盤15與頂部NFET 25之間，底部電阻40配置于底部NFET 30與接地20之間。焊盤15、頂部電阻35與頂部NFET 25，以及底部NFET 30、底部電阻40與接地20的串聯(lián)配置可已知為堆疊MOSFET保護電路(也可稱為堆疊NFET保護電路或堆疊NFET ESD保護電路等等)。就5V操作而言，頂部NFET 25與底部NFET 30分別為2. 5V NFET，本發(fā)明并非限定這些裝置具有這樣特定的電壓，且被設(shè)計為不同的電壓的其它裝置也視為在本發(fā)明的范圍內(nèi)。如圖1所示，頂部NFET 25的柵極連接至數(shù)字Vdd (DVdd)，其對應(yīng)于外部邏輯電源。 然而，在ESD事件期間，各個NFET 25、30的開/關(guān)狀態(tài)是無法控制的。在上述的配置中，在針對5V容限設(shè)計的正常電路操作期間(例如，當DVdd被提供至操作電壓時)堆疊MOSFET 保護電路10操作良好，但是，在針對5V故障安全設(shè)計的期間(例如，當DVdd未被供電或低至OV時)堆疊MOSFET保護電路10操作不佳。此外，當輸出級共享與ESD保護裝置相似的拓樸時，堆疊MOSFET保護電路10的ESD性能較差。
圖2至圖4為對應(yīng)于圖1的堆疊MOSFET保護電路10的一種半導體結(jié)構(gòu)的典型配置的俯視示意圖。在圖2至圖4中，柵極55對應(yīng)于頂部NFET25的柵極且柵極60對應(yīng)于底部NFET 30的柵極。有源區(qū)65是晶體管的有源區(qū)。此外，第一硅化物塊75對應(yīng)于頂部電阻35，且第二硅化物塊80對應(yīng)于底部電阻40。就堆疊場效晶體管而言，圖2的柵極硅化(GS)結(jié)構(gòu)是最一般的設(shè)計配置。圖3示出一種部分柵極非硅化結(jié)構(gòu)(部分GNS)，其中第一硅化物塊75部分延伸至柵極55的上方。 圖4示出一種GNS結(jié)構(gòu)，其中第一與第二硅化物塊75、80覆蓋柵極55、60以及柵極55、60 之間的空間(例如，中間結(jié))。與圖2的GS結(jié)構(gòu)相比，圖3的部分GNS結(jié)構(gòu)與圖4的GNS結(jié)構(gòu)具有較佳的ESD性能。然而，很不利的是，位于柵極上方的硅化物塊會增加柵極電阻，降低裝置的整體速度。因此，就圖1的電路10的自我保護的配置而言，阻礙中間結(jié)的硅化物并非為較佳的選擇。具有圖1至圖4所示的配置的芯片內(nèi)部的裝置的速度與ESD性能是無法兼得。因此，為了檢測堆疊NFET保護電路內(nèi)的控制NFET的開/關(guān)狀態(tài)的效應(yīng)，本發(fā)明的實施例包括圖5所示的測試電路100。測試電路100包括堆疊NFET，其具有阻性網(wǎng)絡(luò)，連接至堆疊NFET 的不同的柵極。更具體地，測試電路100包括焊盤115、接地120、頂部NFET 125、底部NFET 130、頂部漏極電阻135與底部源極電阻140，其可相似于關(guān)于圖1描述的焊盤15、接地20、 NFET 25、NFET 30、電阻；35 與電阻 40。測試電路100也包括分壓器150，其包括具有電阻值Rl的第一電阻155與具有電阻值R2的第二電阻160。測試電路100還包括開關(guān)(switch) 165。分壓器150與開關(guān) 165操作以施加焊盤電壓(例如Vpad)的一部分于NEFT 125(或130)的其中一個，且NEFT 130(或125)的另一個接地。例如，施加于這些柵極的其中一個的電壓等于焊盤電壓乘以 R2/(R1+R2)，且另一柵極接地。通過施加測試人體模型電壓(HBM)于焊盤115，測試電路100 能被用來評估控制NFET 125,130的各個開/關(guān)狀態(tài)對于電路的ESD性能所產(chǎn)生的效應(yīng)。圖6為通過使用圖5的測試電路100而經(jīng)驗獲得的數(shù)據(jù)的示意圖。第一軸175代表測試電路100故障的電壓且對應(yīng)于施加于焊盤115的電壓值(例如Vpad)。第二軸180代表焊盤電壓(Vpad)的比例值(例如，從0.0至1.0)，其經(jīng)由分壓器150與開關(guān)165而施加于 NFET 125與130其中一個的柵極。第一數(shù)據(jù)標示185對應(yīng)于接地的底部柵極(例如底部NFET130)且頂部柵極(例如頂部NFET125)為焊盤電壓(Vpad)的一部分的情況。所以，例如，如同數(shù)據(jù)點18 所示， 當?shù)撞繓艠O為接地且頂部柵極為焊盤電壓的0%時，測試電路100在焊盤電壓為2500V左右故障。同理，如同數(shù)據(jù)點18 所示，當?shù)撞繓艠O為接地且頂部柵極為焊盤電壓的50%左右時，測試電路100在3700V左右故障。此外，如同數(shù)據(jù)點185c所示，當?shù)撞繓艠O為接地且頂部柵極為焊盤電壓的100%左右時，測試電路100在1000V左右故障。第二數(shù)據(jù)標示190對應(yīng)于接地的頂部柵極(例如頂部NFET12Q且焊盤電壓(Vpad) 的一部分施加于底部柵極(例如底部NFET130)。所以，例如，如同數(shù)據(jù)點190a所示，當頂部柵極為接地且底部柵極為焊盤電壓的0%時，測試電路100在焊盤電壓為2500V左右故障。 同理，如同數(shù)據(jù)點190b所示，當頂部柵極為接地且底部柵極為焊盤電壓的25%左右時，測試電路100在3900V左右故障。此外，如同數(shù)據(jù)點190c所示，當頂部柵極為接地且底部柵極為焊盤電壓的75%左右時，測試電路100在4000V左右故障。
從圖6所示的經(jīng)驗數(shù)據(jù)可知，為了提升ESD性能，在ESD事件期間，頂部NFET應(yīng)該截斷(例如接地)。甚至為了更加提升ESD性能，在ESD事件期間，頂部NFET應(yīng)該截斷且底部NFET應(yīng)該部分地開啟。此外，為了正常的電路操作(例如非ESD發(fā)生時)，頂部柵極應(yīng)該處于接近DVdd的電位(potential)，然而底部柵極為接地。這些較佳的操作狀態(tài)在此的前并未被了解。圖7示出本發(fā)明實施例的保護電路200。在實施例中，保護電路200包括焊盤215、 接地220、頂部NFET 225、底部NFET 230、頂部電阻235、與底部電阻M0，其可相似于關(guān)于圖 1描述的焊盤15、接地20、NFET 25, NFET 30、電阻器35與電阻器40。在實施例中，保護電路200也包括中間結(jié)控制電路250，其在ESD事件期間操作以控制頂部NFET 225的開/關(guān)狀態(tài)。更具體地，如同于此更為詳盡的描述所示，在ESD事件期間，中間結(jié)控制電路250操作以截斷頂部NFET 225，所以在正常操作期間中間結(jié)控制電路250允許頂部NFET 225處于接近DVdd的電位且底部NFET240為接地。在此方式的下，與傳統(tǒng)堆疊NFET保護電路相比， 保護電路200提供提升的ESD性能。在實施例中，中間結(jié)控制電路250包括到Vdd (例如內(nèi)部邏輯電源、模擬Vdd等等) 與DVdd(例如數(shù)字I/O連接電源)的連接。根據(jù)本發(fā)明實施例，此Vdd凈電壓可用來決定 ESD事件發(fā)生的時間。例如，在ESD放電至此焊盤的管腳期間，Vdd典型地具有零數(shù)值(例如低、接地等等)；然而，在正常操作期間，Vdd典型地具有高數(shù)值(例如裝置的額定電壓)。 在實施例中，電平偏移器(未示出)可用來調(diào)整相對于DVdd的Vdd的電平。電平偏移器的使用為本領(lǐng)域技術(shù)人員所已知，故于此不再贅述。根據(jù)本發(fā)明實施例，中間結(jié)控制電路250包括逆變器沈5。在實施例中，Vdd電壓被施加于逆變器265的輸入端。逆變器265例如包括NFET 270與PFET 275。逆變器沈5 的輸出被施加于控制開關(guān)280的柵極。在實施例中，控制開關(guān)280為NFET，其在高電壓(例如額定電壓)施加于控制開關(guān)觀0的柵極時為閉合，且在低電壓(例如為零)施加于控制開關(guān)觀0的柵極時為打開?？刂崎_關(guān)觀0的輸入連接至DVdd，然而控制開關(guān)觀0的輸出連接至中間結(jié)觀5，其位于保護電路200的頂部NFET 225與底部NFET 230之間。因此，當控制開關(guān)觀0為閉合時，中間結(jié)285被偏置至DVdd。在實施例中，中間結(jié)觀5電連接至頂部 NFET 225的源極連接四0，且DVdd連接至頂部NFET 225的柵極四5。在操作狀態(tài)下，在ESD事件期間，DVdd凈值從二極管和/或寄生電容而被部分地充電。當在ESD事件期間Vdd的數(shù)值為低(例如為0)時，逆變器沈5的輸入也為低，如此導致逆變器265的輸出為高，進而閉合開關(guān)觀0。當控制開關(guān)280為閉合時，中間結(jié)285 (且因此，頂部NFET源極連接處四0)被偏置至實質(zhì)上和頂部NFET柵極295相同的電壓(例如 DVdd)。這樣會截斷頂部NFET 225，且根據(jù)圖6的數(shù)據(jù)，此為較佳狀態(tài)。當ESD事件期間頂部NFET 225為截斷時，根據(jù)已知的突崩擊穿與突返(snapkick)現(xiàn)象，ESD電壓通過寄生雙極性結(jié)晶體管而經(jīng)由頂部NFET225被傳導。在另一方面，在正常操作期間(例如，非ESD事件期間)，Vdd的數(shù)值為高(例如額定電壓)，如此導致逆變器沈5的輸出為低(例如0)，進而打開控制開關(guān)觀0。隨著控制開關(guān)280為打開，中間結(jié)控制電路250不會偏置中間結(jié)觀5。相反地，在正常操作期間，中間結(jié) 285被允許浮動(例如，不被中間結(jié)控制電路250偏置至DVdd)。同樣在正常操作期間，頂部NFET 225的柵極被偏置至DVdd，然而，底部NFET 240連接至接地220。
在實施例中，如同圖8所示，一個或多個二極管300可插入在DVdd來源與中間結(jié)控制電路250之間。在ESD事件期間，此一個或多個二極管300選擇性地被用來精細調(diào)節(jié)供應(yīng)給中間結(jié)控制電路250的電壓。此一個或多個二極管300的數(shù)量和/或大小(例如電壓降的量)可依據(jù)系統(tǒng)的期望終端使用而有所選擇。例如，三個二極管300示出于圖8，然而本發(fā)明并非限定于這樣的數(shù)目，任何二極管300的數(shù)量都可被使用。圖9示出在ESD事件期間用來控制頂部NFET 225與底部NFET 230兩者的開/關(guān)狀態(tài)的中間結(jié)控制電路250’的一種配置。在圖9中，相同的標號參照上述圖7所討論過的相同的構(gòu)件。在實施例中，中間結(jié)控制電路250’包括額外的開關(guān)305，其連接于逆變器265 的輸出與底部NFET 230的柵極之間。開關(guān)305可相似于上述的控制開關(guān)觀0。因此，當在ESD事件期間Vdd為低時，逆變器沈5的輸出為高，其閉合開關(guān)280與 305。當控制開關(guān)觀0為閉合時，中間結(jié)285被偏置至和頂部NFET 225的柵極相同的電壓 (例如DVdd)，所以截斷頂部NFET 225。此外，當開關(guān)305為閉合時，DVdd被施加于底部NFET 230的柵極，所以開啟底部NFET 230。在這樣的方式的下，在ESD事件期間，中間結(jié)控制電路250’操作以截斷頂部NFET 225且開啟底部NFET 230，根據(jù)圖6所示，在ESD事件期間， 上述即為較佳狀態(tài)。在另一方面，在正常操作期間(例如非ESD事件期間)，由于Vdd的高電位狀態(tài)，開關(guān)觀0與305為打開，使得中間結(jié)控制電路250’不偏置于中間結(jié)285或底部 NFET 230的柵極。本方法的實踐可用來針對5V容限與故障安全的設(shè)計而提供健全的2. 5V ESD保護電路。針對5V容限/故障安全的1/0，本發(fā)明的實踐可用來增進HBM ESD保護電平至2500V。 同樣地，上述的實踐能夠用來針對自我保護與非自我保護的I/O的輸出配置。此外，實施例所提供的提升的ESD性能不需要位于堆疊裝置的柵極之間的額外的硅化物塊區(qū)域，所以可提供較小的足印(foot print)與I/O大小。另外，實施例可被實踐而不需要額外的過程改變(例如，不需要額外的光罩、額外的摻雜等等)。此外，可調(diào)諧的控制電壓通過所選擇的二極管而允許使用于其它的輸出配置。圖10示出多個設(shè)計結(jié)構(gòu)，其包括輸入設(shè)計結(jié)構(gòu)920，設(shè)計結(jié)構(gòu)920較佳地被設(shè)計過程910所處理。設(shè)計結(jié)構(gòu)920可為被設(shè)計過程910所產(chǎn)生與處理的邏輯仿真設(shè)計結(jié)構(gòu)， 以產(chǎn)生硬件裝置的邏輯等價功能性代表。設(shè)計結(jié)構(gòu)920也可或選擇性地包括數(shù)據(jù)和/或程序指令，當數(shù)據(jù)和/或程序指令被設(shè)計過程910所處理時，數(shù)據(jù)和/或程序指令產(chǎn)生硬件裝置的物理結(jié)構(gòu)的功能性代表。不論代表功能的和/或結(jié)構(gòu)的設(shè)計特征，設(shè)計結(jié)構(gòu)920可通過使用例如由核心開發(fā)者/設(shè)計者實現(xiàn)的電子計算機輔助設(shè)計(ECAD)而被產(chǎn)生。當設(shè)計結(jié)構(gòu)920被編碼于機器可讀數(shù)據(jù)傳輸、柵極陣列或存儲介質(zhì)時，設(shè)計結(jié)構(gòu)920可于設(shè)計過程 910中被一個或多個硬件和/或軟件模塊所存取與處理，以仿真或以其它方式功能性地代表電子組件、電路、電子或邏輯模塊、設(shè)備、裝置或系統(tǒng)，例如示出于圖8至10的諸如此類。 就其本身而言，設(shè)計結(jié)構(gòu)920可包括文件或其它的數(shù)據(jù)結(jié)構(gòu)，其包括人類和/或機器可讀的原代碼、編譯結(jié)構(gòu)與計算機可執(zhí)行的程序代碼結(jié)構(gòu)。當這些文件或其它的數(shù)據(jù)結(jié)構(gòu)被設(shè)計或仿真數(shù)據(jù)處理系統(tǒng)所處理時，這些文件或其它的數(shù)據(jù)結(jié)構(gòu)功能性地仿真或以其它方式代表電路或其它硬件邏輯設(shè)計的層級。這樣的數(shù)據(jù)結(jié)構(gòu)可包括硬件描述語言(HDL)設(shè)計實體或其它遵守和/或兼容于低級HDL設(shè)計語言(例如Verilog與VHDL)和/或高級設(shè)計語言 (例如C或C++)的數(shù)據(jù)結(jié)構(gòu)。
設(shè)計過程910較佳地采用與合并硬件和/或軟件模塊，以合成、轉(zhuǎn)譯或其它方式處理圖8至10所示的組件、電路、裝置或邏輯結(jié)構(gòu)的設(shè)計/仿真功能性等價物，進而產(chǎn)生網(wǎng)表 (netlist)980，其可包括例如設(shè)計結(jié)構(gòu)920的設(shè)計結(jié)構(gòu)。網(wǎng)表980例如包括編譯過的或其它處理過的數(shù)據(jù)結(jié)構(gòu)，其代表線路、分離的組件、邏輯門、控制電路、I/O裝置、模型等等的列表，此列表描述集成電路設(shè)計中和其它構(gòu)件與電路的連接關(guān)系。網(wǎng)表980可通過迭代過程 (iterative process)而被合成處理，其中網(wǎng)表980被再次或多次合成處理，依據(jù)針對裝置的設(shè)計規(guī)格與參數(shù)而定。如同在此所描述的其它設(shè)計結(jié)構(gòu)類型，網(wǎng)表980可存儲于機器可讀的數(shù)據(jù)存儲介質(zhì)或被編程至可編程柵極陣列。此介質(zhì)可為非揮發(fā)性存儲介質(zhì)，例如磁性或光學磁盤裝置，可編程柵極陣列、微型快閃或其它閃存。此外，或者選擇性地，介質(zhì)可為系統(tǒng)或高速緩存、緩沖空間、或者電性或光學傳導裝置與工具，其中數(shù)據(jù)封包可通過因特網(wǎng)或其它合適的網(wǎng)絡(luò)工具被傳輸且立即存儲于上述電性或光學傳導裝置與工具。設(shè)計過程910可包括硬件與軟件模塊，以處理多種輸入數(shù)據(jù)結(jié)構(gòu)類型，其包括網(wǎng)表980。對于給定的制造技術(shù)(例如不同技術(shù)節(jié)點，32nm、45nm、90nm等等)，這樣的數(shù)據(jù)結(jié)構(gòu)類型可例如存在于庫構(gòu)件930并且包括一組共同使用的構(gòu)件、電路與裝置，其包括模型、 布局與符號表征。此數(shù)據(jù)結(jié)構(gòu)類型可還包括設(shè)計規(guī)格940、特征數(shù)據(jù)950、確認數(shù)據(jù)960、設(shè)計規(guī)則970與測試數(shù)據(jù)文件985，且測試數(shù)據(jù)文件985可包括輸入測試型態(tài)、輸出測試結(jié)果與其它測試信息。設(shè)計過程910可例如還包括標準機械設(shè)計過程，例如應(yīng)力分析、熱力分析、機械事件模擬、針對例如為鑄造、模制、壓鑄成型等等的操作的過程模擬。機械設(shè)計領(lǐng)域的技術(shù)人員能夠理解使用在設(shè)計過程910的可能的機械設(shè)計工具與的應(yīng)用的范圍，而不會背離本發(fā)明的精神與范圍。設(shè)計過程910也可包括模塊，以實行標準電路設(shè)計過程，例如時序分析、確認、設(shè)計規(guī)則的檢查、安置與路由操作等等。設(shè)計過程910采用與合并邏輯的與實體的設(shè)計工具，例如HDL編譯器與仿真模型建立工具，以與所述的這些支持數(shù)據(jù)結(jié)構(gòu)的一部分或整體以及任何額外的機械設(shè)計或數(shù)據(jù) (若可應(yīng)用)一起處理設(shè)計結(jié)構(gòu)920，進而產(chǎn)生第二設(shè)計結(jié)構(gòu)990。設(shè)計結(jié)構(gòu)990以數(shù)據(jù)格式存在于存儲介質(zhì)或可編程柵極陣列，此數(shù)據(jù)格式(例如用來存儲或呈現(xiàn)這樣的機械設(shè)計結(jié)構(gòu)而以IGES、DXF、Parasol id XT、JT、DRG或其它適合形式而存儲的信息)用來和機械裝置與結(jié)構(gòu)的數(shù)據(jù)作交換。相似于設(shè)計結(jié)構(gòu)920，設(shè)計結(jié)構(gòu)990較佳地包括一個或多個文件、 數(shù)據(jù)結(jié)構(gòu)，或其它計算機編碼的數(shù)據(jù)或指令，其存于傳輸或數(shù)據(jù)存儲介質(zhì)且當被ECAD系統(tǒng)處理時會產(chǎn)生本發(fā)明的一個或多個圖8至圖10所示的實施例的邏輯性或其它功能性等價物形式。在一實施例中，設(shè)計結(jié)構(gòu)990可包括編譯的且可執(zhí)行的HDL仿真模型，其功能性地仿真圖8至圖10所示的裝置。設(shè)計結(jié)構(gòu)990也可采用一種數(shù)據(jù)格式(其用來和集成電路的布局數(shù)據(jù)作交換)和 /或符號數(shù)據(jù)格式(例如用來存儲這樣的設(shè)計數(shù)據(jù)結(jié)構(gòu)而以^3110^52)、61^1、(^515、地圖文件、或其它適合格式而存儲的信息)。設(shè)計結(jié)構(gòu)990可包括以下信息，例如符號數(shù)據(jù)、地圖文件、測試數(shù)據(jù)文件、設(shè)計內(nèi)容文件、制造數(shù)據(jù)、布局參數(shù)、線路、金屬層、通道、形狀、經(jīng)由生產(chǎn)線發(fā)送的數(shù)據(jù)，以及任何其它被制造者或其它設(shè)計者/發(fā)展者要求的數(shù)據(jù)，以產(chǎn)生圖8 至圖10所示的上述的裝置或結(jié)構(gòu)。設(shè)計結(jié)構(gòu)990可接著進行至層級995，舉例而言，在層級995那里，設(shè)計結(jié)構(gòu)990 進行投片(tape-out)、被發(fā)放去制造、被發(fā)放至光罩室、被送至其它設(shè)計室、被送回至顧客，等等。
上述的方法和/或設(shè)計結(jié)構(gòu)用于集成電路芯片的制作。所產(chǎn)出的集成電路芯片能以原始晶圓的形式(即，具有多個未封裝芯片的單一晶圓)、裸晶(bare die)的形式或被封裝完成的形式而被制造者分配。就被封裝完成的形式而言，芯片是被安置在單一芯片封裝體(例如為塑料承載器，其具有固定于主機板的引腳(lead)，或是其它高級承載器)內(nèi)，或者在多芯片封裝體(例如陶瓷承載器，其具有表面互聯(lián)與嵌入互聯(lián)的其中任一個或其中兩者)內(nèi)。在任何情況下，芯片接著和其它芯片、分離的電路構(gòu)件，和/或其它信號處理裝置集成，而作為中間產(chǎn)品(例如主機板)或終端產(chǎn)品的一部分。終端產(chǎn)品可為任何包括集成電路芯片的產(chǎn)品。以上所用的專門用語僅是為了描述特定的實施例且并非用以限定本發(fā)明。于此所使用的單數(shù)形式，其也意涵也包括多數(shù)形式，除非本文上下文中有清楚地限定指示。也必須理解的是，在說明書中所使用的包括和/或包含的詞匯詳細指定所提及的特征、完整的事物、步驟、操作、構(gòu)件、和/或組件，但是并未排除其它單一或更多的特征、完整的事物、步驟、操作、構(gòu)件、組件，和/或群組的出現(xiàn)或附加。如果對應(yīng)的結(jié)構(gòu)、工具、行動、與所有方法或步驟與功能構(gòu)件的相等物出現(xiàn)在后述的權(quán)利要求，則其包括任何結(jié)構(gòu)、工具或行動，以實行與其它明確主張的構(gòu)件所結(jié)合的功能。本發(fā)明的敘述是為了舉例與描述，而非意圖窮盡或限定本發(fā)明所揭示的形式。任何為本領(lǐng)域技術(shù)人員所明顯可理解的修改或變化仍在本發(fā)明的精神與范圍內(nèi)。所選擇與所描述的實施例是為了對于本發(fā)明的原則與實施的應(yīng)用作最好的解釋，且讓本領(lǐng)域其他技術(shù)人員能夠理解本發(fā)明以基于特殊使用的需求而進行不同修改的多種實施例。
權(quán)利要求
1.一種電路，包括中間結(jié)控制電路，其在靜電放電(ESD)事件期間，截斷堆疊NFET ESD保護電路的頂部 NFET0
2.如權(quán)利要求1所述的電路，其中該堆疊NFETESD保護電路包括串聯(lián)在I/O焊盤與接地之間的該頂部NFET與底部NFET。
3.如權(quán)利要求2所述的電路，其中該堆疊NFETESD保護電路包括 頂部電阻，串聯(lián)于該I/O焊盤與該頂部NFET之間；底部電阻，串聯(lián)于該底部NFET與該接地之間；以及中間結(jié)，在該頂部NFET與該底部NFET之間，其中該中間結(jié)連接至該頂部NFET的源極。
4.如權(quán)利要求3所述的電路，其中該中間結(jié)控制電路通過將該中間結(jié)偏置為實質(zhì)上和該頂部NFET的柵極相同的電壓來截斷該頂部NFET。
5.如權(quán)利要求4所述的電路，其中，在除了ESD事件的操作期間，該中間結(jié)控制電路允許該中間結(jié)浮動。
6.如權(quán)利要求1所述的電路，其中該中間結(jié)控制電路包括 逆變器，具有第一電壓作為輸入；以及開關(guān)，具有該逆變器的輸出作為開關(guān)輸入，其中該開關(guān)的輸出連接至該堆疊NFET ESD 保護電路的該頂部NFET與底部NFET之間的中間結(jié)。
7.如權(quán)利要求6所述的電路，其中該中間結(jié)連接至該頂部NFET的源極。
8.如權(quán)利要求7所述的電路，其中 當該第一電壓是低狀態(tài)時，該開關(guān)為閉合；當該開關(guān)為閉合時，該中間結(jié)與該頂部NFET的柵極接收第二電壓； 當該第一電壓是高狀態(tài)時，該開關(guān)為打開；以及當該開關(guān)是打開時，該中間結(jié)被允許浮動。
9.如權(quán)利要求8所述的電路，其中 該第一電壓為Vdd;以及該第二電壓為DVdcL
10.如權(quán)利要求6所述的電路，其中 該中間結(jié)控制電路包括第二開關(guān)；該第二開關(guān)的輸入連接至該逆變器的該輸出；以及該第二開關(guān)的輸出連接至該堆疊NFET ESD保護電路的該底部NFET的柵極。
11.如權(quán)利要求10所述的電路，其中在ESD事件期間，該中間結(jié)控制電路開啟該底部 NFET0
12.如權(quán)利要求6所述的電路，其中該中間結(jié)控制電路還包括至少一個二極管，其在 ESD事件期間調(diào)整DVdd，所述至少一個二極管位于DVdd來源與該逆變器與該開關(guān)之間。
13.一種電路，包括堆疊NFET ESD保護電路，其包括串聯(lián)于I/O焊盤與接地之間的頂部NFET與底部NFET ；以及中間結(jié)控制電路，其在ESD事件期間，截斷該頂部NFET。
14.如權(quán)利要求13所述的電路，其中在ESD事件期間，該中間結(jié)電路至少部分地開啟該底部NFET。
15.如權(quán)利要求13所述的電路，其中 該中間結(jié)控制電路包括逆變器與開關(guān)； 該逆變器的輸入連接至第一電源；該逆變器的輸出連接至該開關(guān)的柵極；該開關(guān)的輸入連接至第二電源；該頂部NFET的柵極連接至該第二電源；以及該開關(guān)的輸出通過該頂部NFET與該底部NFET之間的中間結(jié)而連接至該頂部NFET的源極。
16.如權(quán)利要求15所述的電路，其中 該中間結(jié)控制電路包括第二開關(guān)；該第二開關(guān)的柵極連接至該逆變器的該輸出； 該第二開關(guān)的輸入連接至該第二電源；以及該第二開關(guān)的輸出連接至該底部NFET的柵極。
17.如權(quán)利要求15所述的電路，還包括至少一個二極管，配置于該第二電源與該中間結(jié)控制電路之間。
18.如權(quán)利要求15所述的電路，其中 該第一電源為Vdd;以及該第二電源為DVdd。
19.一種提供靜電放電保護的方法，包括在ESD事件期間，通過將堆疊NFET ESD保護電路的頂部NFET與底部NFET之間的中間結(jié)偏置為實質(zhì)上和該頂部NFET的柵極相同的電壓來截斷該頂部NFET。
20.如權(quán)利要求19所述的方法，還包括在ESD事件期間，開啟該底部NFET。
21.如權(quán)利要求18所述的方法，還包括使用至少一個二極管調(diào)諧該電壓。
22.—種有形機器可讀介質(zhì)中實現(xiàn)的設(shè)計結(jié)構(gòu)，用于設(shè)計、制造、或測試集成電路，該設(shè)計結(jié)構(gòu)包括中間結(jié)控制電路，其在ESD事件期間，截斷堆疊NFET靜電放電(ESD)保護電路的頂部 NFET0
23.如權(quán)利要求22所述的設(shè)計結(jié)構(gòu)，其中該設(shè)計結(jié)構(gòu)包括網(wǎng)表。
24.如權(quán)利要求22所述的設(shè)計結(jié)構(gòu)，其中該設(shè)計結(jié)構(gòu)作為用于集成電路的布局數(shù)據(jù)的交換的數(shù)據(jù)格式存在于存儲介質(zhì)上。
25.如權(quán)利要求22所述的設(shè)計結(jié)構(gòu)，其中該設(shè)計結(jié)構(gòu)存在于可編程柵極陣列。
全文摘要
公開一種容限及故障安全設(shè)計的健全的ESD保護電路、方法與設(shè)計結(jié)構(gòu)。電路(200)包括中間結(jié)控制電路(250)，其在ESD事件期間截斷堆疊NFET靜電放電(ESD)保護電路(焊盤215、接地220、頂部NFET 225、底部NFET 230、頂部電阻235、與底部電阻240)的頂部NFET(225)。
文檔編號H01L21/336GK102388453SQ201080015983
公開日2012年3月21日 申請日期2010年3月18日 優(yōu)先權(quán)日2009年4月15日
發(fā)明者J·B·坎皮, J·李, K·V·查蒂, M·穆哈瑪?shù)? R·J·戈希爾, S·T·常 申請人:國際商業(yè)機器公司