專利名稱：形成多晶硅電阻裝置的方法以及半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及其形成方法，尤其涉及一種多晶硅電阻裝置及其形成方法。
背景技術(shù)：
多晶硅電阻已廣泛應(yīng)用在集成電路(IC)的設(shè)計(jì)。同樣地，由于技術(shù)節(jié)點(diǎn)的縮小， 故以高介電常數(shù)(high k)介電材料及金屬來形成半導(dǎo)體裝置的柵極堆疊，其例如為金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。然而，在將多晶硅電阻與金屬氧化物半導(dǎo)體場效應(yīng)晶體管的金屬柵極結(jié)合在單一集成電路晶片上時(shí)，卻存在有許多的問題。一種解決方法為在形成多晶硅電阻時(shí)利用虛設(shè)柵極(dummy gate)。而后利用柵極取代工藝以移除虛設(shè)柵極。 然而，蝕刻工藝可損壞或凹陷已形成的多晶硅電阻，而導(dǎo)致多晶硅電阻與原本設(shè)計(jì)的目標(biāo)電阻有偏差，且造成其他問題。解決此問題的方法為在沉積虛設(shè)柵極的同時(shí)沉積多晶硅電阻，且在進(jìn)行源極/漏極區(qū)注入時(shí)及/或在形成虛設(shè)柵極的取代時(shí)，以硬掩模覆蓋多晶硅電阻。然而，這需要額外的硬掩模沉積，因而增加制造工藝的復(fù)雜性及花費(fèi)。因此，需要改進(jìn)的多晶硅電阻結(jié)構(gòu)及其制造方法以解決上述問題。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，在一實(shí)施例中，本發(fā)明提供在半導(dǎo)體裝置上的多晶電阻(poly resistor)及其制造方法。在一實(shí)施例中，一種形成多晶硅電阻裝置的方法包括 借由提供具有第一區(qū)及第二區(qū)的基板而形成多晶硅電阻裝置。在基板的第一區(qū)中形成虛設(shè)柵極堆疊(dummy gate stack)，其中虛設(shè)柵極堆疊具有虛設(shè)柵極堆疊厚度延伸至基板上。 在基板的第二區(qū)形成多晶硅電阻，其中多晶硅電阻具有多晶硅電阻厚度延伸至基板上一段距離，此距離小于虛設(shè)柵極堆疊的厚度。在基板的第一區(qū)中注入摻質(zhì)，因而在基板的第一區(qū)中形成源極區(qū)/漏極區(qū)。也在多晶硅電阻中注入摻質(zhì)。在基板的虛設(shè)柵極堆疊及多晶硅電阻上形成層間介電層。使層間介電層平坦化，因而暴露出虛設(shè)柵極堆疊，并在多晶硅電阻上留下部分的層間介電層(inter-layer dielectric, ILD) 0以高介電常數(shù)(high k)的金屬柵極取代虛設(shè)柵極堆疊，并在其過程中以多晶硅電阻上的層間介電層作為掩模，以保護(hù)多晶硅電阻。一種半導(dǎo)體裝置，包括一基板，具有一第一區(qū)及一第二區(qū)；一柵極堆疊，形成在該第一區(qū)中該基板上；一間隙物層，形成在該第一區(qū)中鄰近該柵極堆疊的側(cè)邊以及該第二區(qū)中該基板上；一多晶硅電阻，形成在該第二區(qū)中該間隙物層上；一摻質(zhì)，注入于該第一區(qū)的該基板內(nèi)，而在該基板的該第一區(qū)內(nèi)形成一源極/漏極區(qū)，該摻質(zhì)也注入于該第二區(qū)的該多晶硅電阻內(nèi)；以及一平坦化層間介電層，形成在該柵極堆疊的側(cè)邊及鄰近該多晶硅電阻的該基板上。本發(fā)明可降低制造工藝的復(fù)雜性及花費(fèi)。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出優(yōu)選實(shí)施例，并配合所附附圖，作詳細(xì)說明如下


圖1為根據(jù)本發(fā)明數(shù)個不同實(shí)施例，說明制造具有金屬柵極堆疊及多晶硅電阻的半導(dǎo)體裝置的方法的流程圖。圖2-圖7為根據(jù)本發(fā)明數(shù)個不同實(shí)施例，在一實(shí)施例中具有金屬柵極堆疊、多晶硅電阻的半導(dǎo)體結(jié)構(gòu)在各制造階段的剖面圖。。圖8顯示電流可如何流經(jīng)多接點(diǎn)(multi-contact)多晶電阻裝置。其中，附圖標(biāo)記說明如下100 方法200 半導(dǎo)體結(jié)構(gòu)102、104、106、108、110、112、114 步驟202 基板208 淺溝槽隔離元件214 淺摻雜源極及漏極區(qū)230 柵極堆疊204、206 區(qū)218 界面層220 介電材料層222 硅層224 硬掩模層2；34 間隙物層2 電阻232 注入工藝240 源極/漏極區(qū)2沘、242 層間介電層250 金屬柵極252 硅化物254 接點(diǎn)260 路線
具體實(shí)施例方式應(yīng)了解本發(fā)明以下提供數(shù)個不同實(shí)施例以實(shí)行各實(shí)施例中不同的特征。以下所述特定實(shí)施例中的元件及配置是用以簡化本發(fā)明。這些僅作為舉例，本發(fā)明并非以此為限。此外，在不同例子中，本發(fā)明可重復(fù)元件數(shù)字及元件符號，此重復(fù)為了簡化及使說明清楚，但并未指出不同實(shí)施例及/或所述元件之間的關(guān)系。并且，在敘述時(shí)，在第二元件上形成第一元件的描述可包括第一、第二元件直接接觸而形成的實(shí)施例，也可包括有額外的元件形成在第一、第二元件間，而第一、第二元件并未直接接觸的實(shí)施例。圖1為方法100的流程圖，根據(jù)一實(shí)施例制造半導(dǎo)體裝置。根據(jù)本發(fā)明的各種觀點(diǎn)，半導(dǎo)體裝置包括金屬柵極堆疊及多晶硅電阻。圖2至圖7為根據(jù)一或多個實(shí)施例，在制造及建構(gòu)半導(dǎo)體結(jié)構(gòu)200的各階段的剖面圖。半導(dǎo)體結(jié)構(gòu)200及其制造方法100由圖1 至圖7共同敘述。應(yīng)了解此處所述的方法100可省略其中一或多個工藝，且可加入此處沒有敘述的其他工藝。參照圖1、圖2，方法100由步驟102開始，其提供半導(dǎo)體基板202，在基板202中形成淺溝槽隔離(STI)元件208及淺摻雜源極及漏極(LDD)區(qū)214，并且在基板202上形成虛設(shè)多晶柵極堆疊(dummy poly gate stack) 230。半導(dǎo)體基板202包括硅。或者，基板包括鍺、硅鍺、或其他適合的半導(dǎo)體材料。詳細(xì)的說，半導(dǎo)體基板202可包括各種摻雜區(qū)，如η阱及P阱柵極/源極元件。在一實(shí)施例中，半導(dǎo)體基板202包括第一區(qū)(例如為電阻區(qū))206， 在其上形成一或多個無源裝置例如為多晶硅電阻；第二區(qū)(例如為元件區(qū))204，在其上形成一或多個有源裝置例如為場效應(yīng)晶體管(FETs)。半導(dǎo)體基板202也包括隔離元件，例如為在基板202中形成的淺溝槽隔離(STI) 元件208，以隔離裝置200的不同元件。在一實(shí)施例中，在基板202中形成淺溝槽隔離元件208。淺溝槽隔離元件208的形成包括在基板202中蝕刻溝槽，并以一或多種絕緣材料填入溝槽中，絕緣材料例如為氧化硅、氮化硅、或氮氧化硅。填入后的溝槽可具有多層結(jié)構(gòu)，例如以熱氧化襯層(thermaloxide liner layer)及氮化硅填入溝槽中。在一實(shí)施例中，形成淺溝槽隔離元件208的工藝依序如下氧化墊(pad oxide)的成長、低壓化學(xué)氣相沉積(LPCVD)氮化層的形成、利用光致抗蝕劑及掩模圖案化淺溝槽隔離開口、在基板中蝕刻溝槽、視需要的成長熱氧化溝槽襯層(thermal oxide trench liner)以改進(jìn)溝槽界面、以化學(xué)氣相沉積(CVD)氧化物填入溝槽、以化學(xué)機(jī)械研磨(chemicalmechanical planariztion, CMP)回蝕、以及進(jìn)行氮化層剝離(stripping)以留下淺溝槽隔離元件208?；?02包括借由一或多個注入工藝(未顯示)形成淺摻雜源極及漏極(LDD)區(qū) 214。當(dāng)元件區(qū)204包括η型場效應(yīng)晶體管(nFETs)及ρ型場效應(yīng)晶體管(pFETs)時(shí)，利用適當(dāng)?shù)膿诫s物(doping species)，將分別對η型場效應(yīng)晶體管及ρ型場效應(yīng)晶體管形成源極及漏極區(qū)。在一實(shí)施例中，以η型場效應(yīng)晶體管為例，以低摻雜劑量離子注入而形成淺摻雜源極及漏極區(qū)214。ρ型場效應(yīng)晶體管的各元件也可以相似的步驟形成，但使用相反的摻雜物。在一實(shí)施例中，在η型場效應(yīng)晶體管及ρ型場效應(yīng)晶體管均形成源極及漏極元件的步驟中，當(dāng)由離子注入形成η型場效應(yīng)晶體管的淺摻雜源極及漏極區(qū)214時(shí)，ρ型場效應(yīng)晶體管及電阻區(qū)則由圖案化光致抗蝕劑層覆蓋；當(dāng)由離子注入形成P型場效應(yīng)晶體管的淺摻雜源極及漏極區(qū)214時(shí)，η型場效應(yīng)晶體管及電阻區(qū)則由另一圖案化光致抗蝕劑層覆蓋。注入后可進(jìn)行高溫回火工藝以活化淺摻雜源極及漏極區(qū)214中的各摻雜物。方法100也可在基板202上形成虛設(shè)多晶柵極堆疊230。在一實(shí)施例中，柵極材料層包括多層界電層材料，例如界面層218(即氧化硅)及設(shè)置在界面層218上的高介電常數(shù)介電層220。柵極堆疊材料層也包括多晶硅層222。在一實(shí)施例中，硅層222無摻雜，且介電材料層220包括高介電常數(shù)介電層。硅層222另外或額外的可包括非晶硅。高介電常數(shù)介電層220包括介電材料，其介電常數(shù)高熱氧化硅的介電常數(shù)，高熱氧化硅的介電常數(shù)為約3.9。在一實(shí)施例中，高介電常數(shù)介電層220包括氧化鉿(HfO)。在各實(shí)施例中，高介電常數(shù)介電層220包括金屬氧化物、金屬氮化物、或前述的組合。在一例子中，高介電常數(shù)介電層220包括厚度介于約10埃至約100埃。在柵極堆疊230上形成硬掩模層2M如氮化硅(SiN)或二氧化硅(SiO2),以圖案化柵極。在各實(shí)施例中，界面層218的形成可借由化學(xué)氧化技術(shù)、熱氧化工藝、原子層沉積 (atomic layer d印osition，ALD)、或化學(xué)氣相沉積。高介電常數(shù)介電層220的形成可由化學(xué)氣相沉積、原子層沉積、等離子體輔助化學(xué)氣相沉積(plasma enhanced CVD, PECVD)、或等離子體輔助原子層沉積(plasmaenhanced ALD，PEALD)。未摻雜非晶硅或多晶硅層222的形成可由化學(xué)氣相沉積與硅烷(silane)前驅(qū)物或其他硅類前驅(qū)物。未摻雜非晶硅層222 的沉積可在提高的溫度下進(jìn)行。在一實(shí)施例中，沉積溫度大于約400°C。在另一實(shí)施例中， 沉積溫度大于約530°C。硬掩模層(氮化硅或二氧化硅)的形成可借由化學(xué)氣相沉積或其他適合的技術(shù)?？山栉⒂肮に嚰?或蝕刻工藝圖案化柵極堆疊230的柵極材料層。例如，在硬掩模層2M上形成圖案化的光致抗蝕劑層，各電阻區(qū)及柵極區(qū)的定義利用微影工藝包括光致抗蝕劑涂布、軟烤(soft baking)、曝光、曝光后烘烤(post-exposure baking，PEB)、顯影、及硬烤(hard baking)。而后，經(jīng)由圖案化光致抗蝕劑層的開口蝕刻硬掩模層224，而形成圖案化硬掩模。利用圖案化硬掩模更進(jìn)而蝕刻柵極材料層，而形成柵極堆疊。而后利用適當(dāng)工藝移除圖案化光致抗蝕劑層，例如濕剝離(wet stripping)或等離子體灰化 (plasmaashing)。另外，若沒有硬掩模層，則直接利用圖案化的光致抗蝕劑層作為蝕刻掩模以蝕刻柵極材料層。參照圖1及圖3，方法100進(jìn)行至步驟104，借由在多晶柵極堆疊230及基板202 的元件區(qū)204及電阻區(qū)206上沉積間隙物層234。在一實(shí)施例中，間隙物層234的形成是借由氮化硅(SiN)的介電沉積，使其厚度為約50至100埃。間隙物層234提供在基板202上的絕緣層。參照圖1及圖4，方法100進(jìn)行至步驟106，借由沉積及圖案化多晶硅層以形成多晶電阻226。可借微影工藝及/或蝕刻工藝圖案化多晶電阻材料層。例如，在多晶硅電阻層上形成圖案化的光致抗蝕劑層，電阻226的定義利用微影工藝包括光致抗蝕劑涂布、軟烤、 曝光、曝光后烘烤、顯影、及硬烤。而后，經(jīng)由圖案化光致抗蝕劑層的開口蝕刻多晶硅層，而形成各電阻226。而后利用適當(dāng)工藝移除圖案化光致抗蝕劑層，例如濕剝離或等離子體灰化。在一實(shí)施例中，在電阻/無源區(qū)206中形成電阻226，以形成無源裝置。此無源裝置可用作電阻，或可作為多晶硅熔絲(fuse)。在一實(shí)施例中，在場效應(yīng)晶體管(FET)例如為金屬氧化物半導(dǎo)體晶體管的元件區(qū)域204中形成柵極堆疊230。場效應(yīng)晶體管可為η型場效應(yīng)晶體管或P型場效應(yīng)晶體管。多晶電阻2 可對ρ型金屬氧化物半導(dǎo)體源極/漏極裝置摻雜，而形成P+多晶電阻，或?qū)Ζ切徒饘傺趸锇雽?dǎo)體源極/漏極裝置摻雜，而形成η+多晶電阻。在一實(shí)施例中，多晶電阻(例如間隙物層234與多晶硅層226)的高度低于多晶柵極堆疊230 (即界面層218、高介電常數(shù)介電層220、及多晶硅層22 。例如，在一實(shí)施例中， 柵極堆疊層0 及218及/或220)的高度為約400埃，高度范圍約400至800埃。據(jù)此， 在一實(shí)施例中，相較于多晶硅層222的上表面，間隙物層234及多晶電阻226的高度較其低約50埃，低約40至100埃(如圖5所示)。由于多晶電阻226的沉積與虛設(shè)多晶硅層222 分開，故所形成多晶電阻226的厚度可為任意厚度以達(dá)欲得的適當(dāng)電阻。參照圖1及圖5，方法100進(jìn)行到步驟108，蝕刻間隙物層234。間隙物層234的蝕刻是利用各向異性蝕刻(anisotropic etch)，如等離子體蝕刻工藝以移除間隙物層不在多晶電阻2 下方及未鄰近柵極堆疊230的部分(多晶電阻2 在蝕刻工藝中作為掩模)。 可借圖案化光致抗蝕劑層來圖案化沿著柵極堆疊230側(cè)邊的間隙物層234。仍舊參照圖1及圖5，方法100進(jìn)行到步驟110，進(jìn)行離子注入工藝232以使摻雜物進(jìn)入電阻226，借此調(diào)整電阻226的電阻(electrical resistance)，并在基板202中形成源極/漏極區(qū)對0。注入工藝232可為一或多個注入步驟。在基板202上可形成圖案化光致抗蝕劑以覆蓋基板202上一或多個區(qū)域，而未遮蔽區(qū)則由圖案化光致抗蝕劑的開口暴露出來。離子注入工藝應(yīng)用于電阻區(qū)206，使得摻雜物進(jìn)入電阻226中并有效的改變其電阻。步驟110可借由其他替代的工藝來使摻雜物進(jìn)入。在一實(shí)施例中，硬掩模層2M保護(hù)多晶硅222不受注入工藝232影響?？蛇M(jìn)行擴(kuò)散工藝以使摻雜物進(jìn)入電阻226中。離子注入工藝232(或擴(kuò)散)用例如為硼的ρ型摻雜物進(jìn)入電阻226中?；蚴抢闷渌鸬膿诫s物，例如為二氟化硼(BF2)。在離子注入工藝232中，根據(jù)電阻的厚度調(diào)整摻雜能量，使得摻雜物可以在電阻2 中由上至下均均勻分布?；蚴钦{(diào)整摻雜能量，使得摻雜物分布于電阻226的一部分。在后續(xù)的回火工藝后，摻雜物可均勻的分布在電阻226 中。根據(jù)電阻226的厚度及所設(shè)計(jì)電阻的電阻率(resistivity)或電阻(resistance)而調(diào)整摻雜的劑量，使得電阻2 的最終電阻率或電阻達(dá)到所設(shè)計(jì)的范圍。在一實(shí)施例中，電阻的摻雜濃度為小于約hl018/Cm3。當(dāng)電阻的厚度為約1毫米或小于1毫米，摻雜劑量則小于約 lX1014/cm2。如前述，注入工藝232也在元件區(qū)204中形成源極/漏極區(qū)M0。在一實(shí)施例中， 源極/漏極區(qū)包括由一或多個注入工藝232所形成的淺摻雜源極及漏極區(qū)214及重?fù)诫s源極及漏極(S/D)區(qū)M0。當(dāng)元件區(qū)204包括η型場效應(yīng)晶體管(nFETs)及ρ型場效應(yīng)晶體管(pFETs)時(shí)，利用適當(dāng)?shù)膿诫s物，分別對η型場效應(yīng)晶體管及ρ型場效應(yīng)晶體管形成源極 /漏極區(qū)對0。利用間隙物層234阻擋部分基板202不被注入工藝232注入，而定義出源極 /漏極區(qū)Μ0。重?fù)诫s的源極/漏極區(qū)MO的形成利用高摻雜量的離子注入。不同的ρ型場效應(yīng)晶體管的源極及漏極元件可由類似的工藝形成，但使用與η型場效應(yīng)晶體管相反的摻雜形態(tài)。在用以形成不同的源極及漏極元件的各種摻雜工藝中，電阻區(qū)206可由圖案化光致抗蝕劑層保護(hù)。在一實(shí)施例中，高溫回火工藝可活化在源極/漏極區(qū)240以及電阻226 中的不同摻雜物。參照圖1及圖6，方法100進(jìn)行到步驟112，在半導(dǎo)體基板202上形成層間介電層 (inter-level dielectric, ILD)242。層間介電層242包括氧化硅、低介電常數(shù)介電材料、 其他適合的介電材料、或前述的組合。層間介電層242的形成是利用適當(dāng)?shù)募夹g(shù)，例如化學(xué)氣相沉積(CVD)。舉例而言，可進(jìn)行高密度等離子體化學(xué)氣相沉積以形成層間介電層M2。 在一實(shí)施例中，在基板202上沉積層間介電層M2，并填入柵極堆疊230及電阻226間的縫隙。在一實(shí)施例中，在基板上形成層間介電層對2，直到高于多晶硅層222及電阻226的上表面。將化學(xué)機(jī)械研磨(chemical mechanical polishing,CMP)應(yīng)用于層間介電層M2 上以減小層間介電層242的厚度，而移除硬掩模層2M且柵極堆疊230由上方暴露出來。由于電阻226的厚度小于柵極堆疊230的厚度，部分的層間介電層2 仍在電阻2 上以保護(hù)電阻2 不受下述高介電常數(shù)金屬柵極取代工藝的影響?？烧{(diào)整化學(xué)機(jī)械研磨工藝的條件及參數(shù)，包括研磨液化學(xué)物質(zhì)(slurry chemical)及研磨壓力，以部分移除并平坦化層間介電層對2。參照圖1及圖7，方法100進(jìn)行至步驟114，在元件區(qū)204中形成金屬柵極250。首先，以蝕刻工藝移除在元件區(qū)204內(nèi)虛設(shè)硅層222的多晶硅或非晶硅。在一實(shí)施例中，蝕刻工藝也移除硬掩模層2M剩余的部分。在電阻2 上的層間介電層2 有效的保護(hù)電阻226 不被蝕刻工藝移除?；蛘?，蝕刻工藝包括兩步驟，其中第一步驟設(shè)計(jì)為移除硬掩模層224，第二步驟設(shè)計(jì)為移除元件區(qū)204的虛設(shè)柵極中的硅，此時(shí)電阻由層間介電層2 保護(hù)。在元件區(qū)204的虛設(shè)硅層222中的硅移除后，在虛設(shè)柵極區(qū)形成溝槽，稱為柵極溝槽。在一實(shí)施例中，用以移除在元件區(qū)204中柵極堆疊的多晶硅或非晶硅的蝕刻方法，可為進(jìn)行適當(dāng)?shù)母晌g刻、濕蝕刻、或前述的組合。在一實(shí)施例中，移除多晶硅(或非晶硅)所使用的蝕刻溶液包括硝酸(HNO3)、水(H2O)、氫氟酸(HF)、或氨水(NH4OH)。在另一實(shí)施例中，以氯為主的等離子體(chlorine-based plasma)可用以選擇性的移除多晶硅。而后，在柵極溝槽中形成一或多層金屬柵極材料層。在一實(shí)施例中，在柵極溝槽中填入具有適當(dāng)功函數(shù)(work function)的金屬層以及導(dǎo)電層。在一實(shí)施例中，將功函數(shù)金屬(未顯示)沉積至柵極溝槽，而后填入導(dǎo)電材料，而形成P型場效應(yīng)晶體管的柵極電極。 P型場效應(yīng)晶體管的功函數(shù)金屬稱為P-金屬。P-金屬包括具有與P型場效應(yīng)晶體管相容功函數(shù)的金屬類導(dǎo)電材料。例如，P-金屬具有功函數(shù)約5. 或大于約5. &V。在一實(shí)施例中，P-金屬包括氮化鈦(TiN)或氮化鉈(TaN)。在另一實(shí)施例中，ρ-金屬包括氮化鈦、氮化鎢(WN)、氮化鉈、或前述的組合。P-金屬可包括不同金屬類層，例如為堆疊層，以符合裝置性能及工藝相容。P-金屬的形成可利用適當(dāng)?shù)墓に?，例如物理氣相沉積、化學(xué)氣相沉積、 原子層沉積、等離子體輔助化學(xué)氣相沉積、等離子體輔助原子層沉積、或旋涂(spin-on)金屬。導(dǎo)電材料而后填入柵極溝槽中。根據(jù)數(shù)個實(shí)施例，導(dǎo)電材料包括鋁或鎢。形成導(dǎo)電材料的方法可包括物理氣相沉積、化學(xué)氣相沉積、原子層沉積、等離子體輔助化學(xué)氣相沉積、 等離子體輔助原子層沉積、或旋涂金屬。而后，如圖7所示，借由化學(xué)機(jī)械研磨工藝移除層間介電層242在電阻2 上的部分(如圖6所示)，并移除在形成金屬柵極250 (圖中未標(biāo)示)時(shí)所形成任何過多的功函數(shù)金屬及導(dǎo)電材料。因此，平坦化半導(dǎo)體結(jié)構(gòu)200?；蛘撸谝粚?shí)施例中，將η-金屬的功函數(shù)金屬沉積至柵極溝槽，而后填入導(dǎo)電材料，而形成η型場效應(yīng)晶體管的柵極電極。η-金屬包括具有與η型場效應(yīng)晶體管相容功函數(shù)的金屬類導(dǎo)電材料。例如，η-金屬具有功函數(shù)約4. 2eV或小于約4. &V。在一實(shí)施例中， η-金屬包括鉈(Ta)。在另一實(shí)施例中，η-金屬包括鋁化鈦(TiAl)、氮鋁化鈦(TiAlN)、或前述的組合。在另一實(shí)施例中，η-金屬包括鉈、鋁化鈦、氮鋁化鈦、或前述的組合。η-金屬可包括不同金屬類層，例如為堆疊層，以符合裝置性能及工藝相容。P-金屬的形成可利用適當(dāng)?shù)墓に?，例如物理氣相沉積。而后，借由化學(xué)機(jī)械研磨工藝移除過多的功函數(shù)金屬及導(dǎo)電材料。在一實(shí)施例中，元件區(qū)204包括η型場效應(yīng)晶體管及ρ型場效應(yīng)晶體管(未顯示)。在此情況下，以適當(dāng)?shù)墓に噷Ζ切蛨鲂?yīng)晶體管及P型場效應(yīng)晶體管分別形成金屬柵極。例如，將元件區(qū)中虛設(shè)柵極的硅移除后，P型場效應(yīng)晶體管的金屬柵極的形成，利用沉積P-金屬層、沉積導(dǎo)電層、以及以化學(xué)機(jī)械研磨工藝移除多余的P-金屬層及導(dǎo)電層，此時(shí)η型場效應(yīng)晶體管由圖案化光致抗蝕劑層保護(hù)。而后，η型場效應(yīng)晶體管的金屬柵極的形成，是利用沉積η-金屬層、沉積導(dǎo)電層、以及以化學(xué)機(jī)械研磨工藝移除多余的η-金屬層及導(dǎo)電層。或者，當(dāng)η型場效應(yīng)晶體管由圖案化光致抗蝕劑層保護(hù)時(shí)，在ρ型場效應(yīng)晶體管沉積P-金屬層。而當(dāng)P型場效應(yīng)晶體管由圖案化光致抗蝕劑層保護(hù)時(shí)，在η型場效應(yīng)晶體管沉積η-金屬層。而后，在η型場效應(yīng)晶體管及P型場效應(yīng)晶體管均沉積導(dǎo)電層以填入柵極溝槽。在基板上進(jìn)行化學(xué)機(jī)械研磨以移除η-金屬層、ρ-金屬層、及導(dǎo)電層過量的部分，而形成η型場效應(yīng)晶體管及P型場效應(yīng)晶體管的金屬柵極。在電阻2 及任何有源裝置如η型場效應(yīng)晶體管及/或P型場效應(yīng)晶體管的形成之前、期間、及之后可進(jìn)行其他工藝步驟。例如，在半導(dǎo)體結(jié)構(gòu)200中可蝕刻接點(diǎn)洞，其中半導(dǎo)體結(jié)構(gòu)200可借由鑲嵌(damascene)或其他工藝形成內(nèi)連線層如硅化物252 (silicide)。 內(nèi)連線可包括垂直內(nèi)連線，如傳統(tǒng)上的通孔或接點(diǎn)(例如為254)，以及水平內(nèi)連線，如金屬線。接點(diǎn)2M使電流可通過多晶電阻226，如路線260所示。不同內(nèi)連線元件可利用不同導(dǎo)電材料包括銅、鎢、及硅化物。在一實(shí)施例中，利用鑲嵌工藝形成銅類多層內(nèi)連線結(jié)構(gòu) (copper related multilayer interconnection structure)。在另一實(shí)施例中，在接點(diǎn)洞中以鎢形成鎢插塞。圖8顯示電流路線260可經(jīng)過多接點(diǎn)多晶電阻裝置(multi-contact poly resistor device)，例如為當(dāng)其結(jié)構(gòu)為多接點(diǎn)電阻時(shí)的多晶電阻226。雖然未顯示，但可存在有其他的選擇及元件?？衫闷渌墓に嚥襟E形成各元件。 在一實(shí)施例中，電阻區(qū)206中可有一或多個的電阻，其在其他應(yīng)用中可適當(dāng)?shù)呐渲没蚩闪硗庾鳛槎嗑Ч枞劢z(fuse)(或非晶硅熔絲)。在另一實(shí)施例中，配置電阻為陣列(array)， 各個電阻沉積在淺溝槽隔離元件208，且相鄰無源區(qū)被有源區(qū)分開。半導(dǎo)體結(jié)構(gòu)200為集成電路的一部分，其具有多個電阻及不同的場效應(yīng)晶體管，各場效應(yīng)晶體管具有高介電常數(shù)介電質(zhì)及金屬電極的柵極堆疊。在另一實(shí)施例中，多晶硅層222可為臨場(in-situ)硼摻
ο在另一實(shí)施例中，不同時(shí)形成ρ-金屬層及η-金屬層，而先形成η-金屬層，再形成 P-金屬層。在另一實(shí)施例中，P型場效應(yīng)晶體管具有應(yīng)變(Strained)結(jié)構(gòu)以增強(qiáng)載體流動 (carrier mobility)及提升裝置性能。在另一實(shí)施例中，在ρ型場效應(yīng)晶體管的源極及漏極區(qū)形成硅鍺(SiGe)，以達(dá)到適當(dāng)?shù)膽?yīng)力效應(yīng)(stress effect) 0在一形成應(yīng)變ρ型場效應(yīng)晶體管的實(shí)施例中，在P型場效應(yīng)晶體管的源極及漏極區(qū)中的硅基板借由一或多個蝕刻步驟而形成凹陷。而后，硅鍺在凹陷區(qū)中外延成長，并在外延成長硅鍺元件中形成重?fù)诫s源極及漏極區(qū)。在另一實(shí)施例中，在形成淺摻雜源極及漏極元件后形成虛設(shè)間隙物。虛設(shè)間隙物可在形成硅鍺元件之后移除，而后在對應(yīng)的柵極堆疊的側(cè)壁上取代。在另一實(shí)施例中，η型場效應(yīng)晶體管具有應(yīng)變結(jié)構(gòu)以增強(qiáng)載體流動及提升裝置性能。在另一實(shí)施例中，在η型場效應(yīng)晶體管的源極及漏極區(qū)形成碳化硅(SiC)，以達(dá)到適當(dāng)?shù)膽?yīng)力效應(yīng)。應(yīng)變η型場效應(yīng)晶體管的形成可類似應(yīng)變P型場效應(yīng)晶體管的形成。在另一實(shí)施例中，η-金屬及ρ-金屬層各可包括其他適當(dāng)?shù)慕饘倩蚪饘俸辖稹Ｔ诹硪粚?shí)施例中， η-金屬及ρ-金屬層各具有多層結(jié)構(gòu)，以具有適當(dāng)?shù)墓瘮?shù)及降低臨界電壓。在一實(shí)施例中，高介電常數(shù)介電層220的形成可借由適當(dāng)?shù)墓に?，例如金屬有機(jī)化學(xué)氣相沉禾只(metal organic chemical vapor deposition, M0CVD)、或分子束夕卜延法(molecular beam epitzxy，MBE)。在一實(shí)施例中，高介電常數(shù)介電材料包括二氧化鉿 (HfO2)。在另一實(shí)施例中，高介電常數(shù)介電材料包括三氧化二鋁?；蛘?，高介電常數(shù)介電層包括金屬氮化物、金屬硅化物、或其他金屬氧化物。在另一實(shí)施例中，在硅基板上形成界面 9層218，例如為氧化硅，是利用熱氧化(thermal oxidation)、原子層沉積、紫外線-臭氧氧化(UV-ozoneoxidation)或其他適合的方法。在另一實(shí)施例中，覆蓋層(capping layer) 可插入高介電常數(shù)介電層及η-金屬(或ρ-金屬)層間。在另一實(shí)施例中，在將虛設(shè)多晶硅層222從柵極堆疊230中移除后，可在元件區(qū) 204的柵極堆疊230中形成高介電常數(shù)介電層。例如，界面層218可包括單一氧化硅層作為虛設(shè)氧化層，而后形成高介電常數(shù)金屬柵極(HKMG)堆疊是借由后高介電常數(shù)工藝(high k last procedure)，此時(shí)形成高介電常數(shù)介電層及金屬層以填入柵極溝槽。因此所形成的高介電常數(shù)金屬柵極堆疊也稱為完全取代柵極(complete replacement gate)。在后高介電常數(shù)工藝的更進(jìn)一步的實(shí)施例中，從柵極堆疊230移除虛設(shè)多晶硅層220及虛設(shè)氧化層218，而在元件區(qū)204中形成柵極溝槽。而后高介電常數(shù)介電層及金屬層均在柵極溝材中形成。而后利用化學(xué)機(jī)械研磨移除多余的高介電常數(shù)材料層及金屬層，且平坦化半導(dǎo)體結(jié)構(gòu)200的表面。高介電常數(shù)金屬柵極的高介電常數(shù)材料層的形成可借由其他后柵極 (gate-last)工藝(或部分取代柵極)或其他后高介電常數(shù)工藝。在另一實(shí)施例中，淺溝槽隔離元件208的形成可包括在基板202中蝕刻溝槽，溝槽以絕緣材料填入，如氧化硅、氮化硅、或氮氧化硅。填入后的溝槽可具有多層結(jié)構(gòu)，例如有氮化硅填入溝槽的熱氧化襯層(thermal oxide 1 inerlayer)。在一實(shí)施例中，淺溝槽隔離元件208的形成所利用的工藝依序可為例如為氧化墊的成長、低壓化學(xué)氣相沉積的氮化層的形成、利用光致抗蝕劑及掩模圖案化淺溝槽隔離的開口、在基板中蝕刻溝槽、視需要但可成長熱氧化溝槽襯層以改善溝槽界面、以化學(xué)氣相沉積氧化物填入溝槽、以及利用化學(xué)機(jī)械研磨以反蝕刻。各圖案化工藝可包括利用光微影工藝形成圖案化光致抗蝕劑層。光微影工藝的例子可包括旋涂光致抗蝕劑的工藝步驟、軟烤、曝光、曝光后烘烤、顯影、及硬烤。也可進(jìn)行光微影曝光工藝，或以其他方法取代，例如無掩模光微影、電子束曝光(electron-beam writing)、離子束曝光(ion-beam writing)、熱微影、及分子拓印(molecular imprint)。本發(fā)明的應(yīng)用并不限于半導(dǎo)體結(jié)構(gòu)包括場效應(yīng)晶體管(例如金屬氧化物半導(dǎo)體晶體管)及多晶硅電阻(或多晶硅熔絲)，并且可延伸至其他具有金屬柵極堆疊的集成電路。例如，半導(dǎo)體結(jié)構(gòu)可包括動態(tài)隨機(jī)存取存儲器(DRAM)單元、圖像感應(yīng)器(imaging sensor)、電容、及/或其他電子裝置(此處整體稱為電子裝置)。在另一實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括鰭式場效應(yīng)晶體管(FinFET)。本發(fā)明也可應(yīng)用于其他種類的晶體管，包括單柵極晶體管、雙柵極晶體管、及其他多柵極晶體管，并可用于多種不同的應(yīng)用，包括感應(yīng)器單元、 存儲單元、邏輯單元等。雖然本發(fā)明已以數(shù)個優(yōu)選實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種形成多晶硅電阻裝置的方法，包括提供具有一第一區(qū)及一第二區(qū)的一基板；在該基板的該第一區(qū)上形成一虛設(shè)柵極堆疊，其中該虛設(shè)柵極堆疊具有一虛設(shè)柵極厚度延伸至該基板上方；在該基板的該第二區(qū)上形成一多晶硅電阻，其中該多晶硅電阻具有一多晶硅電阻厚度延伸至該基板上方，其小于該虛設(shè)柵極堆疊厚度；在該基板的該第一區(qū)中注入一摻質(zhì)，而在該基板的該第一區(qū)中形成一源極區(qū)及一漏極區(qū)，并在該多晶硅電阻中注入該摻質(zhì)；在該基板上的該虛設(shè)柵極堆疊上及該多晶硅電阻上形成一層間介電層； 平坦化該層間介電層，因而暴露出該虛設(shè)柵極堆疊，而留下在該多晶硅電阻上的部分該層間介電層；以及以一高介電常數(shù)金屬柵極取代該虛設(shè)柵極堆疊，并在以該高介電常數(shù)金屬柵極取代該虛設(shè)柵極堆疊時(shí)，利用該多晶硅電阻上的該部分層間介電層作為一掩模保護(hù)該多晶硅電阻。
2.如權(quán)利要求1所述的形成多晶硅電阻裝置的方法，還包括在形成該多晶硅電阻前， 在該基板的該第二區(qū)上及該虛設(shè)柵極堆疊上形成一間隙物層，使得該多晶硅電阻形成在該間隙物層上。
3.如權(quán)利要求2所述的形成多晶硅電阻裝置的方法，還包括蝕刻移除部分該間隙物以留下鄰近該柵極堆疊及在該多晶硅電阻及在該基板之間的部分。
4.如權(quán)利要求1所述的形成多晶硅電阻裝置的方法，還包括在該多晶硅電阻上形成接點(diǎn)ο
5.如權(quán)利要求1所述的形成多晶硅電阻裝置的方法，其中在該第一區(qū)中的該基板中注入該摻質(zhì)，并在該多晶硅電阻中注入該摻質(zhì)的步驟為一單一注入工藝。
6.一種半導(dǎo)體裝置，包括 一基板，具有一第一區(qū)及一第二區(qū)； 一柵極堆疊，形成在該第一區(qū)中該基板上；一間隙物層，形成在該第一區(qū)中鄰近該柵極堆疊的側(cè)邊以及該第二區(qū)中該基板上； 一多晶硅電阻，形成在該第二區(qū)中該間隙物層上；一摻質(zhì)，注入于該第一區(qū)的該基板內(nèi)，而在該基板的該第一區(qū)內(nèi)形成一源極/漏極區(qū)， 該摻質(zhì)也注入于該第二區(qū)的該多晶硅電阻內(nèi)；以及一平坦化層間介電層，形成在該柵極堆疊的側(cè)邊及鄰近該多晶硅電阻的該基板上。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其中該柵極堆疊包括一高介電常數(shù)金屬柵極。
8.如權(quán)利要求6所述的半導(dǎo)體裝置，其中蝕刻移除部分該間隙物層，而留下鄰近該柵極堆疊的側(cè)邊極介于該多晶硅電阻及該基板間的部分。
9.如權(quán)利要求6所述的半導(dǎo)體裝置，還包括在該多晶硅電阻上形成的一組接點(diǎn)。
10.如權(quán)利要求6所述的半導(dǎo)體裝置，注入該基板及該多晶硅電阻的該摻質(zhì)是單一種摻質(zhì)。
全文摘要
本發(fā)明提供形成多晶硅電阻裝置的方法以及半導(dǎo)體裝置。在一實(shí)施例中，該方法包括在基板第一區(qū)形成虛設(shè)柵極堆疊，其中虛設(shè)柵極堆疊具有虛設(shè)柵極堆疊厚度。在基板第二區(qū)形成多晶硅電阻，其中多晶硅電阻具有多晶硅電阻厚度，此距離小于虛設(shè)柵極堆疊的厚度。在基板第一區(qū)中注入摻質(zhì)以形成源極/漏極區(qū)。在多晶硅電阻中注入摻質(zhì)。在虛設(shè)柵極堆疊及多晶硅電阻上形成層間介電層，使其平坦化，而暴露出虛設(shè)柵極堆疊而在多晶硅電阻上留下部分的層間介電層。以高介電常數(shù)金屬柵極取代虛設(shè)柵極堆疊，并以層間介電層作為掩模，以保護(hù)多晶硅電阻。本發(fā)明可降低制造工藝的復(fù)雜性及花費(fèi)。
文檔編號H01L21/02GK102376538SQ20111003119
公開日2012年3月14日 申請日期2011年1月25日 優(yōu)先權(quán)日2010年8月4日
發(fā)明者傅依婷, 林育賢, 黃益民 申請人:臺灣積體電路制造股份有限公司