專利名稱：一種減小半導(dǎo)體器件中交疊電容的方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種半導(dǎo)體制備技術(shù)領(lǐng)域，更確切的說，本發(fā)明涉及一種利用多晶硅柵的制備工藝中減小半導(dǎo)體器件中交疊電容的方法。
背景技術(shù)：
在半導(dǎo)體器件的制備工藝過程中，芯片是批量進(jìn)行處理的，在同一晶圓上形成大量復(fù)雜器件。隨著超大規(guī)模集成電路的迅速發(fā)展，在芯片的集成度越來越高的同時(shí)，芯片尺寸也愈來愈小，以致器件的高密度、小尺寸而導(dǎo)致的各種效應(yīng)也日益明顯。其中，寄生的交疊電容(Overlap capacitance)效應(yīng)會(huì)帶來不利的負(fù)面影響，例如會(huì)引起電路反應(yīng)速度的降低，或是降低放大器的放大系數(shù)等。因此，如何降低交疊電容是在芯片制備工藝中需要我們竭力克服的問題之一。上述問題同樣是存在于互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件的工藝處理過程中，由于源漏輕摻雜工藝中注入的離子產(chǎn)生橫向擴(kuò)散后， 橫向擴(kuò)散會(huì)導(dǎo)致其與柵極交疊形成寄生電容。例如在圖1所示的晶體管100中，源區(qū)102、漏區(qū)103形成在硅襯底上的外延層中， 柵極101通過柵氧化物層104與下方的溝道區(qū)隔離，圖中所示，輕擴(kuò)散源區(qū)102’、輕擴(kuò)散漏區(qū)103’與柵極101在橫向上有所交疊。具體而言，輕擴(kuò)散源區(qū)102’、輕擴(kuò)散漏區(qū)103’其實(shí)是進(jìn)行輕摻雜所構(gòu)成的輕摻雜漏區(qū)(LDD，Lightly Doped Drain)橫向擴(kuò)散所造成的，輕擴(kuò)散源區(qū)102’、輕擴(kuò)散漏區(qū)103’橫向擴(kuò)散至柵極101下方，以致柵極101的兩側(cè)分別與輕擴(kuò)散源區(qū)102’、輕擴(kuò)散漏區(qū)103’分別有寬度為W1J2的交疊部分，柵極101兩側(cè)的寬度為Wp W2的交疊部分就與輕擴(kuò)散源區(qū)102’、輕擴(kuò)散漏區(qū)103’形成寄生的交疊電容。而實(shí)際上，后續(xù)對(duì)源區(qū)102、漏區(qū)103所注入的離子實(shí)施熱退火也會(huì)出現(xiàn)雜質(zhì)離子擴(kuò)散至柵極101下方的情況。本發(fā)明正是基于在不過多的改變已有制程工序的前提下，通過在柵極的制備工藝步驟中，改進(jìn)多晶硅柵極的刻蝕工藝方法，來有效的改善CMOS器件的寄生的交疊電容。例如，在刻蝕多晶硅的過程中，首先進(jìn)行第一步刻蝕工藝，在厚度上部分刻蝕所述多晶硅層， 形成柵極的同時(shí)還保留有多晶硅層的殘留部分(多晶硅保留層)；再進(jìn)行第二步刻蝕工藝， 刻蝕掉殘留部分(多晶硅保留層)并形成凹陷于柵極的底部側(cè)壁的橫向凹槽。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明提供一種減小半導(dǎo)體器件中交疊電容的方法，包括以下步驟
于一半導(dǎo)體器件所包含的柵氧化物層上沉積一多晶硅層；
利用一輔助介質(zhì)層進(jìn)行光刻工藝以在所述多晶硅層上形成柵極圖案，其中，柵極圖案作為掩膜；以及
進(jìn)行第一步刻蝕工藝，在厚度上部分刻蝕所述多晶硅層，形成一上部柵極并同時(shí)形成位于柵氧化物層上所述多晶硅層的未被刻蝕掉的一多晶硅保留層；進(jìn)行第二步刻蝕工藝，刻蝕掉所述多晶硅保留層并形成位于上部柵極下方的一下部柵極，同時(shí)形成凹陷于下部柵極側(cè)壁的橫向凹槽；
其中，上部柵極和下部柵極共同構(gòu)成所述半導(dǎo)體器件的柵極。上述的方法，進(jìn)一步在半導(dǎo)體器件所包含的并位于柵氧化物層下方的阱區(qū)的表層附近進(jìn)行離子輕摻雜植入以形成輕摻雜漏、源區(qū)；以及
利用無摻雜的硅玻璃形成環(huán)繞在所述柵極側(cè)壁的側(cè)壁隔離層，之后進(jìn)行源區(qū)、漏區(qū)的離子植入。上述的方法，在形成側(cè)壁隔離層過程中，部分無摻雜的硅玻璃填充在所述橫向凹槽中并成為側(cè)壁隔離層的一部分。上述的方法，在所述半導(dǎo)體器件中，所述橫向凹槽用于減小柵極在橫向上與輕摻雜漏、源區(qū)的交疊部分，以進(jìn)一步減小柵極與輕摻雜漏、源區(qū)之間寄生的交疊電容。上述的方法，進(jìn)行第二步刻蝕工藝所形成的所述橫向凹槽的橫向深度為2納米。上述的方法，第二步刻蝕工藝?yán)酶煞涛g的過刻蝕工藝法實(shí)現(xiàn)。上述的方法，所述半導(dǎo)體器件為一互補(bǔ)金屬氧化物半導(dǎo)體CMOS器件。本領(lǐng)域的技術(shù)人員閱讀以下較佳實(shí)施例的詳細(xì)說明，并參照附圖之后，本發(fā)明的這些和其他方面的優(yōu)勢無疑將顯而易見。


參考所附附圖，以更加充分的描述本發(fā)明的實(shí)施例。然而，所附附圖僅用于說明和闡述，并不構(gòu)成對(duì)本發(fā)明范圍的限制。圖1是背景技術(shù)中金屬氧化物半導(dǎo)體器件形成交疊電容的結(jié)構(gòu)示意圖。圖2是依據(jù)本發(fā)明所提供的方法所制備的互補(bǔ)金屬氧化物半導(dǎo)體CMOS器件的柵極的結(jié)構(gòu)示意圖。圖3A-;3K是本發(fā)明制備互補(bǔ)金屬氧化物半導(dǎo)體CMOS器件的帶有橫向凹槽的柵極的方法流程示意圖。
具體實(shí)施例方式參見圖2所示，在互補(bǔ)金屬氧化物半導(dǎo)體器件200中，NMOS器件或PMOS器件形成在硅襯底上的外延層中，其中，半導(dǎo)體器件200的有源區(qū)如源區(qū)202、漏區(qū)203通過有源區(qū)周圍的淺溝槽隔離結(jié)構(gòu)(STI，Siallow trench isolation)與其他結(jié)構(gòu)進(jìn)行隔離。柵氧化物層204位于柵極201與溝道區(qū)之間，并且半導(dǎo)體器件200的柵極201的側(cè)壁上還環(huán)繞有側(cè)墻隔離層(Spacer) 206。其中，源區(qū)202、漏區(qū)203分別通過導(dǎo)電層207結(jié)構(gòu)與互連通孔 209內(nèi)部填充的金屬電性接觸，而柵極201通過導(dǎo)電層205與未示意出的互連通孔內(nèi)部填充的金屬電性接觸。導(dǎo)電層205、207可選擇先沉積鎳層再進(jìn)行快速熱合金處理而形成NiSi， 導(dǎo)電層205用于將柵極201電性導(dǎo)出，導(dǎo)電層207用于將源區(qū)202、漏區(qū)203分別電性導(dǎo)出， 互連通孔209內(nèi)部的典型填充物為鎢。圖2中，半導(dǎo)體器件200為采用65納米的CMOS工藝制備互補(bǔ)金屬氧化物半導(dǎo)體器件。其中，覆蓋CMOS器件并起到絕緣和物理保護(hù)作用的介電層208 —般采用磷硅玻璃 (PSG)，互連通孔209位于介電層208中。
針對(duì)圖2而言，在半導(dǎo)體器件200中，所包含的源區(qū)202、漏區(qū)203形成在硅襯底上的外延層中，柵極201通過柵氧化物層204與柵氧化物層204下方的溝道區(qū)進(jìn)行隔離，圖2 中所示，輕摻雜源區(qū)202’、輕摻雜漏區(qū)203’是輕摻雜工藝所構(gòu)成的輕摻雜漏區(qū)(LDD)橫向擴(kuò)散所造成的，尤其是在后續(xù)的退火步驟中容易向柵極201下方擴(kuò)散。依圖中所示，輕摻雜源區(qū)202’、輕摻雜漏區(qū)203’橫向擴(kuò)散至柵極201下方，所以柵極201的兩側(cè)分別與輕摻雜源區(qū)202’、輕摻雜漏區(qū)203’在橫向上產(chǎn)生交疊部分，柵極201兩側(cè)與輕摻雜源區(qū)202’、輕摻雜散漏區(qū)203’橫向上的交疊部分就分別與輕摻雜源區(qū)202’、輕摻雜漏區(qū)203’形成寄生的交疊電容。進(jìn)一步而言，對(duì)源區(qū)202、漏區(qū)203所注入的離子實(shí)施熱退火也會(huì)出現(xiàn)雜質(zhì)離子擴(kuò)散到柵極201下方。盡管如此，由于柵極201的兩側(cè)分別形成有凹陷于柵極201的底部側(cè)壁的橫向凹槽210a、210b，所以，橫向凹槽210a、210b減小了柵極201在橫向上與輕摻雜源區(qū)202’、輕摻雜漏區(qū)203’的交疊部分，以進(jìn)一步減小柵極201與輕摻雜源區(qū)202’、輕摻雜漏區(qū)203’之間寄生的交疊電容。如此，為了獲得圖2所示的器件結(jié)構(gòu)，圖3A-;3K展示了在圖2的半導(dǎo)體器件的柵極 201上形成凹陷于柵極201的底部側(cè)壁的橫向凹槽210a、210b的制備流程。圖3A中，在硅片襯底(根據(jù)需要選擇P型或N型》01上生長有外延層302，并在外延層302中形成有阱區(qū) (根據(jù)需要選擇P型或N型X303，在阱區(qū)303與其他未示出的阱區(qū)的接觸面附近形成有淺溝槽隔離結(jié)構(gòu)STI，在阱區(qū)303中形成有起摻雜物調(diào)節(jié)作用的摻雜層304，在摻雜層304上方覆蓋有柵氧化物層305。起始，進(jìn)一步在柵氧化物物層305、淺溝槽隔離結(jié)構(gòu)上方沉積一層為制作多晶硅柵的多晶硅層306。如圖:3B所示，為了對(duì)多晶硅層306進(jìn)行刻蝕，還在多晶硅層306上方覆蓋有一層輔助介質(zhì)層，如光刻膠307。在圖!3B-3C所示流程中，光刻膠307進(jìn)行曝光顯影之后，僅僅保留柵極圖案307’部分，柵極圖案307’源于進(jìn)行光刻工藝后光刻膠 307予以保留的部分。其中，在多晶硅層306上形成柵極圖案307’后，利用柵極圖案307’ 作為掩膜對(duì)多晶硅層306進(jìn)行刻蝕。如圖3D所示，作為掩膜的柵極圖案307’的作用在于僅保留位于柵氧化物層305 上方的作為多晶硅柵的部分多晶硅。具體而言，先進(jìn)行第一步刻蝕工藝，在厚度上部分刻蝕多晶硅層306，也即第一步刻蝕并不將多晶硅306的完全刻蝕掉，僅僅是在厚度(或高度)上部分刻蝕多晶硅層306并保留一部分殘留層。為了便于理解，如圖3D，例如，柵氧化物層305 與柵極圖案307’間的多晶硅306的厚度原本為D，第一步刻蝕工藝中在厚度上部分刻蝕多晶硅層306之后，僅僅是蝕掉厚度為H的多晶硅，并最終形成半導(dǎo)體器件的上部柵極306a， 同時(shí)形成位于柵氧化物層305上多晶硅層306的未被刻蝕掉的一多晶硅保留層306b，圖3D 中多晶硅保留層306b即是第一步刻蝕工藝后多晶硅層306未完全刻蝕掉而有意殘留的部分多晶硅。如圖3E所示，經(jīng)過上述步驟后，再進(jìn)行第二步刻蝕工藝，柵極圖案307’仍然是作為掩膜，對(duì)多晶硅保留層306b進(jìn)行刻蝕并形成位于上部柵極306a下方的下部柵極306c， 下部柵極306c其實(shí)是多晶硅保留層306b被掩膜覆蓋而未被刻蝕掉的一部分。由于第二步刻蝕工藝?yán)酶煞涛g的過刻蝕工藝法實(shí)現(xiàn)，則第二步刻蝕工藝中下部柵極306c的側(cè)壁被刻蝕出凹陷于其側(cè)壁的橫向凹槽308a、308b，過刻蝕工藝采用不同于第一步刻蝕工藝的多晶硅/ 二氧化硅的選擇比。例如在過刻蝕工藝中，刻蝕工藝條件經(jīng)過優(yōu)化并且加長刻蝕時(shí)間，一種實(shí)施方式中，采用700W至900W的刻蝕功率，70V至100V的低偏壓，60mt至90mt的高腔室壓力，150SCCm至200sCCm的大流量的HBr氣體，并且為了更靈活的調(diào)節(jié)聚合物的多少，本實(shí)施例還通入了 7sccm至IOsccm的高氧氣流量，以及1 至40s的過刻蝕時(shí)間。 在一個(gè)優(yōu)選實(shí)施方式中，采用800W的刻蝕功率，80V的低偏壓80mt的高腔室壓力，200sCCm 的大流量的HBr氣體，Ssccm的高氧氣流量，以及20s的過刻蝕時(shí)間，以及其他現(xiàn)有技術(shù)中刻蝕工藝所必要的工藝控制手段，之后，獲得所述的橫向凹槽308a、308b的橫向深度約為2 納米，最后移除作為掩膜的柵極圖案307’，其中，上部柵極306a和下部柵極306c共同構(gòu)成一種半導(dǎo)體器件(類似圖2中半導(dǎo)體器件200)的柵極320。值得一提的是，橫向凹槽308a、 308b的橫向深度依據(jù)過刻蝕的控制條件可以進(jìn)行調(diào)節(jié)，所述約為2納米的深度(或是其他刻意選取的深度)只是在上述刻蝕條件下的一種選取的優(yōu)選實(shí)施方式，刻蝕條件的改變，其深度隨之發(fā)生變化。因此，盡管為了解釋說明，但是本領(lǐng)域的任何技術(shù)人員都應(yīng)該理解基于刻蝕細(xì)節(jié)的多種變化和修正都屬本發(fā)明的范圍。所以，本發(fā)明的典型實(shí)施例的提出或具體數(shù)據(jù)的披露，對(duì)于請(qǐng)求保護(hù)的發(fā)明沒有任何一般性的損失，而且不附加任何限制。如圖3F所示，完成橫向凹槽308a、308b的橫向刻蝕后，在阱區(qū)303中進(jìn)行LDD (Lightly Doped Drain)離子注入工藝，如在柵氧化物層305下方的阱區(qū)303的表層附近進(jìn)行離子輕摻雜植入，形成圖3F中植入在摻雜層304中的輕摻雜漏區(qū)309b、源區(qū)309a。然后沉積一層無摻雜的硅玻璃(USG，und0ped silicon glass)310覆蓋柵氧化物層305、柵極 320及淺溝槽隔離結(jié)構(gòu)STI，無摻雜的硅玻璃310通常是O3與正硅酸乙酯TEOS在化學(xué)氣相沉積工藝下生成的沒有摻雜的二氧化硅，如圖3G所示。之后，再如圖:3H所示，回刻蝕所述無摻雜的硅玻璃310，形成側(cè)壁隔離層(SpaCer)310’，在圖3G-圖3H形成側(cè)壁隔離層310’ 過程中，部分無摻雜的硅玻璃填充在橫向凹槽308a、308b中并成為側(cè)壁隔離層310’的一部分?？梢?，橫向凹槽308a、308b減小了柵極320在橫向上與輕摻雜漏區(qū)309b、源區(qū)309a的交疊部分，從而減小柵極320與輕摻雜漏區(qū)309b、源區(qū)309a之間寄生的交疊電容(Overlap capacitance)，這個(gè)有益的結(jié)果正是我們所期望的。簡言之，在柵極320中，上部柵極306a 是第一步刻蝕工藝中刻蝕多晶硅層306所形成的，其高度或厚度與刻蝕掉的厚度為H的多晶硅相同；下部柵極306b是第二步刻蝕工藝中刻蝕多晶硅保留層306b所形成的，下部柵極 306c與多晶硅保留層306b的厚度相同(即為厚度D減去厚度H)。參見圖31- 所示，完成上述步驟后，執(zhí)行源區(qū)311a、漏區(qū)311b的離子植入，并進(jìn)行快速熱退火工藝，源區(qū)31 la、漏區(qū)311b直接接觸輕摻雜漏區(qū)309b、源區(qū)309a。之后刻蝕柵氧化物層305，如圖3J中，僅保留圖中示出的柵氧化物層305’部分，柵氧化物層305’隔離柵極320與溝道區(qū)。參見圖I，再沉積一層金屬層如鎳覆蓋并接觸源區(qū)311a、漏區(qū)311b以及柵極320，然后進(jìn)行快速熱合金工藝(Rapid thermal alloy)，以產(chǎn)生分別接觸柵極320、 源區(qū)31 la、漏區(qū)31 Ib的鎳硅化物的導(dǎo)電層311，導(dǎo)電層311分別將柵極320、源區(qū)31 la、漏區(qū) 311b電性導(dǎo)出。一種實(shí)施方式中，P型外延層302生長在P型襯底301上，P型阱區(qū)303形成在P型外延層302中，摻雜層304注入在P型阱區(qū)303中，N型LDD的輕摻雜漏區(qū)309b、 源區(qū)309a形成在摻雜層304中，并位于阱區(qū)303的表層附近，最終獲得的器件結(jié)構(gòu)與圖2 中的半導(dǎo)體器件并無差異。通過說明和附圖，給出了具體實(shí)施方式
的特定結(jié)構(gòu)的典型實(shí)施例，例如，本案是以 CMOS器件進(jìn)行闡述，基于本發(fā)明精神，芯片還可作其他類型的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實(shí)施例，然而，這些內(nèi)容并不作為局限。
對(duì)于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。 因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價(jià)的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。
權(quán)利要求
1.一種減小半導(dǎo)體器件中交疊電容的方法，其特征在于，包括以下步驟于一半導(dǎo)體器件所包含的柵氧化物層上沉積一多晶硅層；利用一輔助介質(zhì)層進(jìn)行光刻工藝以在所述多晶硅層上形成柵極圖案，其中，柵極圖案作為掩膜；以及進(jìn)行第一步刻蝕工藝，在厚度上部分刻蝕所述多晶硅層，形成一上部柵極并同時(shí)形成位于柵氧化物層上所述多晶硅層的未被刻蝕掉的一多晶硅保留層；進(jìn)行第二步刻蝕工藝，刻蝕掉所述多晶硅保留層并形成位于上部柵極下方的一下部柵極，同時(shí)形成凹陷于下部柵極側(cè)壁的橫向凹槽；其中，上部柵極和下部柵極共同構(gòu)成所述半導(dǎo)體器件的柵極。
2.如權(quán)利要求1所述的方法，其特征在于，進(jìn)一步在半導(dǎo)體器件所包含的并位于柵氧化物層下方的阱區(qū)的表層附近進(jìn)行離子輕摻雜植入以形成輕摻雜漏、源區(qū)；以及利用無摻雜的硅玻璃形成環(huán)繞在所述柵極側(cè)壁的側(cè)壁隔離層，之后進(jìn)行源區(qū)、漏區(qū)的離子植入。
3.如權(quán)利要求2所述的方法，其特征在于，在形成側(cè)壁隔離層過程中，部分無摻雜的硅玻璃填充在所述橫向凹槽中并成為側(cè)壁隔離層的一部分。
4.如權(quán)利要求2所述的方法，其特征在于，在所述半導(dǎo)體器件中，所述橫向凹槽用于減小柵極在橫向上與輕摻雜漏、源區(qū)的交疊部分，以進(jìn)一步減小柵極與輕摻雜漏、源區(qū)之間寄生的交疊電容。
5.如權(quán)利要求1所述的方法，其特征在于，進(jìn)行第二步刻蝕工藝所形成的所述橫向凹槽的橫向深度為2納米。
6.如權(quán)利要求1所述的方法，其特征在于，第二步刻蝕工藝?yán)酶煞涛g的過刻蝕工藝法實(shí)現(xiàn)。
7.如權(quán)利要求1所述的方法，其特征在于，所述半導(dǎo)體器件為一互補(bǔ)金屬氧化物半導(dǎo)體CMOS器件。
全文摘要
本發(fā)明一般涉及一種半導(dǎo)體制備技術(shù)領(lǐng)域，更確切的說，本發(fā)明涉及一種利用多晶硅柵的制備工藝中減小半導(dǎo)體器件中交疊電容的方法。本發(fā)明基于在不過多的改變已有制程工序的前提下，通過在柵極的制備工藝步驟中，改進(jìn)多晶硅柵極的刻蝕工藝方法，來有效的改善CMOS器件的寄生的交疊電容。先進(jìn)行第一步刻蝕工藝，在厚度上部分刻蝕所述多晶硅層，形成柵極的同時(shí)還保留有多晶硅層的殘留部分；再進(jìn)行第二步刻蝕工藝，刻蝕掉殘留部分并形成凹陷于柵極的底部側(cè)壁的橫向凹槽，并且該橫向凹槽有助于改善CMOS器件的寄生交疊電容。
文檔編號(hào)H01L21/8238GK102420115SQ201110078449
公開日2012年4月18日 申請(qǐng)日期2011年3月30日 優(yōu)先權(quán)日2011年3月30日
發(fā)明者俞柳江, 李全波 申請(qǐng)人:上海華力微電子有限公司