專利名稱：半導體器件及其制造方法
技術領域：
本申請根據2010年6月15日所申請的日本專利申請第2010-136470號。在本說明書中，參照引用上述申請的說明書、權利要求書、附圖整體。本發(fā)明涉及一種半導體器件及其制造方法。
背景技術：
半導體集成電路中，尤以使用MOS (Metal Oxide Semiconductor，金屬氧化物半導體)晶體管的集成電路已朝高集成化邁進。例如，在集成電路中所使用的MOS晶體管，其微細化已進展至納米(nano)領域。MOS晶體管隨著微細化的進展，泄漏電流的抑制益顯困難。 因此，難以進行更進一步的微細化。為了解決此種問題，提出一種將源極、柵極、漏極相對于襯底呈垂直方向配置，由柵極包圍柱狀半導體層的構造的環(huán)繞式柵極晶體管(Surrounding Gate Transistor(SGT))ο在SGT中，為了實現省電力化，希望將源極、柵極、漏極予以低電阻化。尤其，在柵極電極的低電阻化方面，希望在柵極電極使用金屬。然而，由于金屬會造成制造器件的污染，甚至造成通過該制造器件所制造的半導體器件的污染，故不優(yōu)選。因此，形成金屬柵極電極之后的步驟，經常需要抑制此種金屬污染的特別步驟。專利文獻1揭示一種某種程度滿足以上各條件的SGT的制造方法。專利文獻1 日本國際公開第2009-110049號。

發(fā)明內容
(發(fā)明所欲解決的問題)然而，在專利文獻1中，對于金屬造成半導體制造器件及半導體器件的污染所作的防護并不完備。例如，在專利文獻1中，柵極電極使用CMP(Chemical Mechanical Polishing，化學機械研磨)將柵極材料金屬予以平坦化，且通過蝕刻而形成。此時，柵極材料金屬不會被其他素材所覆蓋而呈露出。此外，同樣地，即使在將氮化膜硬掩模(hard mask)及氮化膜邊壁(sidewall)進行干蝕刻的步驟中，柵極材料金屬也呈露出。因此，在 SGT的制造過程中，CMP裝置、柵極蝕刻裝置、氮化膜干蝕刻裝置會有遭受金屬污染之虞。由此，通過此種金屬裝置所制造的半導體器件即有遭受金屬污染的可能性。此外，在專利文獻1中，于通過蝕刻而形成金屬半導體化合物時，柵極材料金屬呈露出。因此，柵極材料金屬即必須為在使用于形成金屬半導體化合物時的藥液中不會被蝕刻的材料，例如為鎢等。此外，以其他問題而言，也有與MOS晶體管相同，隨著SGT的微細化，會在多層配線間產生寄生電容，且由于此而使得SGT的動作速度降低的問題。因此，為了解決上述問題，本發(fā)明的目的在提供一種既具有良好特性，又具有抑制半導體工藝中對于半導體制造裝置與半導體器件所造成的金屬污染的構造的半導體器件及其制造方法。
(解決問題的手段)本發(fā)明的第1實施方式的半導體器件具備第1平面狀半導體層；第1柱狀半導體層，形成于所述第1平面狀半導體層上；第1高濃度半導體層，形成于所述第1柱狀半導體層的下部區(qū)域與所述第1平面狀半導體層；第2高濃度半導體層，與所述第1高濃度半導體層相同導電型，形成于所述第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側壁；第1金屬膜，以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上；第1半導體膜，以包圍所述第1金屬膜的方式形成于所述第1金屬膜上；第1柵極電極，由所述第1金屬膜與所述第1半導體膜所構成；第1絕緣膜，形成于所述第1柵極電極與所述第1平面狀半導體層之間；第2絕緣膜，與所述第1柵極電極的上面及所述第1柱狀半導體層的上部側壁相接，且以包圍所述第1柱狀半導體層的上部區(qū)域的方式形成為邊壁(sidewall)狀；第3絕緣膜，與所述第1柵極電極及所述第1絕緣膜的側壁相接，且以包圍所述第 1柵極電極與所述第1絕緣膜的方式形成為邊壁狀；第1接觸部(contact)，形成于所述第1柱狀半導體層上；第2接觸部，形成于所述第1平面狀半導體層上；及第3接觸部，形成于所述第1柵極電極上；所述第1柵極絕緣膜與所述第1金屬膜由所述第1柱狀半導體層、所述第1半導體膜、所述第1絕緣膜及所述第2絕緣膜所覆蓋。此時，優(yōu)選為所述第2絕緣膜的厚度以比所述第1柵極絕緣膜的厚度與所述第1 金屬膜的厚度的總和還厚。此時，優(yōu)選為具有形成于所述第1高濃度半導體層的上部表面的第1金屬半導體化合物。此時，優(yōu)選為從所述第1柱狀半導體層的中心至所述第1平面狀半導體層的端的長度，以比從所述第1柱狀半導體層的中心至側壁的長度、所述第1柵極絕緣膜的厚度、所述第1柵極電極的厚度及所述第3絕緣膜的厚度的總和還大。此時，也可具有形成于所述第1柵極電極上面的第3金屬半導體化合物。此時，也可具有形成于所述第2高濃度半導體層的上面的第2金屬半導體化合物。本發(fā)明的第2實施方式的半導體器件，具備第1晶體管與第2晶體管；所述第1晶體管具備第1平面狀半導體層；第1柱狀半導體層，形成于所述第1平面狀半導體層上；第2導電型第1高濃度半導體層，形成于所述第1柱狀半導體層的下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；第2導電型第2高濃度半導體層，形成于所述第1柱狀半導體層的上部區(qū)域；
第1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側壁；第1金屬膜，以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上；第1半導體膜，以包圍所述第1金屬膜的方式形成于所述第1金屬膜上；第1柵極電極，由所述第1金屬膜與所述第1半導體膜所構成；第1絕緣膜，形成于所述第1柵極電極與所述第1平面狀半導體層之間；第2絕緣膜，與所述第1柵極電極的上面及所述第1柱狀半導體層的上部側壁相接，且以包圍所述第1柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第3絕緣膜，與所述第1柵極電極及所述第1絕緣膜的側壁相接，且以包圍所述第 1柵極電極與所述第1絕緣膜的方式形成為邊壁狀；第1金屬半導體化合物，形成于第1高濃度半導體層中形成于所述第1柱狀半導體層下的區(qū)域的部分的上部表面；第3金屬半導體化合物，形成于所述第1柵極電極上面；及第2金屬半導體化合物，形成于所述第2高濃度半導體層的上面；所述第2晶體管具備第2平面狀半導體層；第2柱狀半導體層，形成于所述第2平面狀半導體層上；第1導電型第3高濃度半導體層，形成于所述第2柱狀半導體層的下部區(qū)域與所述第2平面狀半導體層的所述第2柱狀半導體層下的區(qū)域；第1導電型第4高濃度半導體層，形成于所述第2柱狀半導體層的上部區(qū)域；第2柵極絕緣膜，以包圍所述第2柱狀半導體層的方式形成于所述第3高濃度半導體層與所述第4高濃度半導體層之間的所述第2柱狀半導體層的側壁；第2金屬膜，以包圍所述第2柵極絕緣膜的方式形成于所述第2柵極絕緣膜上；第2半導體膜，以包圍所述第2金屬膜的方式形成于所述第2金屬膜上；第2柵極電極，由所述第2金屬膜與所述第2半導體膜所構成；第4絕緣膜，形成于所述第2柵極電極與所述第2平面狀半導體層之間；第5絕緣膜，與所述第2柵極電極的上面及所述第2柱狀半導體層的上部側壁相接，且以包圍所述第2柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第6絕緣膜，與所述第2柵極電極及所述第4絕緣膜的側壁相接，且以包圍所述第 2柵極電極與所述第4絕緣膜的方式形成為邊壁狀；第4金屬半導體化合物，形成于所述第3高濃度半導體層中的形成于所述第2柱狀半導體層下的區(qū)域的部分的上部表面；第5金屬半導體化合物，形成于所述第2柵極電極上面；及第6金屬半導體化合物，形成于所述第4高濃度半導體層的上面；所述第1柵極絕緣膜與所述第1金屬膜由第1柱狀半導體層、第1半導體膜、第1 絕緣膜及第2絕緣膜所覆蓋；所述第2柵極絕緣膜與第2金屬膜由所述第2柱狀半導體層、所述第2半導體膜、 所述第4絕緣膜及所述第5絕緣膜所覆蓋。此時，優(yōu)選為所述第1柵極絕緣膜與所述第1金屬膜由以所述第1晶體管為增強(enhancement)型的材料所形成；所述第2柵極絕緣膜與所述第2金屬膜由以所述第2晶體管為增強型的材料所形成。此時，優(yōu)選為所述第2絕緣膜的厚度以比所述第1柵極絕緣膜的厚度與所述第1 金屬膜的厚度的總和還厚。此時，從所述第1柱狀半導體層的中心至所述第1平面狀半導體層的端的長度，也可較從所述第1柱狀半導體層的中心至側壁的長度、所述第1柵極絕緣膜的厚度、所述第1 柵極電極的厚度及所述第3絕緣膜的厚度的總和還大。此時可構成為，第1導電型為η+型；第2導電型為ρ+型；所述第1與第2柱狀半導體層、及所述第1與第2平面狀半導體層由硅所形成。本發(fā)明的第3實施方式的半導體器件的制造方法，用以制造本發(fā)明的半導體器件，該制造方法包括以下步驟準備第1構造體的步驟，該第1構造體具備第1平面狀半導體層；所述第1柱狀半導體層，形成于所述第1平面狀半導體層上；硬掩模，形成于所述第1柱狀半導體層上面； 所述第1高濃度半導體層，形成于所述第1柱狀半導體層下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；及第1絕緣膜，形成于所述第1平面狀半導體層上；在所述第1構造體上，依序形成第7絕緣膜、第3金屬膜及第3半導體膜的步驟；將所述第3半導體膜予以蝕刻而使所述第3半導體膜殘存于所述第1柱狀半導體層的側壁成邊壁狀的步驟；將所述第3金屬膜予以蝕刻而使所述第3金屬膜殘存于所述第1柱狀半導體層的側壁成邊壁狀的步驟；第7絕緣膜蝕刻步驟，將所述第7絕緣膜予以蝕刻而使所述第7絕緣膜殘存于所述第1柱狀半導體層的側壁成邊壁狀；及第4半導體膜形成步驟，在所述第7絕緣膜蝕刻步驟的結果物上形成第4半導體膜。此時，本發(fā)明的半導體器件的制造方法可包括以下步驟在所述第4半導體膜形成步驟的結果物中，將所述第4半導體膜與所述第3半導體膜予以平坦化，且進行回蝕以使所述第1金屬膜的上部區(qū)域露出的步驟；第1金屬膜及第1柵極絕緣膜形成步驟，將所述第3金屬膜與所述第7絕緣膜予以蝕刻以使所述第1柱狀半導體層的上部側壁露出，而形成所述第1金屬膜、所述第1柵極絕緣膜；及在所述第1金屬膜及第1柵極絕緣膜形成步驟的結果物上形成第1氧化膜的步
馬聚ο本發(fā)明的第4實施方式的半導體器件的制造方法，用以制造本發(fā)明的半導體器件，該制造方法包括以下步驟準備第2構造體的步驟，該第2構造體具備第1平面狀半導體層；所述第1柱狀半導體層，形成于所述第1平面狀半導體層上；所述第1高濃度半導體層，形成于所述第1柱狀半導體層下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；第 1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1柱狀半導體層中間區(qū)域的側壁；第1金屬膜，以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上； 第1半導體膜，以包圍所述第1金屬膜的方式形成于所述第1金屬膜上；第1柵極電極，由所述第1金屬膜與所述第1半導體膜所構成；及第1絕緣膜，形成于所述第1柵極電極與所述第1平面狀半導體層之間；及在所述第2構造體上的所述第1柱狀半導體層的上部區(qū)域，在以相對于襯底呈垂直的線為0度時以10度至60度的角度植入雜質，而形成與所述第1高濃度半導體層相同導電型的第2高濃度半導體層的步驟。本發(fā)明的第5實施方式的半導體器件的制造方法，用以制造本發(fā)明的半導體器件，該制造方法包括以下步驟準備第3構造體的步驟，該第3構造體具備第1平面狀半導體層；所述第1柱狀半導體層，形成于所述第1平面狀半導體層上；所述第1高濃度半導體層，形成于所述第1 柱狀半導體層下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；第 2高濃度半導體層，與所述第1高濃度半導體層相同導電型，且形成于所述第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側壁；第1金屬膜， 以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上；第1半導體膜，以包圍所述第1金屬膜的方式形成于所述第1金屬膜上；第1柵極電極，由所述第1金屬膜與所述第 1半導體膜所構成；及第1絕緣膜，形成于所述第1柵極電極與所述第1平面狀半導體層之間；在所述第3構造體上形成第8絕緣膜的步驟；及將所述第8絕緣膜予以蝕刻以使所述第8絕緣膜殘存于所述第1柵極電極的上面及所述第1柱狀半導體層的上部側壁成邊壁狀而形成第2絕緣膜的步驟。本發(fā)明的第6實施方式的半導體器件的制造方法，用以制造本發(fā)明的半導體器件，該制造方法包括以下步驟準備第4構造體的步驟，該第4構造體具備第1平面狀半導體層；所述第1柱狀半導體層，形成于所述第1平面狀半導體層上；所述第1高濃度半導體層，形成于所述第1 柱狀半導體層下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；第 2高濃度半導體層，與所述第1高濃度半導體層相同導電型，且形成于所述第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側壁；第1金屬膜，以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上；第1半導體膜，以包圍所述第1金屬膜的方式形成于所述第1金屬膜上；第1柵極電極，由所述第1金屬膜與所述第1半導體膜所構成；第1絕緣膜，形成于所述第1柵極電極與所述第1平面狀半導體層之間；第2絕緣膜，與所述第1柵極電極的上面及所述第1柱狀半導體層的上部側壁相接， 且以包圍所述第1柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第3絕緣膜，與所述第1 柵極電極與所述第1絕緣膜的側壁相接，且以包圍所述第1柵極電極與所述第1絕緣膜的方式形成為邊壁狀；及所述第1柵極配線，連接于所述第1柵極電極；
接觸部阻擋層(stopper)形成步驟，在上述第4構造體上形成接觸部阻擋層；以埋入所述接觸部阻擋層形成步驟的結果物的方式形成層間絕緣膜的步驟；除了所述第1柱狀半導體層的上方以外，在所述層間絕緣膜上形成第1阻劑 (resist)的步驟；將所述層間絕緣膜予以蝕刻而在所述層間絕緣膜形成第1接觸孔的步驟；第1阻劑去除步驟，將所述第1阻劑予以去除；除了所述第1平面狀半導體層的上方與所述第1柵極配線的上方以外，在所述第 1阻劑去除步驟的結果物上形成第2阻劑的步驟；將所述層間絕緣膜予以蝕刻，而在所述層間絕緣膜形成所述第1平面狀半導體層上的第2接觸孔、與所述第1柵極配線上的第3接觸孔的步驟；將所述第2阻劑予以去除的步驟；在所述第1接觸孔、所述第2接觸孔與所述第3接觸孔，分別形成配置于所述第1 柱狀半導體層上的第ι接觸部、配置于所述第1平面狀半導體層上的第2接觸部及配置于所述第1柵極配線上的第3接觸部。(發(fā)明效果)本發(fā)明具備第1平面狀半導體層；第1柱狀半導體層，形成于第1平面狀半導體層上；第1高濃度半導體層，形成于第1柱狀半導體層的下部區(qū)域與第1平面狀半導體層；第2高濃度半導體層，與第1高濃度半導體層相同導電型，且形成于第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍第1柱狀半導體層的方式形成于第1高濃度半導體層與第2高濃度半導體層之間的第1柱狀半導體層的側壁；第1金屬膜，以包圍第1柵極絕緣膜的方式形成于第1柵極絕緣膜上；第1半導體膜，以包圍第1金屬膜的方式形成于第1金屬膜上；第1柵極電極，由第1金屬膜與第1半導體膜所構成；第1絕緣膜，形成于第1柵極電極與第1平面狀半導體層之間；第2絕緣膜，與第1柵極電極的上面及第1柱狀半導體層的上部側壁相接，且以包圍第1柱狀半導體層的上部區(qū)域的方式形成為邊壁(Sidewall)狀；第3絕緣膜，與第1柵極電極及第1絕緣膜的側壁相接，且以包圍第1柵極電極與第1絕緣膜的方式形成為邊壁狀；第1柵極配線，連接于第1柵極電極；第1接觸部(contact)，形成于第1柱狀半導體層上；第2接觸部，形成于第1平面狀半導體層上；及第3接觸部，形成于第1柵極配線上；第1柵極絕緣膜與第1金屬膜由第1柱狀半導體層、第1半導體膜、第1絕緣膜及第2絕緣膜所覆蓋；通過上述特征，本發(fā)明提供一種在柵極電極使用金屬且抑制金屬污染，并進行柵極、源極、漏極的低電阻化，且降低寄生電容的SGT構造。第1柵極絕緣膜與第1金屬膜由第1柱狀半導體層、第1半導體膜、第1絕緣膜及第2絕緣膜所覆蓋。于形成金屬半導體化合物時，當金屬膜露出，在形成金屬半導體化合物時，金屬膜會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。然而，在本發(fā)明的構造中，由于第 1柵極絕緣膜與第1金屬膜被第1柱狀半導體層、第1半導體膜、第1絕緣膜及第2絕緣膜所覆蓋，因此于形成金屬與半導體的化合物時，第1金屬膜不會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。借此，即可在第1高濃度半導體層、第1柵極電極及第2高濃度半導體層形成金屬半導體化合物，且通過于柵極電極使用金屬，可抑制溝道(channel) 區(qū)域的耗盡化(cbpletion)，而且可使柵極電極為低電阻化，且通過金屬與硅的化合物，可使柵極、源極、漏極為低電阻化。此外，通過第1絕緣膜，可降低柵極電極與平面狀半導體層之間的寄生電容。此外，第1柵極絕緣膜與第1金屬膜僅形成于第1柱狀半導體層周圍，且第1金屬膜由多晶硅等的半導體膜所覆蓋，因此于形成柵極時使用CMP裝置將半導體膜予以平坦化，故可抑制CMP裝置的金屬污染。此外，第1柵極絕緣膜與第1金屬膜僅形成于第1柱狀半導體層周圍，且第1金屬膜由多晶硅等的半導體膜所覆蓋，因此于柵極蝕刻時，會蝕刻半導體膜，而可抑制柵極蝕刻裝置的金屬污染。此外，第1柵極絕緣膜與第1金屬膜僅形成于第1柱狀半導體層周圍，且第1金屬膜由多晶硅等的半導體膜所覆蓋，因此將氮化膜硬掩模及氮化膜邊壁進行濕蝕刻時，可抑制氮化膜濕蝕刻裝置的金屬污染。此外，在本發(fā)明中構成為，第2絕緣膜的厚度比第1柵極絕緣膜的厚度與第1金屬膜的厚度的總和還厚。通過以上構成，第1柵極絕緣膜與第1金屬膜由第1柱狀半導體層、第1半導體膜、 第1絕緣膜及第2絕緣膜所覆蓋，因此于形成金屬半導體化合物時，第1金屬膜不會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。借此，不需特別的追加步驟，即可在第1高濃度半導體層、第1柵極電極及第2高濃度半導體層形成金屬半導體化合物。此時，通過形成于第1高濃度半導體層的上部表面的第1金屬半導體化合物，可使第1高濃度半導體層低電阻化。此時，構成為從第1柱狀半導體層的中心至第1平面狀半導體層的端的長度，比從第1柱狀半導體層的中心至側壁的長度、第1柵極絕緣膜的厚度、第1柵極電極的厚度及第3絕緣膜的厚度的總和還大。通過上述構成，可在形成于第1平面狀半導體層的第1高濃度半導體層形成第1 金屬半導體化合物，且可使第1高濃度半導體層低電阻化。此時，通過形成于第1柵極電極上面的第3金屬半導體化合物，可使第1柵極電極低電阻化。此時，通過形成于第2高濃度半導體層的上面的第2金屬半導體化合物，可使第2 高濃度半導體層低電阻化。本發(fā)明的第2實施方式的半導體器件，具備第1晶體管與第2晶體管；
第1晶體管具備第1平面狀半導體層；第1柱狀半導體層，形成于第1平面狀半導體層上；第2導電型第1高濃度半導體層，形成于第1柱狀半導體層的下部區(qū)域與第1平面狀半導體層的第1柱狀半導體層下的區(qū)域；第2導電型第2高濃度半導體層，形成于第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍第1柱狀半導體層的方式形成于第1高濃度半導體層與第2高濃度半導體層之間的第1柱狀半導體層的側壁；第1金屬膜，以包圍第1柵極絕緣膜的方式形成于第1柵極絕緣膜上；第1半導體膜，以包圍第1金屬膜的方式形成于第1金屬膜上；第1柵極電極，由第1金屬膜與第1半導體膜所構成；第1絕緣膜，形成于第1柵極電極與第1平面狀半導體層之間；第2絕緣膜，與第1柵極電極的上面及第1柱狀半導體層的上部側壁相接，且以包圍第1柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第3絕緣膜，與第1柵極電極及第1絕緣膜的側壁相接，且以包圍第1柵極電極與第1絕緣膜的方式形成為邊壁狀；第1金屬半導體化合物，形成于第1高濃度半導體層中的形成于第1柱狀半導體層下的區(qū)域的部分的上部表面；第3金屬半導體化合物，形成于第1柵極電極上面；及第2金屬半導體化合物，形成于第2高濃度半導體層的上面；所述第2晶體管具備第2平面狀半導體層；第2柱狀半導體層，形成于第2平面狀半導體層上；第1導電型第3高濃度半導體層，形成于第2柱狀半導體層的下部區(qū)域與第2平面狀半導體層的第2柱狀半導體層下的區(qū)域；第1導電型第4高濃度半導體層，形成于第2柱狀半導體層的上部區(qū)域；第2柵極絕緣膜，以包圍第2柱狀半導體層的方式形成于第3高濃度半導體層與第4高濃度半導體層之間的第2柱狀半導體層的側壁；第2金屬膜，以包圍第2柵極絕緣膜的方式形成于第2柵極絕緣膜上；第2半導體膜，以包圍第2金屬膜的方式形成于第2金屬膜上；第2柵極電極，由第2金屬膜與第2半導體膜所構成；第4絕緣膜，形成于第2柵極電極與第2平面狀半導體層之間；第5絕緣膜，與第2柵極電極的上面及第2柱狀半導體層的上部側壁相接，且以包圍第2柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第6絕緣膜，與第2柵極電極及第4絕緣膜的側壁相接，且以包圍第2柵極電極與第4絕緣膜的方式形成為邊壁狀；第4金屬半導體化合物，形成于第3高濃度半導體層中的形成于第2柱狀半導體層下的區(qū)域的部分的上部表面；第5金屬半導體化合物，形成于第2柵極電極上面；及
第6金屬半導體化合物，形成于第4高濃度半導體層的上面；第1柵極絕緣膜與第1金屬膜由第1柱狀半導體層、第1半導體膜、第1絕緣膜及第2絕緣膜所覆蓋；第2柵極絕緣膜與第2金屬膜由第2柱狀半導體層、第2半導體膜、第4絕緣膜及第5絕緣膜所覆蓋。通過上述構成，本發(fā)明提供一種在柵極電極使用金屬而且抑制金屬污染，并進行柵極、源極、漏極的低電阻化，且降低寄生電容的SGT構造。第1柵極絕緣膜與第1金屬膜由第1柱狀半導體層、第1半導體膜、第1絕緣膜及第2絕緣膜所覆蓋。于形成金屬半導體化合物時，當金屬膜露出，在形成金屬半導體化合物時，金屬膜會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。然而，在本發(fā)明的構造中，由于第 1柵極絕緣與第1金屬膜被第1柱狀半導體層、第1半導體膜、第1絕緣膜及第2絕緣膜所覆蓋，因此于形成金屬與半導體的化合物時，第1金屬膜不會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。借此，即可在第1高濃度半導體層、第1柵極電極及第2高濃度半導體層形成金屬半導體化合物，且通過于第1柵極電極使用金屬，可抑制溝道區(qū)域的耗盡化，而且可使第1柵極電極低電阻化，且通過金屬半導體化合物，可使柵極、源極、漏極低電阻化。此外，通過第1絕緣膜，可降低第1柵極電極與第1平面狀硅層之間的寄生電容。 此外，第2柵極絕緣膜與第2金屬膜由第2柱狀半導體層、第2半導體膜、第4絕緣膜及第5 絕緣膜所覆蓋。于形成金屬半導體化合物時，當金屬膜露出，在形成金屬半導體化合物時， 金屬膜會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。然而，在本發(fā)明的構造中， 由于第2柵極絕緣與第2金屬膜被第2柱狀半導體層、第2半導體膜、第4絕緣膜及第5絕緣膜所覆蓋，因此于形成金屬半導體化合物時，第2金屬膜不會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。借此，即可在第3高濃度半導體層、第2柵極電極、第4高濃度半導體層形成金屬半導體化合物，且通過于第2柵極電極使用金屬，可抑制溝道區(qū)域的耗盡化，而且可使第2柵極電極低電阻化，且通過金屬半導體化合物，可使柵極、源極、漏極低電阻化。此外，通過第4絕緣膜，可降低第2柵極電極與第2平面狀硅層之間的寄生電容。此時，構成為第1柵極絕緣膜與第1金屬膜由以第1晶體管為增強 (enhancement)型的材料所形成；第2柵極絕緣膜與第2金屬膜由以第2晶體管為增強型的材料所形成。通過上述構成，可降低由第1晶體管與第2晶體管所構成的半導體器件的動作時所流通的貫通電流。此時，構成為第2絕緣膜的厚度比第1柵極絕緣膜的厚度與第1金屬膜的厚度的總和還厚。通過以上構成，由于第1柵極絕緣膜與第1金屬膜由第1柱狀半導體層、第1半導體膜、第1絕緣膜及第2絕緣膜所覆蓋，因此，于形成金屬半導體化合物時，第1金屬膜不會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。借此，即可在第3高濃度半導體層、 第1柵極電極及第4高濃度半導體層形成金屬半導體化合物。此時，構成為從第1柱狀半導體層的中心至第1平面狀半導體層的端的長度，比從第1柱狀半導體層的中心至側壁的長度、第1柵極絕緣膜的厚度、第1柵極電極的厚度及第3絕緣膜的厚度的總和還大。通過上述構成，即可在形成于第1平面狀半導體層的第3高濃度半導體層形成第 1金屬半導體化合物，且可使第3高濃度半導體層低電阻化。此時，構成為第1導電型為η+型；第2導電型為ρ+型；第1與第2柱狀半導體層、及第1與第2平面狀半導體層由硅所形成。通過上述構成，即可將第1晶體管設為nMOS SGT，將第2晶體管設為pMOS SGT，而構成反向器(inverter)。本發(fā)明的半導體器件的制造方法構成為包括以下步驟準備第1構造體的步驟，該第1構造體具備第1平面狀半導體層；第1柱狀半導體層，形成于第1平面狀半導體層上；硬掩模，形成于第1柱狀半導體層上面；第1高濃度半導體層，形成于第1柱狀半導體層下部區(qū)域與第1平面狀半導體層的第1柱狀半導體層下的區(qū)域；及第1絕緣膜，形成于第1平面狀半導體層上；在第1構造體上，依序形成第7絕緣膜、第3金屬膜及第3半導體膜的步驟；將第3半導體膜予以蝕刻而使該第3半導體膜殘存于第1柱狀半導體層的側壁成邊壁狀的步驟；將第3金屬膜予以蝕刻而使該第3金屬膜殘存于第1柱狀半導體層的側壁成邊壁狀的步驟；第7絕緣膜蝕刻步驟，將第7絕緣膜予以蝕刻而使該第7絕緣膜殘存于第1柱狀半導體層的側壁成邊壁狀；及第4半導體膜形成步驟，在第7絕緣膜蝕刻步驟的結果物上形成第4半導體膜。通過上述構成，第1柵極絕緣膜與第1金屬膜即被第1柱狀半導體層、第1半導體膜、第1絕緣膜與硬掩模所覆蓋。于第1柵極絕緣膜使用高介電質膜時，由于高介電質膜為金屬污染的污染源，因此屬于污染源的第1柵極絕緣膜與第1金屬膜由第1柱狀半導體層、 第4半導體膜、第1絕緣膜及硬掩模所覆蓋，可抑制金屬污染。此外，本發(fā)明的半導體器件的制造方法構成為包括以下步驟在第4半導體膜形成步驟的結果物中，將第4半導體膜與第3半導體膜予以平坦化，且進行回蝕以使第1金屬膜的上部區(qū)域露出的步驟；第1金屬膜及第1柵極絕緣膜形成步驟，將第3金屬膜與第7絕緣膜予以蝕刻以使第1柱狀半導體層的上部側壁露出，而形成第1金屬膜、第1柵極絕緣膜；及在第1金屬膜及第1柵極絕緣膜形成步驟的結果物上形成第1氧化膜的步驟。通過上述構成，在使第4半導體膜與第3半導體膜平坦化的步驟中，由于金屬不會露出，因此可抑制在此平坦化的步驟中所使用的CMP裝置的金屬污染，且通過半導體膜的蝕刻，可決定SGT的柵極長度，且通過所沉積的第1氧化膜，可保護柵極電極上面免于受到在后步驟中所進行的濕處理或干處理影響，可抑制柵極長度的變動，即柵極長度的差異或來自柵極電極上面對于第1柵極絕緣膜、第1金屬膜所造成的損壞。此外，由于第1柵極絕緣膜與第1金屬膜僅形成于第1柱狀半導體層周圍，且第1 金屬膜由多晶硅所覆蓋，因此于柵極蝕刻時，會蝕刻多晶硅，而可抑制柵極蝕刻裝置的金屬污染。此外，第1柵極絕緣膜與第1金屬膜僅形成于柱狀半導體層周圍，且第1金屬膜由第1柱狀半導體層、及第3與第4半導體膜所覆蓋，因此在將氮化膜硬掩模及氮化膜邊壁進行濕蝕刻時，可抑制氮化膜濕蝕刻裝置的金屬污染。此外，本發(fā)明的半導體器件的制造方法構成為包括以下步驟準備第2構造體的步驟，該第2構造體具備第1平面狀半導體層；第1柱狀半導體層，形成于第1平面狀半導體層上；第1高濃度半導體層，形成于第1柱狀半導體層下部區(qū)域與第1平面狀半導體層的第1柱狀半導體層下的區(qū)域；第1柵極絕緣膜，以包圍第1柱狀半導體層的方式形成于第1柱狀半導體層中間區(qū)域的側壁；第1金屬膜，以包圍第1柵極絕緣膜的方式形成于第1柵極絕緣膜上；第1半導體膜，以包圍第1金屬膜的方式形成于第 1金屬膜上；第1柵極電極，由第1金屬膜與第1半導體膜所構成；及第1絕緣膜，形成于第 1柵極電極與第1平面狀半導體層之間；及在第2構造體上的第1柱狀半導體層的上部區(qū)域，在以相對于襯底呈垂直的線作為0度時以10度至60度的角度植入雜質，而形成與第1高濃度半導體層相同導電型的第 2高濃度半導體層的步驟。通過上述構成，即可通過第1柱狀半導體層、第1半導體膜、第1絕緣膜及第2絕緣膜來覆蓋第1柵極絕緣膜與第1金屬膜。此外，本發(fā)明的半導體器件的制造方法構成為包括以下步驟準備第3構造體的步驟，該第3構造體具備第1平面狀半導體層；第1柱狀半導體層，形成于第1平面狀半導體層上；第1高濃度半導體層，形成于第1柱狀半導體層下部區(qū)域與第1平面狀半導體層的第1柱狀半導體層下的區(qū)域；第2高濃度半導體層，與第1高濃度半導體層相同導電型，且形成于第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍第1柱狀半導體層的方式形成于第1高濃度半導體層與第2高濃度半導體層之間的第1 柱狀半導體層的側壁；第1金屬膜，以包圍第1柵極絕緣膜的方式形成于第1柵極絕緣膜上；第1半導體膜，以包圍第1金屬膜的方式形成于第1金屬膜上；第1柵極電極，由第1金屬膜與第1半導體膜所構成；及第1絕緣膜，形成于第1柵極電極與第1平面狀半導體層之間；在第3構造體上形成第8絕緣膜的步驟；及將第8絕緣膜予以蝕刻以使第8絕緣膜殘存于第1柵極電極的上面及第1柱狀半導體層的上部側壁成邊壁狀而形成第2絕緣膜的步驟。通過上述構成，第2高濃度硅層與第1柵極電極隔著第1柵極絕緣膜而具有重疊層(overlap)而且可使重疊層為最小。此外，本發(fā)明的半導體器件的制造方法構成為包括以下步驟準備第4構造體的步驟，該第4構造體具備第1平面狀半導體層；第1柱狀半導體層，形成于第1平面狀半導體層上；第1高濃度半導體層，形成于第1柱狀半導體層下部區(qū)域與第1平面狀半導體層的第1柱狀半導體層下的區(qū)域；第2高濃度半導體層，與第1高濃度半導體層相同導電型，形成于第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍第1柱狀半導體層的方式形成于第1高濃度半導體層與第2高濃度半導體層之間的第1柱狀半導體層的側壁；第1金屬膜，以包圍第1柵極絕緣膜的方式形成于第1柵極絕緣膜上；第1半導體膜，以包圍第1金屬膜的方式形成于第1金屬膜上；第1柵極電極，由第1金屬膜與第1半導體膜所構成；第1絕緣膜，形成于第1柵極電極與第1平面狀半導體層之間； 第2絕緣膜，與第1柵極電極的上面及第1柱狀半導體層的上部側壁相接，且以包圍第1柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第3絕緣膜，與第1柵極電極及第1絕緣膜的側壁相接，且以包圍第1柵極電極與第1絕緣膜的方式形成為邊壁狀；及第1柵極配線，連接于第1柵極電極；接觸部阻擋層形成步驟，在第4構造體上形成接觸部阻擋層；以埋入接觸部阻擋層形成步驟的結果物的方式形成層間絕緣膜的步驟；除了第1柱狀半導體層上以外，在層間絕緣膜上形成第1阻劑的步驟；將層間絕緣膜予以蝕刻而在層間絕緣膜形成第1接觸孔的步驟；第1阻劑去除步驟，將第1阻劑予以去除；除了第1平面狀半導體層上與第1柵極配線上以外，在第1阻劑去除步驟的結果物上形成第2阻劑的步驟；將層間絕緣膜予以蝕刻，而在層間絕緣膜形成第1平面狀半導體層上的第2接觸孔、與第1柵極配線上的第3接觸孔的步驟；將第2阻劑予以去除的步驟；在第1接觸孔、第2接觸孔與第3接觸孔，分別形成配置于第1柱狀半導體層上的第1接觸部、配置于第1平面狀半導體層上的第2接觸部、及配置于第1柵極配線上的第3 接觸部。通過上述構成，可將第1平面狀半導體層上與第1柵極配線上的接觸孔在不同的步驟中形成，因此可分別使用以形成第1柱狀半導體層上的第1接觸孔的蝕刻條件、用以形成第1平面狀半導體層上的第2接觸孔的蝕刻條件、及用以形成第1柵極配線上的第3接觸孔的蝕刻條件最佳化。


圖IA為本發(fā)明的實施例的半導體器件的平面圖。圖IB為圖IA的X-X，線的剖面圖。圖IC為圖IA的Υ1-ΥΓ線的剖面圖。圖ID為圖IA的Y2-Y2’線的剖面圖。圖2A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖2B為圖2A的X-X，線的剖面圖。圖2C為圖2A的Y1-Y1，線的剖面圖。圖2D為圖2A的Y2-Y2，線的剖面圖。圖3A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖;3B為圖3A的X-X，線的剖面圖。圖3C為圖3A的Y1-Y1，線的剖面圖。圖3D為圖3A的Y2-Y2，線的剖面圖。
圖4A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖4B為圖4A的X-X，線的剖面圖。圖4C為圖4A的Y1-Y1，線的剖面圖。圖4D為圖4A的Y2-Y2，線的剖面圖。圖5A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖5B為圖5A的X-X，線的剖面圖。圖5C為圖5A的Yl-Yl'線的剖面圖。圖5D為圖5A的Y2-Y2，線的剖面圖。圖6A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖6B為圖6A的X-X，線的剖面圖。圖6C為圖6A的Y1-Y1，線的剖面圖。圖6D為圖6A的Y2-Y2，線的剖面圖。圖7A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖7B為圖7A的X-X，線的剖面圖。圖7C為圖7A的Y1-Y1，線的剖面圖。圖7D為圖7A的Y2-Y2，線的剖面圖。圖8A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖8B為圖8A的X-X，線的剖面圖。圖8C為圖8A的Y1-Y1，線的剖面圖。圖8D為圖8A的Y2-Y2，線的剖面圖。圖9A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖9B為圖9A的X-X，線的剖面圖。圖9C為圖9A的Yl-Yl，線的剖面圖。圖9D為圖9A的Y2-Y2，線的剖面圖。圖IOA為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖IOB為圖IOA的X-X，線的剖面圖。圖IOC為圖IOA的Y1-Y1，線的剖面圖。圖IOD為圖IOA的Y2-Y2，線的剖面圖。圖IlA為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖IlB為圖IlA的X-X，線的剖面圖。圖IlC為圖IlA的Yl-Yl'線的剖面圖。
圖IlD為圖IlA的Y2-Y2’線的剖面圖。圖12A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖12B為圖12A的X-X，線的剖面圖。圖12C為圖12A的Yl-Yl'線的剖面圖。圖12D為圖12A的Y2-Y2，線的剖面圖。圖13A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖13B為圖13A的X-X，線的剖面圖。圖13C為圖13A的Yl-Yl'線的剖面圖。圖13D為圖13A的Y2-Y2，線的剖面圖。圖14A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖14B為圖14A的X_X’線的剖面圖。圖14C為圖14A的Yl-Yl，線的剖面圖。圖14D為圖14A的Y2-Y2，線的剖面圖。圖15A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖15B為圖15A的X-X，線的剖面圖。圖15C為圖15A的Yl-Yl'線的剖面圖。圖15D為圖15A的Y2-Y2，線的剖面圖。圖16A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖16B為圖16A的X-X，線的剖面圖。圖16C為圖16A的Yl-Yl'線的剖面圖。圖16D為圖16A的Y2-Y2，線的剖面圖。圖17A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖17B為圖17A的X-X，線的剖面圖。
圖17C為圖17A的Yl-Yl'線的剖面圖。圖17D為圖17A的Y2-Y2，線的剖面圖。圖18A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖18B為圖18A的X-X，線的剖面圖。圖18C為圖18A的Yl-Yl'線的剖面圖。圖18D為圖18A的Y2-Y2，線的剖面圖。圖19A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖19B為圖19A的X-X’線的剖面圖。
圖19C為圖19A的Yl-Yl'線的剖面圖。圖19D為圖19A的Y2-Y2，線的剖面圖。圖20A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖20B為圖20A的X-X，線的剖面圖。圖20C為圖20A的Y1-Y1，線的剖面圖。圖20D為圖20A的Y2-Y2，線的剖面圖。圖21A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖21B為圖21A的X-X，線的剖面圖。圖21C為圖21A的Y1-Y1，線的剖面圖。圖21D為圖21A的Y2-Y2’線的剖面圖。圖22A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖22B為圖22A的X-X，線的剖面圖。圖22C為圖22k的Yl-Yl'線的剖面圖。圖22D為圖22k的Y2-Y2’線的剖面圖。圖23A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖23B為圖23A的X-X，線的剖面圖。圖25C為圖23A的Y1-Y1，線的剖面圖。圖23D為圖23A的Y2-Y2，線的剖面圖。圖24A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖24B為圖24A的X-X，線的剖面圖。第MC圖為圖24A的Yl-Yl，線的剖面圖。第24D圖為圖24A的Y2-Y2，線的剖面圖。圖25A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖25B為圖25A的X-X，線的剖面圖。圖25C為圖25A的Yl-Yl'線的剖面圖。圖25D為圖25A的Y2-Y2，線的剖面圖。圖26A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖26B為圖26A的X-X，線的剖面圖。圖洸C為圖26A的Yl-Yl，線的剖面圖。圖^D為圖2隊的Y2-Y2，線的剖面圖。圖27A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。
圖27B為圖27A的X-X，線的剖面圖。圖27C為圖27A的Yl-Yl'線的剖面圖。圖27D為圖27A的Y2-Y2’線的剖面圖。圖28A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖^B為圖28A的X-X，線的剖面圖。圖^C為圖28A的Y1-Y1，線的剖面圖。圖^D為圖^A的Y2-Y2，線的剖面圖。圖29A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖^B為圖^A的X-X，線的剖面圖。圖^C為圖29A的Yl-Yl，線的剖面圖。圖^D為圖^A的Y2-Y2，線的剖面圖。圖30A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖30B為圖30A的X-X，線的剖面圖。圖30C為圖30A的Y1-Y1，線的剖面圖。圖30D為圖30A的Y2-Y2，線的剖面圖。圖31A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖31B為圖31A的X-X，線的剖面圖。圖31C為圖31A的Yl-Yl'線的剖面圖。圖31D為圖31A的Y2-Y2’線的剖面圖。圖32A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖32B為圖32A的X-X，線的剖面圖。圖32C為圖32A的Y1-Y1，線的剖面圖。圖32D為圖32A的Y2-Y2，線的剖面圖。圖33A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖33B為圖33A的X-X，線的剖面圖。圖33C為圖33A的Y1-Y1，線的剖面圖。圖33D為圖33A的Y2-Y2，線的剖面圖。圖34A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖34B為圖34A的X-X，線的剖面圖。圖34C為圖34A的Y1-Y1，線的剖面圖。圖34D為圖34A的Y2-Y2，線的剖面圖。圖35A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖35B為圖35A的X-X，線的剖面圖。圖35C為圖35A的Y1-Y1，線的剖面圖。圖35D為圖35A的Y2-Y2，線的剖面圖。圖36A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖36B為圖36A的X-X，線的剖面圖。圖36C為圖36A的Y1-Y1，線的剖面圖。圖36D為圖36A的Y2-Y2，線的剖面圖。圖37A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖37B為圖37A的X-X，線的剖面圖。圖37C為圖37A的Yl-Yl'線的剖面圖。圖37D為圖37A的Y2-Y2’線的剖面圖。圖38A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖38B為圖38A的X-X，線的剖面圖。圖38C為圖38A的Y1-Y1，線的剖面圖。圖38D為圖38A的Y2-Y2，線的剖面圖。圖39A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖39B為圖39A的X-X，線的剖面圖。圖39C為圖39A的Y1-Y1，線的剖面圖。圖39D為圖39A的Y2-Y2，線的剖面圖。圖40A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖40B為圖40A的X-X，線的剖面圖。圖40C為圖40A的Y1-Y1，線的剖面圖。圖40D為圖40A的Y2-Y2，線的剖面圖。圖41A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖41B為圖41A的X-X，線的剖面圖。圖41C為圖41A的Y1-Y1，線的剖面圖。圖41D為圖41A的Y2-Y2，線的剖面圖。圖42A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖42B為圖42A的X-X，線的剖面圖。圖42C為圖42A的Y1-Y1，線的剖面圖。圖42D為圖42A的Y2-Y2，線的剖面圖。
圖43A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖4!3B為圖43A的X-X，線的剖面圖。圖43C為圖43A的Y1-Y1，線的剖面圖。圖43D為圖43A的Y2-Y2，線的剖面圖。圖44A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖44B為圖44A的X-X，線的剖面圖。圖44C為圖44A的Y1-Y1，線的剖面圖。圖44D為圖44A的Y2-Y2，線的剖面圖。圖45A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖45B為圖45A的X-X，線的剖面圖。圖45C為圖45A的Yl-Yl'線的剖面圖。圖45D為圖45A的Y2-Y2，線的剖面圖。圖46A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖46B為圖46A的X-X，線的剖面圖。圖46C為圖46A的Y1-Y1，線的剖面圖。圖46D為圖46A的Y2-Y2，線的剖面圖。圖47A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖47B為圖47A的X-X，線的剖面圖。圖47C為圖47A的Y1-Y1，線的剖面圖。圖47D為圖47A的Y2-Y2，線的剖面圖。圖48A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖48B為圖48A的X-X，線的剖面圖。圖48C為圖48A的Y1-Y1，線的剖面圖。圖48D為圖48A的Y2-Y2，線的剖面圖。圖49A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖49B為圖49A的X-X，線的剖面圖。圖49C為圖49A的Y1-Y1，線的剖面圖。圖49D為圖49A的Y2-Y2，線的剖面圖。圖50A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖50B為圖50A的X-X，線的剖面圖。圖50C為圖50A的Y1-Y1，線的剖面圖。
圖50D為圖50A的Y2-Y2，線的剖面圖。圖51A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖51B為圖51A的X-X，線的剖面圖。圖51C為圖51A的Yl-Yl'線的剖面圖。圖51D為圖51A的Y2-Y2，線的剖面圖。圖52A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖52B為圖52A的X-X，線的剖面圖。圖52C為圖52A的Y1-Y1，線的剖面圖。圖52D為圖52A的Y2-Y2，線的剖面圖。圖53A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖5 為圖53A的X-X，線的剖面圖。圖53C為圖53A的Y1-Y1，線的剖面圖。圖53D為圖53A的Y2-Y2，線的剖面圖。圖54A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖MB為圖54A的X-X，線的剖面圖。圖MC為圖MA的Yl-Yl，線的剖面圖。圖MD為圖54A的Y2-Y2，線的剖面圖。圖55A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖55B為圖55A的X-X，線的剖面圖。圖55C為圖55A的Y1-Y1，線的剖面圖。圖55D為圖55A的Y2-Y2，線的剖面圖。圖56A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖56B為圖56A的X-X，線的剖面圖。圖56C為圖56A的Y1-Y1，線的剖面圖。圖56D為圖56A的Y2-Y2，線的剖面圖。圖57A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖57B為圖57A的X-X，線的剖面圖。圖57C為圖57A的Yl-Yl'線的剖面圖。圖57D為圖57A的Y2-Y2’線的剖面圖。圖58A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖58B為圖58A的X-X，線的剖面圖。
圖58C為圖58A的Y1-Y1，線的剖面圖。圖58D為圖58A的Y2-Y2，線的剖面圖。圖59A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖59B為圖59A的X-X，線的剖面圖。圖59C為圖59A的Y1-Y1，線的剖面圖。圖59D為圖59A的Y2-Y2，線的剖面圖。圖60A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖60B為圖60A的X-X，線的剖面圖。圖60C為圖60A的Yl-Yl'線的剖面圖。圖60D為圖60A的Y2-Y2，線的剖面圖。圖61A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖61B為圖61A的X-X，線的剖面圖。圖61C為圖61A的Y1-Y1，線的剖面圖。圖61D為圖61A的Y2-Y2，線的剖面圖。圖62A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖62B為圖62A的X-X，線的剖面圖。圖62C為圖62A的Y1-Y1，線的剖面圖。圖62D為圖62A的Y2-Y2，線的剖面圖。圖63A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖6 為圖63A的X-X，線的剖面圖。圖63C為圖63A的Y1-Y1，線的剖面圖。圖63D為圖63A的Y2-Y2，線的剖面圖。圖64A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖64B為圖64A的X-X，線的剖面圖。圖64C為圖64A的Y1-Y1，線的剖面圖。圖64D為圖64A的Y2-Y2，線的剖面圖。圖65A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖65B為圖65A的X-X，線的剖面圖。圖65C為圖65A的Y1-Y1，線的剖面圖。圖65D為圖65A的Y2-Y2，線的剖面圖。圖66A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。
圖66B為圖66A的X-X，線的剖面圖。圖66C為圖66A的Y1-Y1，線的剖面圖。圖66D為圖66A的Y2-Y2，線的剖面圖。圖67A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖67B為圖67A的X-X，線的剖面圖。圖67C為圖67A的Y1-Y1，線的剖面圖。圖67D為圖67A的Y2-Y2，線的剖面圖。圖68A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖68B為圖68A的X-X，線的剖面圖。圖68C為圖68A的Y1-Y1，線的剖面圖。圖68D為圖68A的Y2-Y2，線的剖面圖。圖69A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖69B為圖69A的X-X，線的剖面圖。圖69C為圖69A的Y1-Y1，線的剖面圖。圖69D為圖69A的Y2-Y2，線的剖面圖。圖70A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖70B為圖70A的X-X，線的剖面圖。圖70C為圖70A的Y1-Y1，線的剖面圖。圖70D為圖70A的Y2-Y2，線的剖面圖。圖71A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖71B為圖71A的X-X，線的剖面圖。圖71C為圖71A的Yl-Yl'線的剖面圖。圖71D為圖71A的Y2-Y2’線的剖面圖。圖72A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖72B為圖72A的X-X，線的剖面圖。圖72C為圖72A的Yl-Yl'線的剖面圖。圖72D為圖72A的Y2-Y2，線的剖面圖。圖73A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖73B為圖73A的X-X，線的剖面圖。圖73C為圖73A的Yl-Yl'線的剖面圖。圖73D為圖73A的Y2-Y2’線的剖面圖。圖74A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖74B為圖74A的X-X，線的剖面圖。圖74C為圖74A的Y1-Y1，線的剖面圖。圖74D為圖74A的Y2-Y2，線的剖面圖。圖75A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖75B為圖75A的X-X，線的剖面圖。圖75C為圖75A的Yl-Yl'線的剖面圖。圖75D為圖75A的Y2-Y2，線的剖面圖。圖76A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖76B為圖76A的X-X，線的剖面圖。圖76C為圖76A的Y1-Y1，線的剖面圖。圖76D為圖76A的Y2-Y2，線的剖面圖。圖77A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖77B為圖77A的X-X，線的剖面圖。圖77C為圖77A的Yl-Yl'線的剖面圖。圖77D為圖77A的Y2-Y2，線的剖面圖。圖78A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖78B為圖78A的X-X，線的剖面圖。圖78C為圖78A的Yl-Yl'線的剖面圖。圖78D為圖78A的Y2-Y2’線的剖面圖。圖79A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖79B為圖79A的X-X，線的剖面圖。圖79C為圖79A的Yl-Yl'線的剖面圖。圖79D為圖79A的Y2-Y2’線的剖面圖。圖80A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖80B為圖80A的X-X，線的剖面圖。圖80C為圖80A的Y1-Y1，線的剖面圖。圖80D為圖80A的Y2-Y2，線的剖面圖。圖81A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖81B為圖81A的X-X，線的剖面圖。圖81C為圖81A的Y1-Y1，線的剖面圖。圖81D為圖81A的Y2-Y2’線的剖面圖。
圖82A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖82B為圖82A的X-X，線的剖面圖。圖82C為圖82A的Yl-Yl'線的剖面圖。圖82D為圖82A的Y2-Y2，線的剖面圖。圖83A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖8 為圖83A的X-X，線的剖面圖。圖83C為圖83A的Yl-Yl'線的剖面圖。圖83D為圖83A的Y2-Y2，線的剖面圖。圖84A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖84B為圖84A的X-X，線的剖面圖。圖84C為圖84A的Y1-Y1，線的剖面圖。圖84D為圖84A的Y2-Y2，線的剖面圖。圖85A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖85B為圖85A的X-X，線的剖面圖。圖85C為圖85A的Y1-Y1，線的剖面圖。圖85D為圖85A的Y2-Y2，線的剖面圖。圖86A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖86B為圖86A的X-X，線的剖面圖。圖86C為圖86A的Y1-Y1，線的剖面圖。圖86D為圖86A的Y2-Y2，線的剖面圖。圖87A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖87B為圖87A的X-X，線的剖面圖。圖87C為圖87A的Yl-Yl'線的剖面圖。圖87D為圖87A的Y2-Y2，線的剖面圖。圖88A為顯示本發(fā)明的實施例的半導體器件的制造方法的制造途中的半導體器件的平面圖。圖88B為圖88A的X-X，線的剖面圖。圖88C為圖88A的Y1-Y1，線的剖面圖。圖88D為圖88A的Y2-Y2，線的剖面圖。上述附圖中的附圖標記說明如下101硅氧化膜102、114、120 硅層103、145、146、147、160 氮化膜
104、105、112、118、122、123、150、156、158、166、167、175、178、203、204、205、206 阻劑106、107 硬掩模108犧牲氧化膜109、115、121、124、125、126、128、130、131、144、148、149、153、154、155 氧化膜110、111、116、117 邊壁113、157η+型硅層119、159ρ+型硅層129、161、162、163、164、165 絕緣膜132、139、140 柵極絕緣膜133、137、138 金屬膜134、135、136、141、142、151、152 多晶硅膜168、169、170、171、172 金屬硅化合物173接觸部擋止層174層間絕緣膜176接觸孔177、179、180、181 接觸孔182、185、186、187、188、189、200、202、207、209、210、212、213、215、216、218 障壁金
屬層183、184、190、217 金屬191、192、193、194、195、196、197、198、199、201、208、211、214 金屬層219pM0S SGT220nM0S SGT221柵極配線222,225 電源配線223輸出配線224輸入配線2洸、227、2沘、2四、230 接觸部231、232 柱狀硅層233、2；34平面狀硅層2；35、236 柵極電極。
具體實施例方式以下參照圖IA至圖88D說明本發(fā)明的實施例。(第1實施例)圖IC為顯示本發(fā)明的第1實施例的SGT220。此SGT220為nMOS SGT,且具備第1平面狀硅層2；34及形成于第1平面狀硅層2；34 上的第1柱狀硅層232。在第1柱狀硅層232的下部區(qū)域與位于第1柱狀硅層232下的第1平面狀硅層234的區(qū)域形成有第In+型硅層113，而于第1柱狀硅層232的上部區(qū)域形成有第2η+型硅層157。在本實施例中，例如，第In+型硅層113發(fā)揮作為源極擴散層功能，而第2η+型硅層157發(fā)揮作為漏極擴散層功能。此外，源極擴散層與漏極擴散層之間的部分發(fā)揮作為溝道區(qū)域功能。將此發(fā)揮作為溝道區(qū)域功能的第In+型硅層113與第2η+型硅層157之間的第1柱狀硅層232設為第1硅層114。在發(fā)揮作為溝道區(qū)域功能的第1柱狀硅層232周圍，形成有柵極絕緣膜140。柵極絕緣膜140例如為氧化膜、氮化膜或高介電質膜等。再者，在該柵極絕緣膜140周圍形成有第1金屬膜138。第1金屬膜138例如為鈦、氮化鈦、鉭、或氮化鉭等。在該第1金屬膜138 周圍形成有第1多晶硅膜136、152。此時，第1金屬膜138與第1多晶硅膜136、152構成第 1柵極電極236。如此，通過使用金屬作為柵極電極，即可抑制溝道區(qū)域的耗盡化，而且可獲得柵極電極的低電阻化。在本實施例中，于動作時，通過將電壓施加于第1柵極電極236而在第1硅層114 形成溝道。此外，在第In+型硅層113、柵極電極236及第2η+型硅層157分別形成有第1金屬硅化合物172、第3金屬硅化合物170及第2金屬硅化合物171。以構成金屬硅化合物的金屬而言，例如使用Ni或Co等。通過這些金屬硅化合物，第In+型硅層113、柵極電極236 及第2η+型硅層157連接于后述的接觸部。借此，可使柵極、源極、漏極低電阻化。第In+型硅層113通過第1金屬硅化合物172而連接于接觸部230。接觸部230 由障壁金屬(barrier metal)層189、金屬層194、199所構成。接觸部230進一步連接于電源配線225。電源配線225由障壁金屬層216、金屬217、障壁金屬層218所構成。第2η+型硅層157通過第2金屬硅化合物171而連接于接觸部229。接觸部2 由障壁金屬層188、金屬層193、198所構成。接觸部2 進一步連接于輸出配線223。輸出配線223由障壁金屬層213、金屬層214、障壁金屬層215所構成。再者，第1絕緣膜1 形成于第1柵極電極236與第1平面狀硅層234之間，第2 絕緣膜162形成于第1柵極電極236的上部，而且形成于第1柱狀硅層232的上部側壁成邊壁狀，而第3絕緣膜164形成于第1柵極電極236與第1絕緣膜1 的側壁成邊壁狀。此時，優(yōu)選為第1絕緣膜129以例如SiOF、SiOH等的低介電系數絕緣膜。第2絕緣膜162及第3絕緣膜164為例如氧化膜、氮化膜或高介電質膜等。通過第1絕緣膜129，可降低柵極電極與平面狀硅層之間的寄生電容。通過以上的構成，在本實施例的nMOS SGT中，可實現半導體器件的低電阻化及微細化，而且，可降低多層配線間的寄生電容。如此，即可避免動作速度隨著SGT的微細化而降低。此外，在本實施例的nMOS SGT中，優(yōu)選為第2絕緣膜162的厚度以比第1柵極絕緣膜140的厚度與第1金屬膜138的厚度的總和還厚。此時，第1柵極絕緣膜140與第1 金屬膜138由第1柱狀硅層232、第1多晶硅膜136、152、第1絕緣膜1 及第2絕緣膜162
所覆蓋。采用上述構成時，第1金屬膜138全周受到保護，因此于形成金屬硅化合物時，即不會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。此外，在本實施例的nMOS SGT 中，優(yōu)選為從第1柱狀硅層232的中心至第1平面狀硅層234的端的長度，比從第1柱狀硅層232的中心至側壁的長度、第1柵極絕緣膜140的厚度、由第1金屬膜138與第1多晶硅膜136、152所構成的第1柵極電極236的厚度及第3絕緣膜164的厚度的總和還大。采取上述構成時，不需特別追加工藝，即可在第In+型硅層113形成第1金屬硅化合物172。(第2實施例)在第1實施例中，雖已例示由單一柱狀半導體層所構成的例子，惟在第2實施例中，顯示由多個柱狀半導體層所構成的電路。第2實施例的反向器具備pMOS SGT與nMOS SGT。nMOS SGT220具備第1平面狀硅層234、及形成于第1平面狀硅層2；34上的第1 柱狀硅層232。在第1柱狀硅層232的下部區(qū)域與位于第1柱狀硅層232下的平面狀硅層234的區(qū)域形成有第In+型硅層113，而在第1柱狀硅層232的上部區(qū)域形成有第2η+型硅層157。 在本實施例中，例如，第In+型硅層113發(fā)揮作為源極擴散層功能，而第2η+型硅層157發(fā)揮作為漏極擴散層功能。此外，源極擴散層與漏極擴散層之間的部分發(fā)揮作為溝道區(qū)域功能。將此發(fā)揮作為溝道區(qū)域功能的第In+型硅層113與第2η+型硅層157之間的第1柱狀硅層232設為第1硅層114。在發(fā)揮作為溝道區(qū)域功能的第1柱狀硅層232周圍形成有第1柵極絕緣膜140。 柵極絕緣膜140例如為氧化膜、氮化膜或高介電質膜等。再者，在該第1柵極絕緣膜140周圍形成有第1金屬膜138。第1金屬膜138例如為鈦、氮化鈦、鉭、或氮化鉭等。在該第1金屬膜138周圍形成有第1多晶硅膜136、152。此時，第1金屬膜138與第1多晶硅膜136、 152構成第1柵極電極236。如此，通過使用金屬作為柵極電極，即可抑制溝道區(qū)域的耗盡化，而且可獲得柵極電極的低電阻化。在本實施例中，于動作時，通過將電壓施加于第1柵極電極236而在第1硅層114 形成溝道。此外，在第In+型硅層113、第1柵極電極236及第2η+型硅層157，分別形成有第 1金屬硅化合物172、第3金屬硅化合物170及第2金屬硅化合物171。以構成金屬硅化合物的金屬而言，例如使用Ni或Co等。通過這些金屬硅化合物，第In+型硅層113、柵極電極 236及第2η+型硅層157連接于后述的接觸部。借此，可使柵極、源極、漏極低電阻化。再者，第1絕緣膜1 形成于第1柵極電極236與第1平面狀硅層234之間，第2 絕緣膜162形成于第1柵極電極236的上部，而且形成于第1柱狀硅層232的上部側壁成邊壁狀，而第3絕緣膜164形成于第1柵極電極236與第1絕緣膜1 的側壁成邊壁狀。此時，優(yōu)選為第1絕緣膜1 例如SiOF、SiOH等的低介電系數絕緣膜。第2絕緣膜162及第 3絕緣膜164為例如氧化膜、氮化膜或高介電質膜等。通過第1絕緣膜129，可降低柵極電極與平面狀硅層之間的寄生電容。pMOS SGT219具備第2平面狀硅層233、及形成于第2平面狀硅層233上的第2 柱狀硅層231。在第2柱狀硅層231的下部區(qū)域與位于第2柱狀硅層231下的第2平面狀硅層233 的區(qū)域形成有第Ip+型硅層119，在第2柱狀硅層231的上部區(qū)域形成有第2p+型硅層159。 在本實施例中，例如，第Ip+型硅層119發(fā)揮作為源極擴散層功能，而第2p+型硅層159發(fā)揮作為漏極擴散層功能。此外，源極擴散層與漏極擴散層之間的部分發(fā)揮作為溝道區(qū)域功能。將發(fā)揮作為該溝道區(qū)域功能的第Ip+型硅層119與第2p+型硅層159之間的第2柱狀硅層231設為第2硅層120。在發(fā)揮作為溝道區(qū)域功能的第2柱狀半導體層231周圍形成有第2柵極絕緣膜 139。第2柵極絕緣膜139例如為氧化膜、氮化膜、或高介電質膜等。再者，在該第2柵極絕緣膜139周圍形成有第2金屬膜137。第2金屬膜137例如為鈦、氮化鈦、鉭、或氮化鉭等。 在該第2金屬膜137周圍分別形成有第2多晶硅膜135、151。此時，第2金屬膜137與第2 多晶硅膜135、151構成第2柵極電極235。如此，通過使用金屬作為柵極電極，即可抑制溝道區(qū)域的耗盡化，而且，可使柵極電極低電阻化。在本實施例中，于動作時，通過施加電壓于第2柵極電極235而于第2硅層120形成溝道。此外，在第Ip+型硅層119、第2柵極電極235及第2p+型硅層159分別形成有第 4金屬硅化合物168、第5金屬硅化合物170及第6金屬硅化合物169。以構成金屬硅化合物的金屬而言，例如使用Ni或Co等。第Ip+型硅層119、第2柵極電極235及第2p+型硅層159通過這些金屬硅化合物而連接于后述的接觸部。借此，即可使柵極、源極、漏極低電阻化。再者，第4絕緣膜1 形成于第2柵極電極235與第2平面狀硅層233之間，第5 絕緣膜161形成于第2柵極電極235的上部而且為第2柱狀硅層231的上部側壁成邊壁狀， 第6絕緣膜164形成于第2柵極電極235與第4絕緣膜129的側壁成邊壁狀。此時，優(yōu)選為第4絕緣膜129例如為SiOF、SiOH等的低介電系數絕緣膜。通過第4絕緣膜129，可降低柵極電極與平面狀硅層之間的寄生電容。第In+型硅層113通過第1金屬硅化合物172而連接于接觸部230。接觸部230 由障壁金屬層189、金屬層194、199所構成。接觸部230進一步連接于電源配線225。電源配線225由障壁金屬層216、金屬層217、障壁金屬層218所構成。第2η+型硅層157通過第2金屬硅化合物171而連接于接觸部229。接觸部2 由障壁金屬層188、金屬層193、198所構成。接觸部2 進一步連接于輸出配線223。輸出配線223由障壁金屬層213、金屬層214、障壁金屬層215所構成。第1柵極電極236通過第3金屬硅化合物170而連接于接觸部228，而第2柵極電極235通過第5金屬硅化合物170而連接于接觸部228。接觸部228由障壁金屬層187、金屬層192、197所構成。接觸部2 進一步連接于輸入配線224。輸入配線224由障壁金屬層213、金屬層214、障壁金屬層215所構成。第Ip+型硅層119通過第4金屬硅化合物168而連接于接觸部226。接觸部2 由障壁金屬層185、金屬層190、195所構成。接觸部2 進一步連接于電源配線222。電源配線222由障壁金屬層207、金屬層208、障壁金屬層209所構成。第2p+型硅層159通過第6金屬硅化合物169而連接于接觸部227。接觸部227 由障壁金屬層186、金屬層191、196所構成。接觸部227進一步連接于輸出配線223。輸出配線223由障壁金屬層213、金屬層214、障壁金屬層215所構成。通過以上構成，由pMOS SGT219及nMOS SGT220構成反向器電路。通過以上的構成，在本實施例的反向器電路中，可實現半導體器件的低電阻化及微細化，而且可降低多層配線間的寄生電容。借此，即可避免動作速度隨著SGT的微細化而降低。在本實施例中，優(yōu)選為第1柵極絕緣膜140與第1金屬膜138為以riM0SSGT220為增強型的材料，第2柵極絕緣膜139與第2金屬膜137為以pM0SSGT219為增強型的材料。 此時，可降低nMOS SGT220與pMOS SGT219所構成的本反向器的動作時所流通的貫通電流。此外，在本實施例的nMOS SGT中，優(yōu)選為第2絕緣膜162的厚度比第1柵極絕緣膜140的厚度與第1金屬膜138的厚度的總和還厚。此時，第1柵極絕緣膜140與第1金屬膜138由第1柱狀硅層232、第1多晶硅膜136、152、第1絕緣膜1 及第2絕緣膜162 所覆蓋。采取上述構成時，第1金屬膜138全周受到保護，因此于形成金屬硅化合物時，即不會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。此外，在本實施例的pMOS SGT中，優(yōu)選為第2絕緣膜161的厚度比第2柵極絕緣膜139的厚度與第2金屬膜137的厚度的總和還厚。此時，第2柵極絕緣膜139與第2金屬膜137由第2柱狀硅層231、第2多晶硅膜135、151、第4絕緣膜1 及第5絕緣膜161
所覆蓋。采取上述構成時，第2金屬膜137全周受到保護，因此于形成金屬硅化合物時，即不會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。此外，在nMOS SGT中，優(yōu)選為從第1柱狀硅層232的中心至第1平面狀硅層234 的端的長度比從第1柱狀硅層232的中心至側壁的長度、第1柵極絕緣膜140的厚度、第1 柵極電極236的厚度、與第3絕緣膜164的厚度的總和還大。采取上述構成時，不需特別追加工藝，即可在η+型硅層113形成第1金屬硅化合物 172。此外，在本實施例的pMOS SGT中，優(yōu)選為從第2柱狀硅層231的中心至第2平面狀硅層233的端的長度，比從第2柱狀硅層231的中心至側壁的長度、第2柵極絕緣膜139 的厚度、第1柵極電極235的厚度及第6絕緣膜164的厚度的總和還大。采取上述構成時，不需特別追加工藝，即可在P+型硅層119形成第4金屬硅化合物 168。接著參照圖2A至圖2D至圖88A至圖88D說明本發(fā)明的實施例的用以形成具備 SGT的反向器的制造方法的一例。另外，在這些附圖中，對于相同構成要素賦予相同符號。圖2A至圖2D至圖94A至圖94D為顯示本發(fā)明的SGT的構造。A為顯示平面圖，B 為顯示X-X’線的剖面圖，C為顯示Υ1-ΥΓ線的剖面圖，D為顯示Y2-Y2’線的剖面圖。首先，如圖2A至圖2D所示，進一步使氮化膜103成膜于由硅氧化膜101與硅層 102所構成的襯底上。此時，襯底可由硅所構成。此外，襯底可為在硅層上形成有氧化膜，且在氧化膜上進一步形成有硅層。在本實施例中，使用i型硅層作為硅層102。取代i型硅層使用P型硅層、η型硅層作為硅層102時，導入雜質于SGT的溝道的部分。此外，也可使用薄的η型硅層或薄的ρ型硅層以取代i型硅層。接著，如圖3A至圖3D所示在氮化膜103上形成阻劑104、105，該阻劑104、105用以形成柱狀硅層用的硬掩模。接著，如圖4A至圖4D所示，將氮化膜103予以蝕刻，形成硬掩模106、107。
接著，如圖5A至圖5D所示，將硅層102予以蝕刻，形成柱狀硅層231、232。接著，將阻劑104、105予以剝離。剝離后的襯底上的情形，如圖6A至圖6D所示。如圖7A至圖7D所示，將硅層102的表面予以氧化，形成犧牲氧化膜108。通過此犧牲氧化，將植入于硅蝕刻中的碳等的硅表面去除。通過蝕刻將犧牲氧化膜108去除，形成為圖8A至圖8D所示的形狀。如圖9A至圖9D所示，將氧化膜109形成于硅層102及硬掩模106、107的表面。如圖IOA至圖IOD所示，將氧化膜109予以蝕刻，在柱狀硅層231、232的側壁殘存成邊壁狀，而形成邊壁110、111。將η+型硅層通過雜質植入形成于柱狀硅層231下部周圍時，通過此邊壁110、111，雜質不會導入于溝道，可抑制SGT的閾值電壓的變動。如圖IlA至圖IlD所示，將用以植入雜質于柱狀硅層232下部的阻劑112形成于柱狀硅層231周圍。如圖12Β及圖12C中箭頭所示，在nMOS SGT形成既定區(qū)域的硅層102例如植入砷， 且在柱狀硅層232下部周圍形成η+型硅層113。此時，被硬掩模107及邊壁111所覆蓋的硅層102的部分，不會成為η+型硅層，而構成柱狀硅層232的第1硅層114的區(qū)域。將阻劑112予以剝離。剝離后的襯底上的情形如圖13Α至圖13D所示。將邊壁110、111通過蝕刻予以去除。蝕刻后的襯底上的情形如圖14Α至圖14D所
7J\ ο進行退火(anneal)，將所植入的雜質，在此將砷予以活性化。借此，如圖15A至圖 15D所示，所植入的雜質擴散至柱狀硅層232下部。借此，柱狀硅層231的下部也成為η+型硅層，且成為η+型硅層113的一部分。如圖16Α至圖16D所示，將氧化膜115形成于硅層102、及硬掩模106、107、η+型
硅層113的表面。如圖17Α至圖17D所示，將氧化膜115予以蝕刻，在柱狀硅層231、232的側壁殘存成邊壁狀，而形成邊壁116、117。將ρ+型硅層通過雜質植入形成于柱狀硅層231下部周圍時，通過此邊壁，雜質不會導入于溝道，而可抑制SGT的閾值電壓的變動。由于在柱狀硅層232下部植入雜質，因此如圖18Α至圖18D所示，在柱狀硅層231 周圍形成阻劑118。如圖19Β及圖19D中箭頭所示，在pMOS SGT形成既定區(qū)域的硅層102，例如植入硼，且在柱狀硅層231下部周圍形成ρ+型硅層119。此時，被硬掩模106及邊壁116所覆蓋的硅層102的部分，不會成為P+型硅層，而構成柱狀硅層231的第2硅層120的區(qū)域。將阻劑118予以剝離，剝離后的襯底上的情形如圖20A至圖20D所示。將邊壁116、117通過蝕刻予以去除。蝕刻后的襯底上的情形如圖21A至圖21D所
式 ο進行退火，將所植入的雜質，在此將硼予以活性化。借此，如圖22A至圖22D所示， 所植入的雜質擴散至柱狀硅層231下部。借此，柱狀硅層231的下部也成為ρ+型硅層，且成為P+型硅層119的一部分。如圖23A至圖23D所示，將氧化膜121形成于硬掩模106、107、及η+型硅層113、 P+型硅層119的表面。此氧化膜121用以保護第1硅層114、第2硅層120不會受到之后所進行的平面狀硅層形成用的阻劑的影響。
形成平面狀硅層形成用的阻劑122、123。阻劑122、123分別如圖24A至第MD圖所示，形成為覆蓋第2硅層120及其下部周圍、及第1硅層114及其下部周圍。如圖25A至圖25D所示，將氧化膜121予以蝕刻，分離成氧化膜124、125。如圖26A至圖26D所示，將ρ+型硅層119、n+型硅層113的的一部分予以蝕刻，形成平面狀硅層233、234。平面狀硅層233為ρ+型硅層119中配置于第2硅層120正下方周圍的平面狀的部分。此外，平面狀硅層234為η+型硅層113中配置于第1硅層114正下方周圍的平面狀的部分。將阻劑122、123予以去除。去除后的襯底上的情形如圖27Α至圖27D所示。如圖28Α至圖28D所示，將氧化膜1 形成于阻劑122、123及平面狀硅層233、234 的表面。進行CMP (化學機械研磨)，使氧化膜1 平坦化，且如圖29A至圖29D所示，使硬掩模106、107露出。將氧化膜126、124、125予以蝕刻，且如圖30A至圖30D所示，形成用以埋設平面狀硅層119及133之間的氧化膜126。在上述步驟的結果物上形成氧化膜128。此時，如圖31A至圖31D所示，在η+型硅層113上、ρ+型硅層119上、氧化膜1 上、硬掩模106、107上形成氧化膜1 為較厚，而在柱狀硅層231、232的側壁形成氧化膜1 為較薄。通過蝕刻，將形成于柱狀硅層231、232的側壁的氧化膜128予以去除。優(yōu)選為蝕刻為等向性蝕刻。由于在η+型硅層113上、ρ+型硅層119上、氧化膜1 上、硬掩模106、 107上形成氧化膜128為較厚，而在柱狀硅層231、232的側壁形成氧化膜128為較薄，因此在將柱狀硅層的側壁的氧化膜1 予以蝕刻后，如圖32A至圖32D所示，在η+型硅層113 上、P+型硅層119上、氧化膜1 上也殘存氧化膜128，而形成絕緣膜129。此時，在硬掩模 106、107上也殘存氧化膜130、131。通過絕緣膜129，可將柵極電極與平面狀硅層之間的寄生電容降低。如圖33A至圖33D所示，使柵極絕緣膜132成膜為至少覆蓋第1硅層114及其下部周圍的表面、及第2硅層120及其下部周圍的表面。柵極絕緣膜132為包含氧化膜、氮化膜、高介電質膜任一者的膜。此外，在柵極絕緣膜成膜前，對于柱狀硅層231、232，可進行氫氛圍退火或外延生長。如圖34A至圖34D所示，使金屬膜133成膜于柵極絕緣膜132的表面。優(yōu)選為金屬膜包含鈦、氮化鈦或鉭、氮化鉭的膜。通過使用金屬膜，可抑制溝道區(qū)域的耗盡化，而且， 可使柵極電極低電阻化。之后的步驟總是需構成為可抑制金屬柵極電極所造成的金屬污染的工藝。如圖35A至圖35D所示，將多晶硅膜134形成于金屬膜133表面。為了抑制金屬污染，優(yōu)選為使用常壓CVD來形成多晶硅膜134。如圖36A至圖36D所示，將多晶硅膜134予以蝕亥IJ，形成殘存成邊壁狀的多晶硅膜 135,136ο將金屬膜133予以蝕刻。柱狀硅層231、232的側壁的金屬膜受到多晶硅膜135、 136所保護而不會被蝕刻，如圖37Α至圖37D所示，會成為殘存成邊壁狀的金屬膜137、138。將柵極絕緣膜132予以蝕刻。柱狀硅層231、232的側壁的柵極絕緣膜受到多晶硅膜135、136所保護而不會被蝕刻，如圖38A至圖38D所示，會成為殘存成邊壁狀的柵極絕緣膜 140。如圖39A至圖39D所示，將多晶硅膜141形成于形成有電路的表面。為了抑制金屬污染，優(yōu)選為使用常壓CVD來形成多晶硅膜141。于多晶硅膜134、140使用高介電質膜時，此高介電質膜會成為金屬污染的污染源。通過此多晶硅膜141，柵極絕緣膜139與金屬膜137被柱狀硅層231、多晶硅膜 135、141、絕緣膜1 及硬掩模106所覆蓋。此外，柵極絕緣膜140與金屬膜138被柱狀硅層232、多晶硅膜136、141、絕緣膜 129及硬掩模107所覆蓋。S卩，由于污染源的柵極絕緣膜139、140與金屬膜137、138由柱狀硅層231、232與多晶硅層135、136、141、絕緣膜1 及硬掩模106、107所覆蓋，因此可抑制因為包含于柵極絕緣膜139、140與金屬膜137、138的金屬所造成的金屬污染。為了實現上述目的，也可構成為在將金屬膜形成為較厚，并在進行蝕刻使該金屬膜殘存成邊壁狀，且將柵極絕緣膜予以蝕刻之后形成多晶硅膜，且形成柵極絕緣膜與金屬膜由柱狀硅層、多晶硅層、絕緣膜及硬掩模所覆蓋的構造。如圖40A至圖40D所示，將多晶硅膜142形成于形成有電路的表面。為了埋入柱狀硅層231、232之間，優(yōu)選為使用低壓CVD來形成多晶硅膜。由于屬于污染源的柵極絕緣膜與金屬膜被柱狀硅層231、232、多晶硅層135、136、141、絕緣膜1 及硬掩模106、107所覆蓋，因此可使用低壓CVD。如圖41A至圖41D所示，以氧化膜130、131為研磨阻擋層(stopper)進行CMP (化學機械研磨)，且如圖41A至圖41D所示，將多晶硅膜142予以平坦化。由于將多晶硅予以平坦化，因此可抑制CMP裝置的金屬污染。通過蝕刻將氧化膜130、131予以去除。蝕刻后的襯底上的情形如圖42A至圖42D 所示。如圖43A至圖43D所示，將多晶硅膜142予以回蝕(etch back)，將多晶硅膜142 去除至所形成的柵極絕緣膜139、140及柵極電極的形成既定區(qū)域的上端部。通過此回蝕來決定SGT的柵極長度。將柱狀硅層231、232上部側壁的金屬膜137、138予以蝕刻去除。蝕刻后的襯底上的情形如圖44A至圖44D所示。將柱狀硅層231、232上部側壁的柵極絕緣膜139、140予以蝕刻去除。蝕刻后的襯底上的情形如圖45A至圖45D所示。如圖46A至圖46D所示，將氧化膜144形成于形成有電路的面的表面。通過此氧化膜144，以保護柵極電極上面不受到后步驟中所進行的濕處理或干處理影響，因此可抑制柵極長度的變動，即柵極長度的差異或柵極電極上面對于柵極絕緣膜139、140、金屬膜137、 138所造成的損壞。如圖47A至圖47D所示，將氮化膜145形成于氧化膜144的表面。將氮化膜145、氧化膜144予以蝕刻，且如圖48A至圖48D所示，形成殘存成邊壁狀的氮化膜146、147與氧化膜148、149。
由于殘存成邊壁狀的氮化膜146與氧化膜148的膜厚的總和之后成為柵極電極 235的膜厚，而殘存成邊壁狀的氮化膜147與氧化膜149的膜厚的總和之后成為柵極電極 236的膜厚，因此通過調整氧化膜144與氮化膜145的成膜膜厚與回蝕條件，可形成所希望的膜厚的柵極電極。此外，優(yōu)選為殘存成邊壁狀的氮化膜146與氧化膜148的膜厚的總和與柱狀硅層 231的外徑的總和比由柵極絕緣膜139與金屬膜137所構成的圓筒外周的半徑還大，而且， 殘存成邊壁狀的氮化膜147與氧化膜149的膜厚的總和與柱狀硅層232的半徑的總和比由柵極絕緣膜140與金屬膜138所構成的圓筒外周的半徑還大。此時，于柵極蝕刻后，由于金屬膜137、138被多晶硅膜所覆蓋，因此可抑制金屬污染。如圖49A至圖49D所示，將用以形成柵極配線221的阻劑150，至少形成于第1硅層114與第2硅層120之間的多晶硅膜142上。如圖50A至圖50D所示，將多晶硅膜142、141、135、136予以蝕刻，形成柵極電極 235、236、柵極配線221。柵極電極235由金屬膜137與多晶硅膜135、151所構成，而柵極電極236由金屬膜138與多晶硅膜136、152所構成。用以連接柵極電極235、236的柵極配線221由多晶硅膜1；35、151、142、152、136所構成。如圖51A至圖51D所示，將絕緣膜1 予以蝕刻，使ρ+型硅層119與η+型硅層 113的表面露出。將阻劑150予以剝離。剝離后的襯底上的情形如圖52Α至圖52D所示。如圖53Α至圖53D所示，進行氧化，形成氧化膜153、154、155。通過此氧化膜，在之后所進行的硬掩模106、107、及氮化膜146、147的蝕刻時，ρ+型硅層159、η+型硅層157、柵極電極235、236、及柵極配線221受到保護而不會受到濕處理或干處理的蝕刻影響。將硬掩模106、107、氮化膜146、147通過濕處理或干處理予以蝕刻去除。蝕刻后的襯底上的情形如圖54Α至圖54D所示。通過氧化膜148、149，由于柵極電極上面受到保護而不會被濕處理或干處理所影響，因此可抑制柵極長度的變動、即柵極長度的差異或柵極電極上面對于柵極絕緣膜139、140、金屬膜137、138所造成的損壞。此時，由于柵極絕緣膜 139,140與金屬膜137,138被多晶硅膜135、136、151、152、氧化膜148、149、柱狀硅層231、 232及絕緣膜1 所覆蓋，因此可抑制氮化膜濕蝕刻裝置的金屬污染。將氧化膜148、149、153、154、155通過蝕刻予以去除。蝕刻后的襯底上的情形如圖 55A至圖55D所示。如圖56A至圖56D所示將阻劑156形成于柱狀硅層231周圍，該阻劑156用以通過雜質植入將η+型硅層形成于柱狀硅層232的上部。在此步驟的前，也可形成薄的氧化膜作為雜質植入的貫穿(through)氧化膜。如圖57B至圖57C中箭頭所示，在柱狀硅層232上部例如植入砷，而形成η+型硅層157。將相對于襯底為垂直的線設為0度時，植入砷的角度為10度至60度，優(yōu)選為60度的高角度。通過高角度植入砷，η+型硅層157與柵極電極236即具有重疊(overlap)層， 而且，可使該重疊層為最小。將阻劑156予以剝離。剝離后的襯底上的情形如圖58A至圖58D所示。
進行熱處理，將砷予以活性化?；钚曰蟮囊r底上的情形如圖59A至圖59D所示。如圖60A至圖60D所示，將阻劑158形成于柱狀硅層232周圍，該阻劑158用以通過雜質植入將P+型硅層形成于柱狀硅層231的上部。如圖61B及圖61D所示，在柱狀硅層231上部例如植入硼，而形成ρ+型硅層159。 將相對于襯底為垂直的線設為O度時，植入硼的角度為10度至60度，優(yōu)選為60度的高角度。通過高角度植入硼，P+型硅層159與柵極電極235即具有重疊層，而且，可使該重疊層為最小。將阻劑158予以剝離。剝離后的襯底上的情形如圖62Α至圖62D所示。進行熱處理，將硼予以活性化?；钚曰蟮囊r底上的情形如圖63Α至圖63D所示。 通過分別進行η+型硅層157的熱處理與ρ+型硅層159的熱處理，即可易于使各個熱處理條件為最佳化，因此可抑制短溝道效應(short channel effect)，且可抑制泄漏電流。如圖64A至圖64D所示，將氮化膜160形成于形成有電路的面的表面。如圖65A至圖65D所示，將氮化膜160予以蝕刻而形成絕緣膜161，由在柵極電極 235的上部且為柱狀硅層231的上部側壁形成為邊壁狀的氮化膜所構成；絕緣膜162，由在柵極電極236的上部且為柱狀硅層232的上部側壁形成為邊壁狀的氮化膜所構成；絕緣膜 164，由在柵極電極235、236的絕緣膜的側壁形成為邊壁狀的氮化膜所構成；絕緣膜163，由在P+型硅層119的側壁形成為邊壁狀的氮化膜所構成；及絕緣膜165，由在η+型硅層113 的側壁形成為邊壁狀的氮化膜所構成。通過將在柵極電極的上部且為柱狀半導體層的上部側壁形成為邊壁狀的絕緣膜 161、162的厚度設為比柵極絕緣膜139、140的厚度與金屬膜137、138的厚度的總和還厚，柵極絕緣膜140與金屬膜138即被柱狀硅層232、多晶硅膜136、152、絕緣膜1 及絕緣膜162 所覆蓋，此外，柵極絕緣膜139與金屬膜137則被柱狀硅層231、多晶硅膜135、151、絕緣膜 129及絕緣膜161所覆蓋。如圖66A至圖66D所示，將阻劑166形成于柱狀硅層231周圍，該阻劑166用以通過雜質植入將相對于襯底在垂直方向較深的η+型硅層形成于柱狀硅層232上部。通過設為相對于襯底在垂直方向較深的η+型硅層，之后可將金屬硅化合物形成于η+型硅層。若為相對于襯底在垂直方向較淺的η+型硅層，則之后形成的金屬硅化合物會形成于η+型硅層與第1硅層，而成為泄漏電流的原因。如圖67Β及圖67C所示，在柱狀硅層232上部例如植入砷，且將η+型硅層157設為相對于襯底在垂直方向較深。將相對于襯底呈垂直的線設為0度時，優(yōu)選為植入砷的角度為0度至7度的低角度。通過低角度植入砷，即可在nMOS SGT的柱狀硅層上部，形成相對于襯底在垂直方向較深的η+型硅層。將阻劑166予以剝離。剝離后的襯底上的情形如圖68Α至圖68D所示。如圖69Α至圖69D所示，將阻劑167形成于柱狀硅層232周圍，該阻劑167用以通過雜質植入將相對于襯底在垂直方向較深的P+型硅層形成于柱狀硅層231上部。通過設為相對于襯底在垂直方向較深的P+型硅層，之后可將金屬硅化合物形成于P+型硅層。若為相對于襯底在垂直方向較淺的P+型硅層，則之后形成的金屬硅化合物會形成于P+型硅層與第2硅層，而成為泄漏電流的原因。如圖70Β及圖70D所示，在柱狀硅層231上部例如植入硼，且將ρ+型硅層159設為相對于襯底在垂直方向較深。將相對于襯底為垂直的線設為0度時，優(yōu)選為植入硼的角度為0度至7度的低角度。通過低角度植入硼，即可在pMOS SGT的柱狀硅層上部形成相對于襯底在垂直方向較深的P+型硅層。將阻劑167予以剝離。剝離后的襯底上的情形如圖71A至圖71D所示。進行用以將雜質活性化的熱處理。活性化后的情形如圖72A至圖72D所示。將Ni或Co等的金屬予以濺鍍，且施加熱處理，借此如圖73A至圖73D所示，在ρ+ 型硅層119、ρ+型硅層159、柵極電極235、η+型硅層113、η+型硅層157、柵極電極236表面形成金屬硅化合物，且將未反應的金屬膜通過硫酸過氧化氫水混合液或氨過氧化氫混合液予以去除，借此在P+型硅層119表面形成金屬硅化合物168、在ρ+型硅層159表面形成金屬硅化合物169、在柵極電極235、柵極配線221、柵極電極236表面形成金屬硅化合物170、 在η+型硅層113表面形成金屬硅化合物172、在η+型硅層157表面形成金屬硅化合物171。柵極絕緣膜140與金屬膜138被柱狀硅層232、多晶硅膜136、152、絕緣膜1 及絕緣膜162所覆蓋，此外，柵極絕緣膜139與金屬膜137被柱狀硅層231、多晶硅膜135、151、 絕緣膜1 及絕緣膜161所覆蓋，因此金屬膜137、138不會被硫酸過氧化氫水混合液或氨過氧化氫混合液所蝕刻。S卩，通過使用本發(fā)明的構造，即可于柵極電極使用金屬，而可抑制溝道區(qū)域的耗盡化，而且，可使柵極電極低電阻化，且通過金屬硅化合物可進行柵極、源極、漏極的低電阻化。通常，在將M或Co等的金屬進行濺鍍的前，通過稀氟酸將硅層表面的自然氧化膜予以剝離作為前處理。此時，由氧化膜所構成的絕緣膜1 通過形成為邊壁狀于側壁的氮化膜所構成的絕緣膜164來保護而不受稀氟酸的影響。形成氮化膜的接觸部阻擋層173，且沉積層間絕緣膜174，且如圖74A至圖74D所示進行平坦化。如圖75A至圖75D所示，在柱狀硅層231、232的上方，形成用以形成接觸孔的阻劑 175。將層間絕緣膜174予以蝕刻，且如圖76A至圖76D所示在柱狀硅層232上方形成接觸孔176、177。將阻劑175予以剝離。剝離后的襯底上的情形如圖77A至圖77D所示。如圖78A至圖78D所示，在平面狀硅層233、234上方、及柵極配線221上方形成用以形成接觸孔的阻劑178。將層間絕緣膜174予以蝕刻，且如圖79A至圖79D所示在平面狀硅層233、234的上方、及柵極配線221的上方分別形成接觸孔179、180、181。由于以不同步驟形成柱狀硅層231、232上方的接觸孔176、177、與平面狀硅層 233,234的上方及柵極配線221上方的接觸孔179、180、181，因此可分別使用以形成柱狀硅層231、232的上方的接觸孔176、177的蝕刻條件、與用以形成平面狀硅層233、234的上方及柵極配線221的上方的接觸孔179、180、181的蝕刻條件為最佳化。將阻劑178予以剝離。剝離后的襯底上的情形如圖80A至圖80D所示。將接觸孔179、176、180、177、181下的接觸部阻擋層173予以蝕刻。蝕刻后的襯底上的情形如圖81A至圖81D所示。
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如圖82A至圖82D所示，在形成有電路的面的表面，于沉積障壁金屬層182之后， 將金屬183沉積于該障壁金屬層182的上。如圖83A至圖83D所示，以埋設間隙(gap)的方式沉積金屬184。將金屬184、183、障壁金屬層182予以平坦化且予以蝕刻，而如圖84A至圖84D所示形成接觸部226、227、228、229、230。接觸部226由障壁金屬層185、金屬層190、195所構成。接觸部227由障壁金屬層186、金屬層191、196所構成。接觸部228由障壁金屬層187、 金屬層192、197所構成。接觸部229由障壁金屬層188、金屬層193、198所構成。接觸部 230由障壁金屬層189、金屬層194、199所構成。如圖85A至圖85D所示，將障壁金屬層200、金屬層201、障壁金屬層202依序沉積于已平坦化的表面。將用以形成電源配線、輸入配線、輸出配線的阻劑203、204、205、206形成如圖86A 至圖86D所示。將障壁金屬層202、金屬201、障壁金屬層200予以蝕刻，且如圖87A至圖87D所示形成電源配線222、225、輸入配線224、輸出配線223。電源配線222由障壁金屬層207、金屬層208、障壁金屬層209所構成。電源配線225由障壁金屬層216、金屬層217、障壁金屬層218所構。輸入配線224由障壁金屬層213、金屬層214、障壁金屬層215所構成。輸出配線223由障壁金屬層210、金屬層211、障壁金屬層212所構成。將阻劑203、204、205、206予以剝離。剝離后的襯底上的情形如圖88A至圖88D所示。依據以上的制造方法，通過第1及第4絕緣膜，即可制造柵極電極與平面狀硅層之間的寄生電容較少的半導體器件。以上參照一個或一個以上較優(yōu)選的實施例來說明及例示本申請的本質，只要未脫離所揭示的本質，其較優(yōu)選的實施例在配置及細部內容均可作修正，再者，只要未脫離所揭示主題的范圍及旨趣，本案均包含該所有修正及變更。
權利要求
1.一種半導體器件，其特征在于，具備 第1平面狀半導體層；第1柱狀半導體層，形成于所述第1平面狀半導體層上；第1高濃度半導體層，形成于所述第1柱狀半導體層的下部區(qū)域與所述第1平面狀半導體層；第2高濃度半導體層，與所述第1高濃度半導體層相同導電型，且形成于所述第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側壁；第1金屬膜，以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上； 第1半導體膜，以包圍所述第1金屬膜的方式形成于所述第1金屬膜上； 第1柵極電極，由所述第1金屬膜與所述第1半導體膜所構成； 第1絕緣膜，形成于所述第1柵極電極與所述第1平面狀半導體層之間； 第2絕緣膜，與所述第1柵極電極的上面及所述第1柱狀半導體層的上部側壁相接，且以包圍所述第1柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第3絕緣膜，與所述第1柵極電極及所述第1絕緣膜的側壁相接，且以包圍所述第1柵極電極與所述第1絕緣膜的方式形成為邊壁狀； 第1接觸部，形成于所述第1柱狀半導體層上； 第2接觸部，形成于所述第1平面狀半導體層上；及第3接觸部，形成于所述第1柵極電極上；所述第1柵極絕緣膜與所述第1金屬膜由所述第1柱狀半導體層、所述第1半導體膜、 所述第1絕緣膜及所述第2絕緣膜所覆蓋。
2.根據權利要求1所述的半導體器件，其特征在于，所述第2絕緣膜的厚度比所述第1 柵極絕緣膜的厚度與所述第1金屬膜的厚度的總和還厚。
3.根據權利要求1或2所述的半導體器件，其特征在于，具有形成于所述第1高濃度半導體層的上部表面的第1金屬半導體化合物。
4.根據權利要求1或2所述的半導體器件，其特征在于，從所述第1柱狀半導體層的中心至所述第1平面狀半導體層的端的長度，比從所述第1柱狀半導體層的中心至側壁的長度、所述第1柵極絕緣膜的厚度、所述第1柵極電極的厚度及所述第3絕緣膜的厚度的總和還大。
5.根據權利要求1或2所述的半導體器件，其特征在于，具有形成于所述第1柵極電極上面的第3金屬半導體化合物。
6.根據權利要求1或2所述的半導體器件，其特征在于，具有形成于所述第2高濃度半導體層的上面的第2金屬半導體化合物。
7.一種半導體器件，其特征在于，具備第1晶體管與第2晶體管； 所述第1晶體管具備第1平面狀半導體層；第1柱狀半導體層，形成于所述第1平面狀半導體層上；第2導電型第1高濃度半導體層，形成于所述第1柱狀半導體層的下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；第2導電型第2高濃度半導體層，形成于所述第1柱狀半導體層的上部區(qū)域； 第1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側壁；第1金屬膜，以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上； 第1半導體膜，以包圍所述第1金屬膜的方式形成于所述第1金屬膜上； 第1柵極電極，由所述第1金屬膜與所述第1半導體膜所構成； 第1絕緣膜，形成于所述第1柵極電極與所述第1平面狀半導體層之間； 第2絕緣膜，與所述第1柵極電極的上面及所述第1柱狀半導體層的上部側壁相接，且以包圍所述第1柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第3絕緣膜，與所述第1柵極電極及所述第1絕緣膜的側壁相接，且以包圍所述第1柵極電極與所述第1絕緣膜的方式形成為邊壁狀；第1金屬半導體化合物，形成于第1高濃度半導體層中形成于所述第1柱狀半導體層下的區(qū)域的部分的上部表面；第3金屬半導體化合物，形成于所述第1柵極電極上面；及第2金屬半導體化合物，形成于所述第2高濃度半導體層的上面； 所述第2晶體管具備 第2平面狀半導體層；第2柱狀半導體層，形成于所述第2平面狀半導體層上；第1導電型第3高濃度半導體層，形成于所述第2柱狀半導體層的下部區(qū)域與所述第 2平面狀半導體層的所述第2柱狀半導體層下的區(qū)域；第1導電型第4高濃度半導體層，形成于所述第2柱狀半導體層的上部區(qū)域； 第2柵極絕緣膜，以包圍所述第2柱狀半導體層的方式形成于所述第3高濃度半導體層與所述第4高濃度半導體層之間的所述第2柱狀半導體層的側壁；第2金屬膜，以包圍所述第2柵極絕緣膜的方式形成于所述第2柵極絕緣膜上； 第2半導體膜，以包圍所述第2金屬膜的方式形成于所述第2金屬膜上； 第2柵極電極，由所述第2金屬膜與所述第2半導體膜所構成； 第4絕緣膜，形成于所述第2柵極電極與所述第2平面狀半導體層之間； 第5絕緣膜，與所述第2柵極電極的上面及所述第2柱狀半導體層的上部側壁相接，且以包圍所述第2柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第6絕緣膜，與所述第2柵極電極及所述第4絕緣膜的側壁相接，且以包圍所述第2柵極電極與所述第4絕緣膜的方式形成為邊壁狀；第4金屬半導體化合物，形成于所述第3高濃度半導體層中形成于所述第2柱狀半導體層下的區(qū)域的部分的上部表面；第5金屬半導體化合物，形成于所述第2柵極電極上面；及第6金屬半導體化合物，形成于所述第4高濃度半導體層的上面； 所述第1柵極絕緣膜與所述第1金屬膜由第1柱狀半導體層、第1半導體膜、第1絕緣膜及第2絕緣膜所覆蓋；所述第2柵極絕緣膜與第2金屬膜由所述第2柱狀半導體層、所述第2半導體膜、所述第4絕緣膜及所述第5絕緣膜所覆蓋。
8.根據權利要求7所述的半導體器件，其特征在于，所述第1柵極絕緣膜與所述第1金屬膜由以所述第1晶體管為增強型的材料所形成；所述第2柵極絕緣膜與所述第2金屬膜由以所述第2晶體管為增強型的材料所形成。
9.根據權利要求7或8所述的半導體器件，其特征在于，所述第2絕緣膜的厚度比所述第1柵極絕緣膜的厚度與所述第1金屬膜的厚度的總和還厚。
10.根據權利要求7或8所述的半導體器件，其特征在于，從所述第1柱狀半導體層的中心至所述第1平面狀半導體層的端的長度，比從所述第1柱狀半導體層的中心至側壁的長度、所述第1柵極絕緣膜的厚度、所述第1柵極電極的厚度及所述第3絕緣膜的厚度的總和還大。
11.根據權利要求7或8所述的半導體器件，其特征在于，第1導電型為η+型；第2導電型為ρ+型；所述第1與第2柱狀半導體層、及所述第1與第2平面狀半導體層由硅所形成。
12.—種半導體器件的制造方法，用以制造權利要求1所述的半導體器件，其特征在于，該制造方法包括以下步驟準備第1構造體的步驟，該第1構造體具備第1平面狀半導體層；所述第1柱狀半導體層，形成于所述第1平面狀半導體層上；硬掩模，形成于所述第1柱狀半導體層上面；所述第1高濃度半導體層，形成于所述第1柱狀半導體層下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；及第1絕緣膜，形成于所述第1平面狀半導體層上；在所述第1構造體上，依序形成第7絕緣膜、第3金屬膜及第3半導體膜的步驟；將所述第3半導體膜予以蝕刻而使所述第3半導體膜殘存于所述第1柱狀半導體層的側壁成邊壁狀的步驟；將所述第3金屬膜予以蝕刻而使所述第3金屬膜殘存于所述第1柱狀半導體層的側壁成邊壁狀的步驟；第7絕緣膜蝕刻步驟，將所述第7絕緣膜予以蝕刻而使所述第7絕緣膜殘存于所述第 1柱狀半導體層的側壁成邊壁狀；及第4半導體膜形成步驟，在所述第7絕緣膜蝕刻步驟的結果物上形成第4半導體膜。
13.根據權利要求12所述的半導體器件的制造方法，其特征在于，包括以下步驟在所述第4半導體膜形成步驟的結果物中，將所述第4半導體膜與所述第3半導體膜予以平坦化，且進行回蝕以使所述第1金屬膜的上部區(qū)域露出的步驟；第1金屬膜及第1柵極絕緣膜形成步驟，將所述第3金屬膜與所述第7絕緣膜予以蝕刻以使所述第1柱狀半導體層的上部側壁露出，而形成所述第1金屬膜、所述第1柵極絕緣膜；及在所述第1金屬膜及第1柵極絕緣膜形成步驟的結果物上形成第1氧化膜的步驟。
14.一種半導體器件的制造方法，用以制造權利要求1所述的半導體器件，其特征在于，該制造方法包括以下步驟準備第2構造體的步驟，該第2構造體具備第1平面狀半導體層；所述第1柱狀半導體層，形成于所述第1平面狀半導體層上；所述第1高濃度半導體層，形成于所述第1柱狀半導體層下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；第1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1柱狀半導體層中間區(qū)域的側壁；第1金屬膜，以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上；第1 半導體膜，以包圍所述第1金屬膜的方式形成于所述第1金屬膜上；第1柵極電極，由所述第1金屬膜與所述第1半導體膜所構成；及第1絕緣膜，形成于所述第1柵極電極與所述第 1平面狀半導體層之間；及在所述第2構造體上的所述第1柱狀半導體層的上部區(qū)域，在以相對于襯底呈垂直的線為O度時以10度至60度的角度植入雜質，而形成與所述第1高濃度半導體層相同導電型的第2高濃度半導體層的步驟。
15.一種半導體器件的制造方法，用以制造權利要求1所述的半導體器件，其特征在于，該制造方法包括以下步驟準備第3構造體的步驟，該第3構造體具備第1平面狀半導體層；所述第1柱狀半導體層，形成于所述第1平面狀半導體層上；所述第1高濃度半導體層，形成于所述第1柱狀半導體層下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；第2高濃度半導體層，與所述第1高濃度半導體層相同導電型，且形成于所述第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側壁；第1金屬膜，以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上；第1半導體膜，以包圍所述第 1金屬膜的方式形成于所述第1金屬膜上；第1柵極電極，由所述第1金屬膜與所述第1半導體膜所構成；及第1絕緣膜，形成于所述第1柵極電極與所述第1平面狀半導體層之間；在所述第3構造體上形成第8絕緣膜的步驟；及將所述第8絕緣膜予以蝕刻以使所述第8絕緣膜殘存于所述第1柵極電極的上面及所述第1柱狀半導體層的上部側壁成邊壁狀而形成第2絕緣膜的步驟。
16.一種半導體器件的制造方法，用以制造權利要求1所述的半導體器件，其特征在于，該制造方法包括以下步驟準備第4構造體的步驟，該第4構造體具備第1平面狀半導體層；所述第1柱狀半導體層，形成于所述第1平面狀半導體層上；所述第1高濃度半導體層，形成于所述第1柱狀半導體層下部區(qū)域與所述第1平面狀半導體層的所述第1柱狀半導體層下的區(qū)域；第2高濃度半導體層，與所述第1高濃度半導體層相同導電型，且形成于所述第1柱狀半導體層的上部區(qū)域；第1柵極絕緣膜，以包圍所述第1柱狀半導體層的方式形成于所述第1高濃度半導體層與所述第2高濃度半導體層之間的所述第1柱狀半導體層的側壁；第1金屬膜，以包圍所述第1柵極絕緣膜的方式形成于所述第1柵極絕緣膜上；第1半導體膜，以包圍所述第 1金屬膜的方式形成于所述第1金屬膜上；第1柵極電極，由所述第1金屬膜與所述第1半導體膜所構成；第1絕緣膜，形成于所述第1柵極電極與所述第1平面狀半導體層之間；第 2絕緣膜，與所述第1柵極電極的上面及所述第1柱狀半導體層的上部側壁相接，且以包圍所述第1柱狀半導體層的上部區(qū)域的方式形成為邊壁狀；第3絕緣膜，與所述第1柵極電極及所述第1絕緣膜的側壁相接，且以包圍所述第1柵極電極與所述第1絕緣膜的方式形成為邊壁狀；及第1柵極配線，連接于所述第1柵極電極；接觸部阻擋層形成步驟，在上述第4構造體上形成接觸部阻擋層；以埋入所述接觸部阻擋層形成步驟的結果物的方式形成層間絕緣膜的步驟； 除了所述第1柱狀半導體層上以外，在所述層間絕緣膜上形成第1阻劑的步驟； 將所述層間絕緣膜予以蝕刻而在所述層間絕緣膜形成第1接觸孔的步驟； 第1阻劑去除步驟，將所述第1阻劑予以去除；除了所述第1平面狀半導體層上與所述第1柵極配線上以外，在所述第1阻劑去除步驟的結果物上形成第2阻劑的步驟；將所述層間絕緣膜予以蝕刻，而在所述層間絕緣膜形成所述第1平面狀半導體層上的第2接觸孔、與所述第1柵極配線上的第3接觸孔的步驟； 將所述第2阻劑予以去除的步驟；在所述第1接觸孔、所述第2接觸孔及所述第3接觸孔分別形成配置于所述第1柱狀半導體層上的第1接觸部、配置于所述第1平面狀半導體層上的第2接觸部、及配置于所述第1柵極配線上的第3接觸部。
全文摘要
本發(fā)明公開了一種半導體器件及其制造方法。本發(fā)明的目的在提供一種既具有良好特性，又具有抑制半導體工藝中對于半導體制造裝置與半導體器件所造成的金屬污染的構造的半導體器件及其制造方法。本發(fā)明的半導體器件為nMOS SGT，由在垂直配置于第1平面狀硅層上的第1柱狀硅層表面并排配置的第1n+型硅層、包含金屬的第1柵極電極、及第2n+型硅層所構成。再者，第1絕緣膜配置于第1柵極電極與第1平面狀硅層之間，而第2絕緣膜配置于第1柵極電極的上面。此外，包含金屬的第1柵極電極由第1n+型硅層、第2n+型硅層、第1絕緣膜、及第2絕緣膜所包圍。
文檔編號H01L21/8238GK102290441SQ20111015194
公開日2011年12月21日 申請日期2011年6月1日 優(yōu)先權日2010年6月15日
發(fā)明者中村廣記, 姜禹, 崔敬仁, 工藤智彥, 布德哈拉久·卡維沙·戴維, 布里日捏茲索夫·維拉地米爾, 新井紳太郎, 星拿伐布, 李伊索, 李翔, 沈南勝, 舛岡富士雄, 陳智賢 申請人:日本優(yōu)尼山帝斯電子株式會社