專利名稱：自對(duì)準(zhǔn)溝道摻雜抑制cmos短溝道效應(yīng)及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體制造工藝，尤其涉及一種自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法。
背景技術(shù)：
短溝道效應(yīng)(Short Channel Effect)是CMOS器件溝道長(zhǎng)度縮小時(shí)常見的現(xiàn)象， 它會(huì)造成閾值電壓漂移，源漏穿通、DIBL ( Drain induction barrier lower，漏極感應(yīng)勢(shì)壘降低)(較高漏壓下)等特性，嚴(yán)重時(shí)會(huì)造成CMOS器件性能失效。SCE可以用Yau提出的電荷共享模型來解釋
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即當(dāng)溝道變短時(shí)，源襯、漏襯PN結(jié)分享溝道耗盡區(qū)電荷與溝道總電荷的比例將增大， 從而導(dǎo)致柵控能力下降。根據(jù)電荷共享模型推導(dǎo)出的閾值電壓漂移公式，抑制SCE的常規(guī)方法為以下三種提高減小tox，溝道摻雜濃度Nb，減小源襯、漏襯PN結(jié)的結(jié)深Xj。其中，圖1是本發(fā)明背景技術(shù)中Xdm的示意圖，請(qǐng)參見圖1，針對(duì)Xdm的調(diào)節(jié)，即溝道摻雜濃度Nb的調(diào)節(jié)，傳統(tǒng)方法是在溝道下面進(jìn)行埋層重?fù)诫s，它一般是針對(duì)整個(gè)有源區(qū)進(jìn)行埋層重?fù)诫s，即源漏區(qū)也接收到這層摻雜，該雜質(zhì)與源漏摻雜類型相反，可能這會(huì)帶來以下副作用(side effects) :1、會(huì)對(duì)源漏摻雜進(jìn)行補(bǔ)償，造成源漏寄生電阻值增大；2、會(huì)影響源襯、漏襯PN結(jié)的側(cè)面輪廓(profile)，造成它們的反偏漏電流增大；3、可能會(huì)增大源襯、漏襯PN結(jié)的結(jié)深Xj，從而對(duì)抑制SCE起反作用。

發(fā)明內(nèi)容
本發(fā)明公開了一種自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，用以解決現(xiàn)有技術(shù)中1、會(huì)對(duì)源漏摻雜進(jìn)行補(bǔ)償，造成源漏寄生電阻值增大；2、會(huì)影響源襯、漏襯 PN結(jié)的profile，造成它們的反偏漏電流增大；3、可能會(huì)增大源襯、漏襯PN結(jié)的結(jié)深Xj，從而對(duì)抑制SCE起反作用的問題。本發(fā)明的上述目的是通過以下技術(shù)方案實(shí)現(xiàn)的
一種自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，在一硅基板中形成有通過后柵極工藝制成的包含一第一晶體管和一第二晶體管的后柵極高介電常數(shù)雙MOS結(jié)構(gòu)，其中，包括以下步驟
步驟a 將第一晶體管器件的第一晶體管柵槽和第二晶體管器件的第二晶體管柵槽內(nèi)的樣本柵去除，在去除第一晶體管柵槽和第二晶體管柵槽內(nèi)的樣本柵的過程中將薄氧化層保留；
步驟b:在第一晶體管和第二晶體管上旋涂光刻膠，將第一晶體管柵槽和第二晶體管柵槽填充；
步驟c 進(jìn)行光刻，去除第一晶體管器件上覆蓋的光刻膠，并去除第一晶體管柵槽內(nèi)的光刻膠；
步驟d 在第一晶體管柵槽內(nèi)注入受主雜質(zhì)，使第一晶體管溝道下形成第一埋層重?fù)?br> 雜；
步驟e 去除第二晶體管上以及第二晶體管柵槽內(nèi)剩余的光刻膠； 步驟f 在第一晶體管和第二晶體管上再次旋涂光刻膠，將第一晶體管柵槽和第二晶體管柵槽填充；
步驟g 再次進(jìn)行光刻，去除第二晶體管器件上覆蓋的光刻膠，并去除第二晶體管柵槽內(nèi)的光刻膠；
步驟h 在第二晶體管柵槽內(nèi)注入施主雜質(zhì)，使第二晶體管溝道下形成第二埋層重?fù)?br> 雜；
步驟i 去除第一晶體管上以及第一晶體管柵槽內(nèi)剩余的光刻膠；
步驟j 進(jìn)行退火，以激活注入離子；
步驟k 進(jìn)行常規(guī)的后柵極高介電常數(shù)器件制備工藝。如上所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其中，將硅基板設(shè)置為P型硅基板。如上所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其中，將第一晶體管設(shè)置為NMOS管，將第二晶體管設(shè)置為PMOS管。如上所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其中，在步驟a 中，進(jìn)行濕法刻蝕，將第一晶體管柵槽和第二晶體管柵槽內(nèi)的樣本柵去除。如上所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其中，在步驟d 中注入B、BF2、BE、In離子作為受主雜
如上所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其中，在步驟h 中注入P、As離子作為施主雜質(zhì)。如上所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其中，步驟j中進(jìn)行快速熱退火、峰值退火或瞬間退火以激活注入離子。綜上所述，由于采用了上述技術(shù)方案，本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法解決了現(xiàn)有技術(shù)中1、會(huì)對(duì)源漏摻雜進(jìn)行補(bǔ)償，造成源漏寄生電阻值增大； 2、會(huì)影響源襯、漏襯PN結(jié)的profile，造成它們的反偏漏電流增大；3、可能會(huì)增大源襯、漏襯PN結(jié)的結(jié)深Xj，從而對(duì)抑制SCE起反作用的問題。本發(fā)明實(shí)現(xiàn)了 CMOS器件溝道區(qū)自對(duì)準(zhǔn)摻雜，形成溝道下重?fù)诫s埋層，而源漏區(qū)域不受影響，從而有效抑制短溝道效應(yīng)，提升了器件的性能。


通過閱讀參照以下附圖對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明及其特征、外形和優(yōu)點(diǎn)將會(huì)變得更明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未刻意按照比例繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。圖1是本發(fā)明背景技術(shù)中Xdm的示意圖；圖2是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟a后的結(jié)構(gòu)示意圖3是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟c后的結(jié)構(gòu)示意圖4是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟g后的結(jié)構(gòu)示意圖5是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟j后的結(jié)構(gòu)示意圖6是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟k后的結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步的說明 一種自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其中，
在一硅基板上形成一包含一第一晶體管110和一第二晶體管120的后柵極高介電常數(shù) CMOS結(jié)構(gòu)；其中，將襯底設(shè)置為P型硅基板。進(jìn)一步的，將第一晶體管110設(shè)置為NMOS管，將第二晶體管120設(shè)置為PMOS管。圖2是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟a 后的結(jié)構(gòu)示意圖，請(qǐng)參見圖2，步驟a:將第一晶體管110器件的第一晶體管柵槽1130和第二晶體管120器件的第二晶體管柵槽1230內(nèi)的樣本柵去除；
其中，通過進(jìn)行濕法刻蝕，將第一晶體管柵槽1130和第二晶體管柵槽1230內(nèi)的樣本柵去除。進(jìn)一步的，在步驟a去除第一晶體管柵槽1130和第二晶體管柵槽1230內(nèi)的樣本柵的過程中將薄氧化層保留，也就是說，將第一晶體管柵槽1130底部的薄氧化層1131和第二晶體管柵槽1230底部的薄氧化層1231保留。步驟b 在第一晶體管110和第二晶體管120上旋涂光刻膠，將第一晶體管柵槽 1130和第二晶體管柵槽1230填充；
圖3是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟c后的結(jié)構(gòu)示意圖，請(qǐng)參見圖3，步驟c 進(jìn)行光刻，去除第一晶體管110器件上覆蓋的光刻膠，并去除第一晶體管柵槽1130內(nèi)的光刻膠；
步驟d 在第一晶體管柵槽1130內(nèi)注入受主雜質(zhì)，使第一晶體管110溝道下形成第一埋層重?fù)诫s111，第一埋層重?fù)诫s111只形成在第一晶體管110溝道下，并不會(huì)對(duì)源區(qū)和漏區(qū)產(chǎn)生影響，從而有效的抑制了短溝道效應(yīng)；
其中，注入B、BF2、BE、In離子作為受主雜質(zhì)，致使NMOS溝道下形成第一埋層重?fù)诫s 111，而源漏區(qū)域不受影響。步驟e 去除光刻膠，將覆蓋在第二晶體管120及第二晶體管柵槽1230內(nèi)的剩余的光刻膠去除；
步驟f:在第一晶體管Iio和第二晶體管120上再次旋涂光刻膠，將第一晶體管柵槽 1130和第二晶體管柵槽1230填充；圖4是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟g后的結(jié)構(gòu)示意圖，請(qǐng)參見圖4，步驟g:再次進(jìn)行光刻，去除第二晶體管120器件上覆蓋的光刻膠， 并去除第二晶體管柵槽1230內(nèi)的光刻膠；
步驟h 在第二晶體管柵槽1230內(nèi)注入施主雜質(zhì)，使第二晶體管120溝道下形成第二埋層重?fù)诫s121，第二埋層重?fù)诫s121只形成在第二晶體管120溝道下，并不會(huì)對(duì)源區(qū)和漏區(qū)產(chǎn)生影響，從而有效的抑制了短溝道效應(yīng)；
在步驟h中注入P、As離子作為施主雜質(zhì)，致使PMOS溝道下形成第二埋層重?fù)诫s121， 而源漏區(qū)域不受影響
步驟i 再次去除光刻膠，將覆蓋在第一晶體管110及第一晶體管柵槽1130內(nèi)的剩余的光刻膠去除；
圖5是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟j后的結(jié)構(gòu)示意圖，請(qǐng)參見圖5，步驟j 進(jìn)行退火，以激活注入第一晶體管柵槽1130下方的第一埋層重?fù)诫s111離子和第二晶體柵槽1230下方的第二埋層重?fù)诫s121 ；
步驟j中可以通過進(jìn)行快速熱退火、峰值退火或瞬間退火以激活注入離子。圖6是本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法的完成步驟k 后的結(jié)構(gòu)示意圖，請(qǐng)參見圖6，步驟k:進(jìn)行常規(guī)的后柵極高介電常數(shù)器件制備工藝，其后續(xù)工藝與現(xiàn)有技術(shù)相同，故不予贅述。綜上所述，本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法解決了現(xiàn)有技術(shù)中1、會(huì)對(duì)源漏摻雜進(jìn)行補(bǔ)償，造成源漏寄生電阻值增大；2、會(huì)影響源襯、漏襯PN結(jié)的profile，造成它們的反偏漏電流增大；3、可能會(huì)增大源襯、漏襯PN結(jié)的結(jié)深Xj，從而對(duì)抑制SCE起反作用的問題，本發(fā)明實(shí)現(xiàn)了 CMOS器件溝道區(qū)自對(duì)準(zhǔn)摻雜，形成溝道下重?fù)诫s埋層，而源漏區(qū)域不受影響，從而有效抑制短溝道效應(yīng)，提升了器件的性能。本領(lǐng)域技術(shù)人員應(yīng)該理解，本領(lǐng)域技術(shù)人員結(jié)合現(xiàn)有技術(shù)以及上述實(shí)施例可以實(shí)現(xiàn)所述變化例，在此不予贅述。這樣的變化例并不影響本發(fā)明的實(shí)質(zhì)內(nèi)容，在此不予贅述。以上對(duì)本發(fā)明的較佳實(shí)施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述特定實(shí)施方式，其中未盡詳細(xì)描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實(shí)施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例，這并不影響本發(fā)明的實(shí)質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，在一硅基板中形成有通過后柵極工藝制成的包含一第一晶體管和一第二晶體管的后柵極高介電常數(shù)雙MOS 結(jié)構(gòu)，其特征在于，包括以下步驟步驟a 將第一晶體管器件的第一晶體管柵槽和第二晶體管器件的第二晶體管柵槽內(nèi)的樣本柵去除，在去除第一晶體管柵槽和第二晶體管柵槽內(nèi)的樣本柵的過程中將薄氧化層保留；步驟b:在第一晶體管和第二晶體管上旋涂光刻膠，將第一晶體管柵槽和第二晶體管柵槽填充；步驟c 進(jìn)行光刻，去除第一晶體管器件上覆蓋的光刻膠，并去除第一晶體管柵槽內(nèi)的光刻膠；步驟d 在第一晶體管柵槽內(nèi)注入受主雜質(zhì)，使第一晶體管溝道下形成第一埋層重?fù)诫s；步驟e 去除第二晶體管上以及第二晶體管柵槽內(nèi)剩余的光刻膠； 步驟f 在第一晶體管和第二晶體管上再次旋涂光刻膠，將第一晶體管柵槽和第二晶體管柵槽填充；步驟g 再次進(jìn)行光刻，去除第二晶體管器件上覆蓋的光刻膠，并去除第二晶體管柵槽內(nèi)的光刻膠；步驟h 在第二晶體管柵槽內(nèi)注入施主雜質(zhì)，使第二晶體管溝道下形成第二埋層重?fù)诫s；步驟i 去除第一晶體管上以及第一晶體管柵槽內(nèi)剩余的光刻膠；步驟j 進(jìn)行退火，以激活注入離子；步驟k 進(jìn)行常規(guī)的后柵極高介電常數(shù)器件制備工藝。
2.根據(jù)權(quán)利要求1所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其特征在于，將硅基板設(shè)置為P型硅基板。
3.根據(jù)權(quán)利要求1所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其特征在于，將第一晶體管設(shè)置為NMOS管，將第二晶體管設(shè)置為PMOS管。
4.根據(jù)權(quán)利要求1所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其特征在于，在步驟a中，進(jìn)行濕法刻蝕，將第一晶體管柵槽和第二晶體管柵槽內(nèi)的樣本柵去除。
5.根據(jù)權(quán)利要求1所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其特征在于，在步驟d中注入B、BF2、BE、In離子作為受主雜質(zhì)。
6.根據(jù)權(quán)利要求1所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其特征在于，在步驟h中注入P、As離子作為施主雜質(zhì)。
7.根據(jù)權(quán)利要求1所述的自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法，其特征在于，在步驟j中進(jìn)行快速熱退火、峰值退火或瞬間退火以激活注入離子。
全文摘要
本發(fā)明自對(duì)準(zhǔn)溝道摻雜抑制CMOS短溝道效應(yīng)及其制備方法解決了現(xiàn)有技術(shù)中1、會(huì)對(duì)源漏摻雜進(jìn)行補(bǔ)償，造成源漏寄生電阻值增大；2、會(huì)影響源襯、漏襯PN結(jié)的profile，造成它們的反偏漏電流增大；3、可能會(huì)增大源襯、漏襯PN結(jié)的結(jié)深Xj，從而對(duì)抑制SCE起反作用的問題，本發(fā)明實(shí)現(xiàn)了CMOS器件溝道區(qū)自對(duì)準(zhǔn)摻雜，形成溝道下重?fù)诫s埋層，而源漏區(qū)域不受影響，從而有效抑制短溝道效應(yīng)，提升了器件的性能。
文檔編號(hào)H01L21/8238GK102427062SQ20111020646
公開日2012年4月25日 申請(qǐng)日期2011年7月22日 優(yōu)先權(quán)日2011年7月22日
發(fā)明者毛剛, 邱慈云, 陳玉文, 黃曉櫓 申請(qǐng)人:上海華力微電子有限公司