專利名稱：半導(dǎo)體器件和堆疊半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本技術(shù)涉及半導(dǎo)體器件，更具體地，涉及具有包括其中提供并且在堆疊半導(dǎo)體裝置中堆疊的貫通電極的結(jié)構(gòu)的半導(dǎo)體器件以及通過(guò)堆疊這樣的半導(dǎo)體器件配置的堆疊半導(dǎo)體裝置。
背景技術(shù)：
作為包括多個(gè)半導(dǎo)體芯片的集成半導(dǎo)體裝置，其中堆疊半導(dǎo)體芯片的堆疊半導(dǎo)體裝置是已知的。在堆疊半導(dǎo)體器件中，例如與其中在平面中排列半導(dǎo)體芯片的集成半導(dǎo)體裝置相比，可以顯著減少用于半導(dǎo)體芯片的安裝區(qū)域。此外，在堆疊半導(dǎo)體裝置中，已經(jīng)提出在半導(dǎo)體芯片中形成稱為TSV(貫通硅通孔 (Through-Silicon Via))的貫通電極，并且開(kāi)發(fā)來(lái)實(shí)現(xiàn)其實(shí)際應(yīng)用。通過(guò)在半導(dǎo)體芯片中形成貫通電極，變得可以通過(guò)將堆疊半導(dǎo)體裝置中的貫通電極相互連接而在各芯片之間布置接線(wiring line)。這消除了對(duì)通過(guò)引線接合(wire bonding)的需要。根據(jù)引線接合，因?yàn)楸仨殢陌雽?dǎo)體芯片的端部引出接線，所以半導(dǎo)體芯片之間的連接(connection)的數(shù)量限制為大約100到200。相反，在貫通電極的情況下，在半導(dǎo)體芯片中可以以例如幾十μm的距離形成它們。因此，可以容易地在一個(gè)半導(dǎo)體芯片中形成超過(guò)1000個(gè)貫通電極。結(jié)果，還可以將到不同半導(dǎo)體芯片的連接的數(shù)量增加到1000或更多。為了制造包括如上所述的貫通電極的堆疊半導(dǎo)體裝置，需要測(cè)試貫通電極之間的連接以確定它們是否良好。已知邊界掃描方法是用于測(cè)試半導(dǎo)體芯片之間的連接是否良好的技術(shù)之一。邊界掃描方法被標(biāo)準(zhǔn)化為IEEE標(biāo)準(zhǔn)1149. 1標(biāo)準(zhǔn)測(cè)試訪問(wèn)端口和邊界掃描架構(gòu)(IEEE Standard 1149. 1 Stand Test Access Port and Boundary-Scan Architecture) 0該邊界掃描標(biāo)準(zhǔn)已經(jīng)由JTAG (聯(lián)合測(cè)試行動(dòng)組)標(biāo)準(zhǔn)化。在根據(jù)邊界掃描的測(cè)試中，在成為測(cè)試對(duì)象的半導(dǎo)體芯片中預(yù)先并入準(zhǔn)備用于邊界掃描的內(nèi)部電路。該內(nèi)部電路也稱為邊界掃描單元，并且例如對(duì)應(yīng)于用于將半導(dǎo)體芯片連接到外部電路的每個(gè)端子來(lái)提供。然后，控制邊界掃描單元以在通過(guò)菊花鏈將這樣的半導(dǎo)體芯片相互連接的同時(shí)，從外部電路輸入信號(hào)或輸出信號(hào)到外部電路，從而判定半導(dǎo)體器件之間的連接是否良好。此外，如下所述的現(xiàn)有技術(shù)已知為堆疊半導(dǎo)體裝置的半導(dǎo)體芯片之間的連接測(cè)試。具體地，用于傳導(dǎo)檢查的二極管元件在其陰極連接到每個(gè)半導(dǎo)體芯片中的每個(gè)內(nèi)部端子，即，貫通電極。此外，共同連接到一個(gè)半導(dǎo)體芯片中的各二極管的陽(yáng)極的外部端子提供在不同層的半導(dǎo)體芯片的每個(gè)上。此外，為半導(dǎo)體芯片之間相互連接的貫通電極的接線的每個(gè)提供專用于傳導(dǎo)測(cè)試的端子。然后，預(yù)定電壓施加到外部端子的每個(gè)和專用于傳導(dǎo)測(cè)試的端子的每個(gè)的組合，以便選擇和驅(qū)動(dòng)一個(gè)二極管元件。測(cè)量流過(guò)以此方式驅(qū)動(dòng)的二極管元件的電流的值，以判定對(duì)應(yīng)于二極管元件的貫通電極的連接狀態(tài)(參考日本專利申請(qǐng)公開(kāi)No. 2009-139273，特別是圖1)。

發(fā)明內(nèi)容
然而，如果通過(guò)上述邊界掃描方法的連接測(cè)試實(shí)際應(yīng)用于其中使用貫通電極執(zhí)行半導(dǎo)體芯片之間的連接(wiring)的堆疊半導(dǎo)體裝置，則為半導(dǎo)體芯片的貫通電極的每個(gè)安裝邊界掃描單元。因此，在每個(gè)半導(dǎo)體芯片中安裝的邊界掃描單元的數(shù)量變?yōu)楦髷?shù)量， 例如，超過(guò)1000。例如，邊界掃描單元由如復(fù)用器、觸發(fā)器和選擇器的電路形成，并且例如由相對(duì)大數(shù)量(如10個(gè)或更多)的邏輯門(其中使用NAND門)形成。這顯著增加了半導(dǎo)體芯片的電路規(guī)模。此外，在邊界掃描的情況下，因?yàn)閷?duì)每個(gè)貫通電極執(zhí)行以下操作，其中在移位數(shù)據(jù)的同時(shí)輸入和輸出不同比特值的數(shù)據(jù)，所以測(cè)試時(shí)間變得非常長(zhǎng)，并且這增加了成本。同時(shí)，在包括用于傳導(dǎo)測(cè)試的二極管元件的現(xiàn)有技術(shù)中，因?yàn)榭梢灾辉黾佣O管作為要為用于測(cè)試的每個(gè)貫通電極增加的電路，電路規(guī)模的增加可以很小。然而，在所述現(xiàn)有技術(shù)的情況下，必須為半導(dǎo)體芯片之間的貫通電極的每個(gè)接線提供外部端子。相應(yīng)地，實(shí)際上必須提供對(duì)應(yīng)于外部端子的數(shù)量(其例如為1000或更多)的大量管腳端子。因?yàn)榭梢苑胖糜糜跍y(cè)試的管腳端子的區(qū)域限制在堆疊半導(dǎo)體裝置中，所以優(yōu)選管腳端子的數(shù)量最小化。因此，期望提供一種半導(dǎo)體器件和堆疊半導(dǎo)體裝置，通過(guò)其在測(cè)試包括貫通電極的半導(dǎo)體芯片之間的連接是否良好的同時(shí)，可以實(shí)現(xiàn)電路規(guī)模增加的抑制、測(cè)試時(shí)間的減少、管腳端子的數(shù)量的減少等。根據(jù)一個(gè)實(shí)施例，提供了一種半導(dǎo)體器件，包括貫通電極，其在垂直方向上形成以便延伸貫通半導(dǎo)體器件；串聯(lián)電路部分，其由連續(xù)地串聯(lián)連接的多個(gè)測(cè)試準(zhǔn)備開(kāi)關(guān)形成， 并且由通過(guò)堆疊在上層側(cè)或下層側(cè)的不同半導(dǎo)體器件的預(yù)定不同層貫通電極傳輸?shù)剿鲐炌姌O的驅(qū)動(dòng)電壓驅(qū)動(dòng)；以及一對(duì)測(cè)試端子，其連接到所述串聯(lián)電路部分的端部，并且適配用于測(cè)量所述串聯(lián)電路部分的傳導(dǎo)。在所述半導(dǎo)體器件中，通過(guò)從不同半導(dǎo)體器件施加驅(qū)動(dòng)電壓到所述半導(dǎo)體器件來(lái)測(cè)量串聯(lián)電路部分的傳導(dǎo)，可以測(cè)試不同層的半導(dǎo)體器件之間的是否連接?？梢耘渲盟霭雽?dǎo)體器件，使得所述測(cè)試準(zhǔn)備開(kāi)關(guān)是響應(yīng)于柵極電壓的施加而置于導(dǎo)通狀態(tài)的第一晶體管，并且所述第一晶體管在其柵極連接到所述貫通電極。在所述半導(dǎo)體器件中，由晶體管形成測(cè)試準(zhǔn)備開(kāi)關(guān)。所述半導(dǎo)體器件還可以包括插入在所述第一晶體管的每一個(gè)的柵極和地之間的電阻器。在所述半導(dǎo)體器件中，在連接到第一晶體管的柵極的貫通電極的連接不好的情況下，第一晶體管的柵極電勢(shì)固定為地。此外，可以配置所述半導(dǎo)體器件，使得所述電阻器是第二電阻器，其響應(yīng)于柵極電壓的施加被驅(qū)動(dòng)以便產(chǎn)生預(yù)定電阻值。在所述半導(dǎo)體器件中，驅(qū)動(dòng)晶體管以形成電阻器。此外，可以配置所述半導(dǎo)體器件，使得所述串聯(lián)電路部分包括多個(gè)分割串聯(lián)電路部分，其通過(guò)連續(xù)地串聯(lián)連接相互不重疊的那些所述第一晶體管形成，并且所述半導(dǎo)體器件還包括選擇電路，適配為選擇所述分割串聯(lián)電路部分之一作為選擇的對(duì)象；以及驅(qū)動(dòng)電路部分，適配為驅(qū)動(dòng)插入在地和形成選擇作為測(cè)量對(duì)象的分割串聯(lián)電路部分的那些第一晶體管的柵極之間的所述第二晶體管。在所述半導(dǎo)體器件中，對(duì)于分割串聯(lián)電路部分中的每個(gè)選擇的分割串聯(lián)電路部分測(cè)量傳導(dǎo)。根據(jù)第二實(shí)施例，提供了一種半導(dǎo)體器件，包括貫通電極，其在垂直方向上形成以便延伸貫通半導(dǎo)體器件；串聯(lián)電路部分，其由連續(xù)地串聯(lián)連接的多個(gè)測(cè)試準(zhǔn)備開(kāi)關(guān)形成， 并且由通過(guò)堆疊在上層側(cè)或下層側(cè)的不同半導(dǎo)體器件的不同層貫通電極傳輸?shù)剿鲐炌姌O的驅(qū)動(dòng)電壓驅(qū)動(dòng)；一對(duì)測(cè)試端子，其連接到所述串聯(lián)電路部分的端部，并且適配用于測(cè)量所述串聯(lián)電路部分的傳導(dǎo)；以及驅(qū)動(dòng)電壓施加部分，適配為施加驅(qū)動(dòng)電壓到所述貫通電極，所述驅(qū)動(dòng)電壓用于驅(qū)動(dòng)在不同半導(dǎo)體器件的特定一個(gè)中提供的測(cè)試準(zhǔn)備開(kāi)關(guān)。在所述半導(dǎo)體器件中，一個(gè)半導(dǎo)體器件具有通過(guò)其執(zhí)行傳導(dǎo)測(cè)量的串聯(lián)電路部分和施加驅(qū)動(dòng)電壓的驅(qū)動(dòng)電壓施加部分的功能。可以配置所述半導(dǎo)體器件，使得所述測(cè)試準(zhǔn)備開(kāi)關(guān)是響應(yīng)于柵極電壓的施加而置于導(dǎo)通狀態(tài)的第一晶體管，并且所述第一晶體管在其柵極連接到所述貫通電極，以及所述驅(qū)動(dòng)電壓施加部分是插入在所述貫通電極和用于驅(qū)動(dòng)電壓的信號(hào)線之間的第三晶體管，并且第三晶體管適配為響應(yīng)于柵極電壓的施加而置于導(dǎo)通狀態(tài)。在所述半導(dǎo)體器件中，測(cè)試準(zhǔn)備開(kāi)關(guān)和驅(qū)動(dòng)電壓施加部分每個(gè)由晶體管形成。此外，所述半導(dǎo)體器件還可以包括第二晶體管，其插入在所述第一晶體管的柵極和地之間，并且響應(yīng)于柵極電壓的施加被驅(qū)動(dòng)以便產(chǎn)生預(yù)定電阻值。在所述半導(dǎo)體器件中， 在連接到第一晶體管的柵極的貫通電極的連接不好的情況下，第一晶體管的柵極電勢(shì)固定為地。此外，可以配置所述半導(dǎo)體器件，使得所述第二晶體管和所述第三晶體管并聯(lián)插入在所述第一晶體管的柵極和輸入控制電壓的端子之間，所述控制電壓在驅(qū)動(dòng)電壓的電勢(shì)和地電勢(shì)之間切換。在所述半導(dǎo)體器件中，通過(guò)切換到端子的控制電壓，執(zhí)行第二晶體管的操作和第三晶體管的操作之間的切換?；蛘撸霭雽?dǎo)體器件還可以包括模式切換晶體管，其插入在對(duì)應(yīng)于正常操作工作的正常操作準(zhǔn)備電路部分和所述貫通電極之間，并且適配為響應(yīng)于柵極電壓的施加而在導(dǎo)通和截止?fàn)顟B(tài)之間切換，所述模式切換晶體管響應(yīng)于將所述第三晶體管置于導(dǎo)通狀態(tài)的柵極電壓的施加而置于截止?fàn)顟B(tài)。在所述半導(dǎo)體器件中，通過(guò)控制第三晶體管為導(dǎo)通狀態(tài)， 同時(shí)阻斷正常操作準(zhǔn)備電路部分和貫通電極之間的信號(hào)線。根據(jù)第三實(shí)施例，提供了一種堆疊半導(dǎo)體裝置，包括相互堆疊的至少第一半導(dǎo)體器件和第二半導(dǎo)體器件。所述第一半導(dǎo)體器件包括第一貫通電極，其在垂直方向上形成以便延伸貫通第一半導(dǎo)體器件；串聯(lián)電路部分，其由連續(xù)地串聯(lián)連接的多個(gè)測(cè)試準(zhǔn)備開(kāi)關(guān)形成，并且由通過(guò)從所述第二半導(dǎo)體器件到所述第一半導(dǎo)體器件的貫通電極的連接而傳輸?shù)剿龅谝回炌姌O的驅(qū)動(dòng)電壓驅(qū)動(dòng)；以及一對(duì)測(cè)試端子，其連接到所述串聯(lián)電路部分的端部，并且適配用于測(cè)量所述串聯(lián)電路部分的傳導(dǎo)。所述第二半導(dǎo)體器件包括第二貫通電極，其在垂直方向上形成以便延伸貫通第二半導(dǎo)體器件，并且通過(guò)從所述第二半導(dǎo)體器件到所述第一半導(dǎo)體器件的貫通電極的連接而連接到所述第一貫通電極；以及驅(qū)動(dòng)電壓施加部分，適配為施加驅(qū)動(dòng)電壓到所述第二貫通電極。在所述堆疊半導(dǎo)體裝置中，通過(guò)從第二半導(dǎo)體器件施加驅(qū)動(dòng)電壓以測(cè)試第一半導(dǎo)體器件中的串聯(lián)電路部分的傳導(dǎo)，測(cè)試了從第一半導(dǎo)體器件到第二半導(dǎo)體器件的不同層之間的連接是否良好。在所述半導(dǎo)體器件和堆疊半導(dǎo)體裝置的情況下，可以實(shí)現(xiàn)以下較好優(yōu)點(diǎn)在測(cè)試包括貫通電極的半導(dǎo)體芯片之間的連接是否良好的同時(shí)，可以實(shí)現(xiàn)電路規(guī)模增加的抑制、 測(cè)試時(shí)間的減少、管腳端子的數(shù)量的減少等。結(jié)合附圖，從下面的描述和權(quán)利要求中，本技術(shù)的上述和其他特征和優(yōu)點(diǎn)將變得明顯，附圖中，相同部分或元件用相同參考標(biāo)號(hào)表示。


圖1是示出根據(jù)第一實(shí)施例的芯片的基本配置示例的示意圖；圖2是示出圖1所示的基本配置中插入下拉電阻器的配置示例的示意圖；圖3是示出實(shí)際應(yīng)用圖1所示的芯片的電路配置示例的示意圖；圖4是示出根據(jù)第二實(shí)施例的芯片的基本配置示例的示意圖；圖5是示出實(shí)際應(yīng)用圖4所示的芯片的電路配置示例的示意圖；圖6是示出實(shí)際應(yīng)用根據(jù)第三實(shí)施例的芯片的電路配置示例的示意圖；圖7是示出實(shí)際應(yīng)用根據(jù)第四實(shí)施例的芯片的電路配置示例的示意圖；以及圖8是圖示各實(shí)施例和現(xiàn)有技術(shù)方法之間的管腳端子數(shù)量、電路量、測(cè)試時(shí)間和在不同層中不同的貫通電極安排的簡(jiǎn)便度的比較。
具體實(shí)施例方式下面，描述公開(kāi)的技術(shù)的實(shí)施例。將按照以下順序給出描述。1.第一實(shí)施例(通過(guò)貫通電極接線從不同芯片驅(qū)動(dòng)芯片的測(cè)試晶體管的配置)2.第二實(shí)施例(通過(guò)貫通電極接線從不同芯片驅(qū)動(dòng)芯片的測(cè)試晶體管的配置其中不同芯片中用于連接測(cè)試的電路在配置上相同的情況的示例)3.第三實(shí)施例(通過(guò)貫通電極接線從不同芯片驅(qū)動(dòng)芯片的測(cè)試晶體管的配置準(zhǔn)備用于堆疊系統(tǒng)半導(dǎo)體裝置的特定示例)4.第四實(shí)施例(通過(guò)貫通電極接線從不同芯片驅(qū)動(dòng)芯片的測(cè)試晶體管的配置其中分割測(cè)試晶體管的串聯(lián)連接的示例)<1.第一實(shí)施例>實(shí)施例中用于連接測(cè)試的基本配置示例在本技術(shù)的實(shí)施例中，測(cè)試堆疊半導(dǎo)體裝置中堆疊的半導(dǎo)體芯片之間的貫通電極的連接質(zhì)量。下面，測(cè)試半導(dǎo)體芯片之間的貫通電極的連接質(zhì)量也稱為連接測(cè)試。圖1示出對(duì)應(yīng)于根據(jù)實(shí)施例的連接測(cè)試的基本構(gòu)思的電路配置示例。參考圖1，兩個(gè)芯片100-1和100-2堆疊以便具有相互的上下放置的關(guān)系。具體地，芯片100-1放置為上層，而芯片100-2放置為下層。芯片100-1顯示為包括四個(gè)貫通電極Illa-I到llld-Ι。此外，芯片100_2包括分別對(duì)應(yīng)貫通電極11 Ia-I到Illd-I的四個(gè)貫通電極11 la_2到11 ld_2。貫通電極111 (11 Ia-I 到Illd-I和llla-2到llld_2)形成為在堆疊方向(即，垂直方向)上延伸通過(guò)芯片100， 并且通常也稱為貫通硅通孔(TSV)。要注意，在圖1中，為了圖示用于測(cè)試的電路和芯片100上的貫通電極111之間的關(guān)系使得其可以容易識(shí)別，為了圖示方便，根據(jù)貫通電極111延伸通過(guò)芯片100的實(shí)際狀態(tài)，沒(méi)有示出貫通電極111。實(shí)際上，形成貫通電極111使得它們?cè)诖怪狈较蛏涎由焱ㄟ^(guò)芯
7片 100。在每個(gè)貫通電極111的端部提供用作連接端子的微凸起112。具體地，在圖1中，對(duì)應(yīng)于芯片100-1的下面的貫通電極Illa-I的下側(cè)端部提供微凸起11加_1。類似地，對(duì)應(yīng)于貫通電極Illb-I到Illd-I的下側(cè)端部提供微凸起112b-l到112d_l。此外，在芯片100-2 的上面，分別對(duì)應(yīng)于貫通電極llla-2到llld-2的上側(cè)端部提供微凸起11加_2到112d_2。在芯片100-1和芯片100-2之間，通過(guò)相互面對(duì)的微凸起112_1和112_2的結(jié)合， 進(jìn)行貫通電極111-1和111-2之間的連接。具體地，在圖1的情況下，微凸起11加-1和微凸起11加-2相互結(jié)合以將貫通電極Illa-I和貫通電極llla-2相互連接。微凸起112b_l 到112d-l和微凸起112b-2到112d-2類似地相互連接。結(jié)果，貫通電極Illb-I到Illd-I 和貫通電極lllb-2到llld-2分別相互連接?，F(xiàn)在，描述用于連接測(cè)試的配置。首先，芯片100-1包括驅(qū)動(dòng)晶體管121a到121d。 驅(qū)動(dòng)晶體管121a到121d分別在連接測(cè)試時(shí)驅(qū)動(dòng)對(duì)應(yīng)的貫通電極Illa-I到llld-1。驅(qū)動(dòng)晶體管121a到121d分別在其漏極連接到貫通電極Illa-I到llld_l。同時(shí)， 驅(qū)動(dòng)晶體管121a到121d在其源極共同連接到從端子TMll提供的電源電壓VDD。驅(qū)動(dòng)晶體管121a到121d在其柵極連接到端子TM21，使得從外部提供的柵極電壓VGl共同施加到驅(qū)動(dòng)晶體管121a到121d的柵極。要注意，電源電壓VDD是驅(qū)動(dòng)電壓的示例。在另一芯片100-2上，為貫通電極llla-2到llld_2的每個(gè)提供一個(gè)測(cè)試晶體管 122a到122d。測(cè)試晶體管122a到122d具有分別檢測(cè)對(duì)應(yīng)的貫通電極Illa到Illd的連接狀態(tài)的功能。測(cè)試晶體管12 到122d在其柵極分別連接到對(duì)應(yīng)的貫通電極llla-2到 llld-2。此外，測(cè)試晶體管12 到122d連續(xù)地串聯(lián)連接，如圖1所示。要注意，以此方式形成的測(cè)試晶體管122的串聯(lián)連接以下有時(shí)候稱為晶體管串聯(lián)連接。晶體管串聯(lián)電路是串聯(lián)電路部分的示例。在晶體管串聯(lián)電路的相對(duì)兩端的一端的測(cè)試晶體管12 在其漏極或源極連接到端子TM41。同時(shí)，在晶體管串聯(lián)電路的另一端的測(cè)試晶體管122d在其源極或漏極連接到另一端子TM42。要注意，端子TM41和TM42是測(cè)試端子?，F(xiàn)在，描述在連接測(cè)試時(shí)圖1所示的配置的操作。在連接測(cè)試時(shí)，從測(cè)試裝置引出的用于傳導(dǎo)測(cè)量的信號(hào)線和芯片100-1的端子TM41和TM42相互連接。這使得可以使用測(cè)試裝置測(cè)量晶體管串聯(lián)電路的傳導(dǎo)。然后，在上述條件下，在電源電壓VDD施加到芯片100-1側(cè)的端子TMll的狀態(tài)下， 從端子TV21施加預(yù)定電平的柵極電壓VG1。結(jié)果，在芯片100-1中，使得驅(qū)動(dòng)晶體管121a 到121d傳導(dǎo)，結(jié)果分別施加電源電壓VDD到對(duì)應(yīng)的貫通電極Illa-I到llld-1。這里，例如假設(shè)微凸起11加-1和微凸起11加_2之間的連接良好。在該情況下， 施加到貫通電極Illa-I的電源電壓VDD傳輸?shù)截炌姌Ollla_2，并且施加到測(cè)試晶體管 12 的柵極。結(jié)果，測(cè)試晶體管12 置于導(dǎo)通狀態(tài)。另一方面，在微凸起11加-1和微凸起11加-2之間的連接不好的情況下，電源電壓VDD沒(méi)有通過(guò)貫通電極llla-2施加到測(cè)試晶體管12 的柵極。因此，測(cè)試晶體管12 置于截止?fàn)顟B(tài)。以此方式，如果對(duì)應(yīng)的微凸起 112-1和112-2之間的結(jié)合良好，則每個(gè)測(cè)試晶體管122置于導(dǎo)通狀態(tài)，如果結(jié)合不好，則置于截止?fàn)顟B(tài)。相應(yīng)地，如果各微凸起之間的所有連接狀況良好，則測(cè)試晶體管12 到122d的串聯(lián)連接電路傳導(dǎo)，但是如果至少一個(gè)連接狀況不好，則不傳導(dǎo)。測(cè)試裝置測(cè)量如剛剛描述的晶體管串聯(lián)電路的傳導(dǎo)狀態(tài)。要注意，例如可以通過(guò)測(cè)量晶體管串聯(lián)電路的實(shí)際電阻值或電流值或者晶體管串聯(lián)電路中的電勢(shì)等，進(jìn)行傳導(dǎo)狀態(tài)的測(cè)量。如果獲得表示晶體管串聯(lián)電路傳導(dǎo)的測(cè)量結(jié)果，則可以確定芯片100-1和芯片 100-2之間的全部的貫通電極111-1和111-2的連接良好。另一方面，如果獲得晶體管串聯(lián)電路不傳導(dǎo)的另一測(cè)試結(jié)果，則可以判定芯片100-1和芯片100-2之間的貫通電極111-1 和111-2中的至少一對(duì)貫通電極不好。以此方式，作為本實(shí)施例中的連接測(cè)試，驅(qū)動(dòng)芯片100-1的晶體管以施加電壓到貫通電極111。然后，在芯片100-2中，施加到貫通電極的電壓施加到形成晶體管串聯(lián)電路的測(cè)試晶體管122的柵極，并且在該狀態(tài)下，測(cè)量傳導(dǎo)。結(jié)果，可以進(jìn)行關(guān)于芯片之間的所有貫通電極的連接是否良好的測(cè)試。要注意，在上述連接測(cè)試中，例如，即使微凸起之間的結(jié)合良好，但是如果因?yàn)樨炌姌O111自身不好而導(dǎo)致一些地方?jīng)]有展現(xiàn)傳導(dǎo)，則晶體管串聯(lián)電路不置于傳導(dǎo)狀態(tài)。 換句話說(shuō)，可以認(rèn)為本連接測(cè)試還執(zhí)行關(guān)于貫通電極111自身是否良好的檢查。此外，根據(jù)以上給出的描述，認(rèn)為每個(gè)測(cè)試晶體管122用作這樣的開(kāi)關(guān)，其在施加電壓到對(duì)應(yīng)的貫通電極111-2的狀態(tài)下展現(xiàn)導(dǎo)通狀態(tài)，但是在沒(méi)有施加電壓的另一狀態(tài)下展現(xiàn)截止?fàn)顟B(tài)。每個(gè)測(cè)試晶體管122是測(cè)試準(zhǔn)備開(kāi)關(guān)的示例，并且也是公開(kāi)的技術(shù)中的第一晶體管的示例。同時(shí)，驅(qū)動(dòng)晶體管121的每個(gè)是驅(qū)動(dòng)電壓施加部分的示例，并且也是公開(kāi)的技術(shù)中的第三晶體管的示例。添加下來(lái)電阻器到基本配置的示例上面參考圖1描述的配置表示準(zhǔn)備用于最終的實(shí)施例的連接測(cè)試的基本構(gòu)思。因此，如果照原樣使用圖1所示的電路配置實(shí)際進(jìn)行連接測(cè)試，則出現(xiàn)如下所述的缺陷。例如，假設(shè)貫通電極Illa之間的連接因?yàn)閳D1所示的微凸起11加_1和11加_2之間的結(jié)合故障而出現(xiàn)故障。在該情況下，在圖1所示的電路中，測(cè)試晶體管12 的柵極開(kāi)路，并且置于不電連接到任何東西的浮置狀態(tài)。在該狀態(tài)下，柵極電勢(shì)不穩(wěn)定，并且取決于電勢(shì)狀態(tài)，然后存在測(cè)試晶體管12 可能置于導(dǎo)通狀態(tài)的可能性。此外，作為例如盡管沒(méi)有達(dá)到完全斷開(kāi)但是貫通電極Illa之間的連接不好的狀態(tài)，有時(shí)候測(cè)量到高電阻值。同樣在這樣的示例中，通過(guò)貫通電極Illa的接線傳輸電勢(shì)。因此，測(cè)試晶體管12 置于導(dǎo)通狀態(tài)。如果照原樣保持這樣的電路形式，其中以此方式貫通電極111之間的電連接出現(xiàn)故障而導(dǎo)致對(duì)應(yīng)的測(cè)試晶體管122的柵極置于開(kāi)路狀態(tài)，則存在盡管電路形式有缺陷，但是可能獲得連接良好的錯(cuò)誤測(cè)試結(jié)果的可能性。因此，在本實(shí)施例中，采用如圖2所示的配置來(lái)消除上述問(wèn)題。圖2僅示出從圖1 所示的配置提取的、對(duì)應(yīng)于一組貫通電極111-1和111-2的接線的電路部分。具體地，圖2 示出通過(guò)微凸起112-1和112-2的結(jié)合而相互連接的芯片100-1的貫通電極111-1和芯片 100-2的貫通電極111-2。此外，類似于圖1，驅(qū)動(dòng)晶體管121顯示為連接到貫通電極111_1， 并且測(cè)試晶體管122顯示為在其柵極連接到貫通電極111-2。此外，在圖2中，在測(cè)試晶體管122的柵極和地之間插入下拉電阻器Rpd。通過(guò)以此方式插入下拉電阻器Rpd，即使貫通電極111-1和111-2之間的連接置于故障狀態(tài)，測(cè)試晶體管122的柵極也不置于開(kāi)路狀態(tài)，并且穩(wěn)定地設(shè)置地電勢(shì)。結(jié)果，在貫通電極111-1和 111-2之間的連接不好的狀態(tài)下，確定地建立測(cè)試晶體管122的截止?fàn)顟B(tài)，并且可以獲得連接測(cè)試的正確結(jié)果。下拉電阻器的并入示例圖3示出這樣的情況下的電路配置示例，其中將上面參考圖2描述的下拉電阻器 Rpd并入實(shí)際半導(dǎo)體芯片中。要注意，在圖3中，作為芯片100-1和100-2的內(nèi)部配置，類似于圖2，只示出對(duì)應(yīng)于一組貫通電極111-1和111-2的接線的電路部分。此外，在圖3中，示出芯片100-1和100-2的內(nèi)部電路200-1和200-2。內(nèi)部電路 200-1和200-2是在正常操作時(shí)指定對(duì)應(yīng)于預(yù)定功能的操作的組件。內(nèi)部電路200-1和 200-2的每個(gè)是公開(kāi)的技術(shù)中的普通操作準(zhǔn)備電路部分的示例。在芯片100-1中，將開(kāi)關(guān)SWl插入在內(nèi)部電路200-1和貫通電極111-1之間的信號(hào)路徑中。開(kāi)關(guān)SWl執(zhí)行內(nèi)部電路200-1和貫通電極111-1的連接和斷開(kāi)之間的切換。類似地，同樣在芯片100-2中，插入用于執(zhí)行內(nèi)部電路200-2和貫通電極111-2之間的連接和斷開(kāi)的切換的開(kāi)關(guān)SW2。根據(jù)從芯片100-1的端子TM22輸入到開(kāi)關(guān)SWl的控制信號(hào)來(lái)控制開(kāi)關(guān)SWl，使得開(kāi)關(guān)SWl在測(cè)試時(shí)展現(xiàn)截止?fàn)顟B(tài)，但在正常操作時(shí)展現(xiàn)導(dǎo)通狀態(tài)。類似地，還根據(jù)從芯片 100-2的端子TM22輸入到開(kāi)關(guān)SW2的控制信號(hào)來(lái)控制開(kāi)關(guān)SW2，使得開(kāi)關(guān)SW2在測(cè)試時(shí)展現(xiàn)截止?fàn)顟B(tài)，但在正常操作時(shí)展現(xiàn)導(dǎo)通狀態(tài)。結(jié)果，在測(cè)試時(shí)，內(nèi)部電路200-1和200-2可以分別從貫通電極111-1和111-2斷開(kāi)，使得不會(huì)對(duì)連接測(cè)試產(chǎn)生影響。另一方面，在普通操作時(shí)，內(nèi)部電路200-1和200-2分別通過(guò)將它們相互連接的接線相互連接。此外，在圖3所示的芯片100-1中，電源電壓VDD通過(guò)端子TMll從外部提供到驅(qū)動(dòng)晶體管121的漏極。此外，柵極電壓VGl通過(guò)端子TM21從外部提供到驅(qū)動(dòng)晶體管121的柵極。電阻晶體管123顯示為在芯片100-2中連接。電阻晶體管123對(duì)應(yīng)于圖2所示的下拉電阻器Rpd。以此方式，實(shí)際的下拉電阻器Rpd可以由晶體管形成。電阻晶體管123例如在其源極連接到端子TM31。該情況中的端子TM31例如連接到用于地電勢(shì)的外部信號(hào)線。 換句話說(shuō)，電阻晶體管123的源極一直是地電勢(shì)。電阻晶體管123在其漏極連接到測(cè)試晶體管122的柵極，并且在其柵極連接到端子TM32。在連接測(cè)試時(shí)，柵極電壓VG2穩(wěn)定地施加到芯片100-2的端子TM32以驅(qū)動(dòng)電阻晶體管123，使得在電阻晶體管123的源極和漏極之間展現(xiàn)固定的電阻值。結(jié)果，測(cè)試晶體管 122的柵極和地置于它們通過(guò)電阻器相互連接的狀態(tài)。換句話說(shuō)，建立這樣的等效狀態(tài)，其中下拉電阻器Rpd插入在測(cè)試晶體管122的柵極和地之間。如果以如上所述方式并入電阻晶體管123，則在貫通電極111-1和111-2之間的連接不好的情況下，測(cè)試晶體管122的柵極電勢(shì)通過(guò)電阻晶體管123固定為地電勢(shì)。結(jié)果，驅(qū)動(dòng)測(cè)試晶體管1222以便穩(wěn)定地置于截止?fàn)顟B(tài)，并且可以正確地測(cè)試晶體管串聯(lián)電路的傳導(dǎo)狀態(tài)。要注意，電阻晶體管123是公開(kāi)的技術(shù)中的電阻器的示例，并且也是第二晶體管的示例。<2.第二實(shí)施例>
其中測(cè)試電路對(duì)不同芯片共同的基本配置的示例在堆疊半導(dǎo)體裝置中，有時(shí)候堆疊具有共同結(jié)構(gòu)的芯片。作為示例，在DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)中，頻繁堆疊通過(guò)共同工藝制造的相同結(jié)構(gòu)的存儲(chǔ)器芯片以形成堆疊半導(dǎo)體裝置。在參考圖1到3給出的前述描述中，芯片100-1和芯片100-2具有相互不同的配置。具體地，包括用于驅(qū)動(dòng)貫通電極111的驅(qū)動(dòng)晶體管121的配置和包括用于驅(qū)動(dòng)晶體管串聯(lián)電路的測(cè)試晶體管122的配置相互分開(kāi)。因此，在公開(kāi)的技術(shù)的第二實(shí)施例中使用這樣的配置，其中用于連接測(cè)試的電路對(duì)不同芯片是共同的。下面參考圖4描述根據(jù)該第二實(shí)施例的芯片100的配置示例。要注意，同樣在圖4中，為了圖示和描述方便，只示出對(duì)應(yīng)于一組貫通電極111-1和111-2的電路。此外，在圖4中，示出測(cè)試裝置300。示出的測(cè)試裝置300是用于測(cè)試芯片100_1 和芯片100-2的各層的連接狀態(tài)的裝置。以下描述具有圖4所示的配置的測(cè)試裝置300的操作。這里，以芯片100-2為例，描述包括具有共同配置的測(cè)試電路的芯片100的配置。 除了圖3所示的芯片100-2的配置外，圖4所示的芯片100-2還包括驅(qū)動(dòng)晶體管121-2。換句話說(shuō)，作為對(duì)應(yīng)于連接測(cè)試的元件，圖4所示的芯片100-2具有這樣的配置，其包括形成晶體管串聯(lián)電路的一組測(cè)試晶體管122-2和電阻晶體管123-2、以及用于驅(qū)動(dòng)貫通電極111 的驅(qū)動(dòng)晶體管121-2。在芯片100-2中，驅(qū)動(dòng)晶體管121-2在其漏極連接到端子TM11。此外，驅(qū)動(dòng)晶體管 121-2在其源極連接到貫通電極111-2。換句話說(shuō)，在圖4中，驅(qū)動(dòng)晶體管121-2和電阻晶體管123-2相互并聯(lián)連接。要注意，在圖4中，用端子TMll替換圖3所示的端子TM31。圖4所示的端子TMll 對(duì)應(yīng)于圖3所示的端子TMll和端子TM31兩者，并且在電源電壓VDD和地電勢(shì)之間切換的控制電壓輸入圖4所示的端子TM11。要注意，其他端子TM21、TM22、TM32、TM41和TM42以與圖3相似的方式連接到芯片100-2的內(nèi)部組件。同樣在芯片100-1中，以與上述芯片100-2中相似的方式配置用于連接測(cè)試的電路。以此方式，圖4所示的芯片100-1和芯片100-2關(guān)于用于連接測(cè)試的電路具有共同配置。連接測(cè)試的過(guò)程示例和連接測(cè)試中的操作示例現(xiàn)在，描述通過(guò)圖4所示的配置的連接測(cè)試的過(guò)程和連接測(cè)試中的操作示例。該示例中的測(cè)試裝置300連接到芯片100-2的端子TM11、TM21、TM22、TM32、TM41和TM42，如圖4所示。此外，測(cè)試裝置300連接到芯片100-1的端子TMlU TM21、TM22和TM32。如從下面的描述識(shí)別的，在該情況下的連接測(cè)試中，在芯片100-2側(cè)測(cè)量測(cè)試晶體管122的傳導(dǎo)的同時(shí)，在芯片100-1側(cè)驅(qū)動(dòng)驅(qū)動(dòng)晶體管121-1。相應(yīng)地，不需要連接測(cè)試裝置300和芯片 100-1側(cè)的晶體管。因此，測(cè)試晶體管300不連接到芯片100-1側(cè)的端子TM41和TM42。為了執(zhí)行連接測(cè)試，需要切斷芯片100-1的內(nèi)部電路200-1和貫通電極111_1之間的信號(hào)路徑。類似地，需要切斷芯片100-2的內(nèi)部電路200-2和貫通電極111-2之間的信號(hào)路徑。因此，測(cè)試裝置300輸出“L”電平到芯片100-1和芯片100-2的端子TM22。結(jié)果，在連接測(cè)試時(shí)，開(kāi)關(guān)SWl和SW2關(guān)斷以建立這樣的狀態(tài)，其中芯片100-1和芯片100-2 兩者中的內(nèi)部電路200和貫通電極111之間的信號(hào)路徑阻斷。要注意，內(nèi)部電路200和貫通電極111之間的信號(hào)路徑的導(dǎo)通/截止可以對(duì)于連接測(cè)試的目標(biāo)的各芯片100同時(shí)執(zhí)行。因此，芯片100-1和芯片100-2的端子TM22共同連接到測(cè)試裝置300。在該條件下，測(cè)試裝置300輸出“H”電平到芯片100-1的端子TMll和TM21。要注意，在圖4的情況下，輸入端子TMll的“H”電平的電壓用作電源電壓VDD。響應(yīng)于上述信號(hào)的輸入，在芯片100-1中，“H”電平的柵極電壓VGl施加到驅(qū)動(dòng)晶體管121-1以導(dǎo)通驅(qū)動(dòng)晶體管121-1，結(jié)果，從端子TMll施加的電源電壓VDD施加到貫通電極 111-1。此外，測(cè)試裝置300輸出“L”電平到端子TM32。具體地，施加“L”電平的柵極電壓 VG2以截止電阻晶體管123-1。在該狀態(tài)下，可以當(dāng)作省略了電阻晶體管123-1。要注意，盡管電源電壓VDD施加到測(cè)試晶體管122-1的柵極，但是因?yàn)檫B接到測(cè)試晶體管122的相對(duì)端子的端子TM41和TM42處于開(kāi)路狀態(tài)，所以等效于省略了測(cè)試晶體管 122。以此方式，圖4所示的芯片100-1形成等效于圖3所示的芯片100-1的電路，以施加電源電壓VDD到貫通電極111-1。同時(shí)，測(cè)試裝置300輸出“L”電平到芯片100-2的端子TMll和TM21，并且輸出 “H”電平的信號(hào)到端子TM32。要注意，在“L”電平的信號(hào)輸出到端子TMll的情況下，在端子TMll的電勢(shì)為地(GND)。在該狀態(tài)下，“L”電平的柵極電壓VGl施加到驅(qū)動(dòng)晶體管121-2。驅(qū)動(dòng)晶體管121_2 響應(yīng)于柵極電壓VGl而置于截止?fàn)顟B(tài)。同時(shí)，因?yàn)闁艠O電壓VG2具有“H”電平，所以驅(qū)動(dòng)電阻晶體管123-2以便具有預(yù)定電阻值。同時(shí)，端子TMll具有地電勢(shì)。因此，電阻晶體管 123-2用作連接到測(cè)試晶體管122-2的柵極的下拉電阻器。在該狀態(tài)下，如果貫通電極111-1和貫通電極111-2之間的連接良好，則施加到貫通電極111-1的電源電壓VDD傳輸?shù)截炌姌O111-2，并且施加到測(cè)試晶體管122-2的柵極。結(jié)果，測(cè)試晶體管122-2置于導(dǎo)通狀態(tài)以建立芯片100-2的端子TM41和端子TM42之間的傳導(dǎo)。另一方面，在貫通電極111-1和貫通電極111-2之間的連接不好的情況下，電源電壓VDD沒(méi)有從貫通電極111-2施加到測(cè)試晶體管122-2的柵極?；蛘撸霈F(xiàn)對(duì)應(yīng)于根據(jù)其中連接不好的狀態(tài)的高電阻狀態(tài)的電勢(shì)。在該情況下，因?yàn)闇y(cè)試晶體管122-2在其柵極通過(guò)作為下拉電阻器的電阻晶體管123-2連接到地電勢(shì)，所以測(cè)試晶體管122-2的柵極電勢(shì)也固定為地電勢(shì)。結(jié)果，在貫通電極111-1和貫通電極111-2之間的連接不好的狀態(tài)下，測(cè)試晶體管122-2穩(wěn)定地保持截止?fàn)顟B(tài)。盡管圖4的測(cè)試裝置300測(cè)試測(cè)試晶體管122-2的傳導(dǎo)，但是當(dāng)貫通電極111的連接不好時(shí)，如上所述，將測(cè)試晶體管122-2穩(wěn)定地控制為截止?fàn)顟B(tài)。結(jié)果，可以正確地判定貫通電極111的連接是否良好。此外，在圖4所示的配置中，驅(qū)動(dòng)驅(qū)動(dòng)晶體管121-2以施加電源電壓VDD到芯片 100-2側(cè)的貫通電極111-2。同時(shí)，可以使得芯片100-1側(cè)操作，以便測(cè)試測(cè)試晶體管122-1 的連接。為此，測(cè)試裝置300可以輸出與上面描述的模式相反模式的信號(hào)到芯片100-1和芯片100-2。具體地，“H”電平的信號(hào)輸出到芯片100-2的端子TMll和TM21，并且“L”電平的信號(hào)輸出到端子TM32。同時(shí)，“L”電平的信號(hào)輸出到芯片100-1的端子TMll和TM21， 并且“H”電平的信號(hào)輸出到端子TM32。用于執(zhí)行多個(gè)貫通電極的整個(gè)組的連接測(cè)試的配置示例圖4僅示出對(duì)應(yīng)于一組貫通電極111-1和111-2的電路部分作為基本配置，其中在各芯片100中使用用于連接測(cè)試的共同電路。然而，實(shí)際電路具有大量的貫通孔。在實(shí)施例中，如上面參考圖1描述的，測(cè)試這樣的貫通電極的整個(gè)組的連接是否良好。因此，圖5中示出了基于圖4所示的配置所配置的電路示例，其用于測(cè)試多個(gè)貫通電極的整個(gè)組的連接。首先，描述圖5所示的芯片100-1的電路配置。參考圖5，所示的芯片100-1包括四個(gè)貫通電極Illa-I到11 Id-I。此外，對(duì)應(yīng)于貫通電極11 Ia-I，以類似于圖4所示的電路方案連接包括驅(qū)動(dòng)晶體管121a-l、測(cè)試晶體管12加-1和電阻晶體管123a_l的電路。類似地，對(duì)應(yīng)于貫通電極lllb-Ι，連接包括驅(qū)動(dòng)晶體管121b-l、測(cè)試晶體管122b-l和電阻晶體管12北-1的電路。此外，對(duì)應(yīng)于貫通電極lllc-Ι，連接包括驅(qū)動(dòng)晶體管121c-l、測(cè)試晶體管122c-l和電阻晶體管123c-l的電路。此外，對(duì)應(yīng)于貫通電極llld_l，連接包括驅(qū)動(dòng)晶體管121d-l、測(cè)試晶體管122d-l和電阻晶體管123d-l的電路。此外，驅(qū)動(dòng)晶體管121a_l到121d_l在其漏極共同地連接到芯片100_1的端子 TM11，并且電阻晶體管123a-l到123d_l在其源極共同地連接到芯片100-1的端子TM11。同時(shí)，驅(qū)動(dòng)晶體管121a_l到121d_l在其柵極共同地連接到芯片100_1的端子 TM21。此外，電阻晶體管123a-l到123d_l在其柵極共同地連接到芯片100-1的端子TM32。此外，四個(gè)測(cè)試晶體管12加_1到122d-l連續(xù)地串聯(lián)連接以形成晶體管串聯(lián)電路， 如圖5所示。該晶體管串聯(lián)電路在其相對(duì)兩端連接到端子TM41和TM42。此外，在圖5中，對(duì)應(yīng)于圖4所示的開(kāi)關(guān)SWl的部分顯示為模式切換晶體管124-1。 以此方式，在實(shí)際半導(dǎo)體芯片中，用于在內(nèi)部電路200和貫通電極111之間導(dǎo)通/截止信號(hào)路徑的開(kāi)關(guān)SW可以由晶體管形成。此外，對(duì)應(yīng)于每個(gè)貫通電極111-1提供模式切換晶體管 124-1。模式切換晶體管124a-l插入在內(nèi)部電路200-1和貫通電極Illa-I之間。類似地， 模式切換晶體管124b-l到124d-l分別插入在內(nèi)部電路200-1和貫通電極11 Ib-I到Illd-I 之間。此外，模式切換晶體管12如-1到124d-l在其柵極共同連接到端子TM22。模式切換晶體管IM和圖4所示并對(duì)應(yīng)于模式晶體管124的開(kāi)關(guān)SWl和SW2是公開(kāi)的技術(shù)中的模式切換開(kāi)關(guān)的示例。在芯片100-2中，對(duì)應(yīng)于芯片100-1的貫通電極Illa-I到llld_l，提供貫通電極 llla-2到llld-2。貫通電極Illa-I到Illd-I和貫通電極llla_2到llld_2通過(guò)類似于圖1所示的那些結(jié)合微凸起112-1和112-2，在各個(gè)組中相互連接。此外，在芯片100-2中，對(duì)于貫通電極llla-2到llld_2的每個(gè)，形成用于連接測(cè)試的電路。要注意，用于形成用于連接測(cè)試的電路的驅(qū)動(dòng)晶體管121-2、測(cè)試晶體管122-2、 電阻晶體管123-2和模式切換開(kāi)關(guān)1M-2的連接方案類似于芯片100-1中的方案。因此， 在此省略連接方案的重復(fù)描述以避免冗余。此外，上述晶體管和端子TM11、TM21、TM32和 TM41之間的連接方案類似于芯片100-1中的方案，因此，在此省略其重復(fù)描述以避免冗余。 此外，在圖5中，未示出圖4所示的測(cè)試裝置300。
連接測(cè)試的過(guò)程示例和連接測(cè)試中的操作示例現(xiàn)在，描述基于上面參考圖5描述的配置的連接測(cè)試的過(guò)程和操作示例。要注意， 同樣在圖5的情況下，假設(shè)在芯片100-1側(cè)驅(qū)動(dòng)驅(qū)動(dòng)晶體管121-1以執(zhí)行芯片100-2側(cè)的晶體管串聯(lián)電路的傳導(dǎo)測(cè)試。盡管圖5未示出，但是該示例中的測(cè)試裝置300也連接到芯片100-2的端子TMl 1、 TM21、TM22和TM32。此外，測(cè)試裝置300連接到芯片100-2的端子TMl 1、TM21、TM22和TM32。此外，測(cè)試裝置300輸出“L”電平的控制信號(hào)到芯片100-1和芯片100_2的端子 TM22，以便截止芯片100-1和芯片100-2中的所有模式切換晶體管124。結(jié)果，在芯片100-1 和芯片100-2中阻斷內(nèi)部電路200和貫通電極111之間的信號(hào)路徑。在該條件下，測(cè)試裝置300輸出“H”電平的信號(hào)到芯片100-1的端子TMll和TM21。 結(jié)果，“H”電平的柵極電壓VGl共同施加到芯片100-1的驅(qū)動(dòng)晶體管121a-l到121d_l，使得驅(qū)動(dòng)晶體管121a-l到121d-l全部置于導(dǎo)通狀態(tài)。相應(yīng)于此，電源電壓VDD同時(shí)施加到貫通電極Illa-I到11 Id-I。此外，測(cè)試裝置300輸出“L”電平的信號(hào)到端子TM32。結(jié)果，“L”電平的柵極電壓 VG2施加到電阻晶體管123a-l到123d_l，以將電阻晶體管123a_l到123d_l置于不傳導(dǎo)狀態(tài)。在該狀態(tài)下，電阻晶體管123a-l到123d-l不用作電阻器，并且等效于它們不存在。以此方式，在芯片100-1中，測(cè)試裝置300操作，使得電源電壓VDD施加到貫通電極Illa-I到 llld-1。要注意，盡管電源電壓VDD施加到測(cè)試晶體管12加_1到122d_l的柵極，但是等效于省略測(cè)試晶體管12加-1到122d-2，類似于圖4的情況。此外，測(cè)試裝置300輸出“L”電平的信號(hào)到芯片100-2的端子TMll和TM21。此外，測(cè)試裝置300輸出“H”電平的信號(hào)到端子TM32。在該狀態(tài)下，“L”電平的柵極電壓VGl施加到驅(qū)動(dòng)晶體管121a_2到121d_2。響應(yīng)于柵極電壓VG1，驅(qū)動(dòng)晶體管121a-2到121d_2全部置于截止?fàn)顟B(tài)。另一方面，因?yàn)闁艠O電壓VG2展現(xiàn)“H”電平，所以電阻晶體管123a-2到123d_2置于導(dǎo)通狀態(tài)，結(jié)果用作連接在測(cè)試晶體管122-2的柵極和地電勢(shì)的端子TMll之間的下拉電阻器。在該情況下，假設(shè)各組的貫通電極Illa-I到Illd-I和貫通電極llla_2到llld_2 之間的連接良好。在該情況下，施加到貫通電極Illa-I到Illd-I的電源電壓VDD分別傳輸?shù)截炌姌Ollla-2到llld-2，并且施加到測(cè)試晶體管122a-2到122d_2的柵極。結(jié)果， 測(cè)試晶體管12加-2到122d-2全部導(dǎo)通，并且使得晶體管串聯(lián)電路傳導(dǎo)。相反，假設(shè)一組或多組的貫通電極Illa-I到Illd-I和貫通電極llla-2到llld-2 有缺陷。在該情況下，電源電壓VDD不從與測(cè)試將提供122-2的柵極連接的、有缺陷的一組貫通電極111-1和111-2施加。結(jié)果，該組的測(cè)試晶體管122-2展現(xiàn)截止?fàn)顟B(tài)，并且晶體管串聯(lián)電路展現(xiàn)不傳導(dǎo)狀態(tài)。要注意，同樣在該情況下，對(duì)應(yīng)于連接的有缺陷的貫通電極 111-1和111-2的測(cè)試晶體管122-2的柵極固定為地電勢(shì)，使得測(cè)試晶體管122-2穩(wěn)定地展現(xiàn)截止?fàn)顟B(tài)。同樣在圖5所示的配置的情況下，測(cè)試裝置300可以正確地執(zhí)行關(guān)于在芯片100-2 中的端子TM41和TM42之間連接的晶體管串聯(lián)電路是否傳導(dǎo)的測(cè)量。換句話說(shuō)，測(cè)試裝置 300可以關(guān)于多個(gè)貫通電極111-1和111-2的整個(gè)組判定連接是否良好。
<3.第三實(shí)施例〉堆疊系統(tǒng)半導(dǎo)體裝置的配置示例上述第二實(shí)施例準(zhǔn)備用于這樣的情況，其中在堆疊半導(dǎo)體裝置中堆疊的芯片具有共同的結(jié)構(gòu)。相反，有時(shí)候可以堆疊具有相互不同的結(jié)構(gòu)的芯片以形成堆疊半導(dǎo)體裝置。例如，在嘗試配置其中堆疊具有不同功能的芯片以便組合為一個(gè)系統(tǒng)的堆疊半導(dǎo)體裝置的情況下，芯片經(jīng)常在如內(nèi)部電路配置或電極端子的結(jié)構(gòu)上不同。要注意，其中堆疊在結(jié)構(gòu)上相互不同的芯片的堆疊半導(dǎo)體裝置以下也稱為堆疊系統(tǒng)半導(dǎo)體裝置。第三實(shí)施例涉及準(zhǔn)備用于上述堆疊系統(tǒng)半導(dǎo)體裝置的芯片100的電路配置示例和連接測(cè)試中的芯片100的操作示例。圖6示出對(duì)應(yīng)于第三實(shí)施例的堆疊系統(tǒng)半導(dǎo)體裝置的配置示例。參考圖6，從相互堆疊的四個(gè)芯片100-1到100-4配置所示的堆疊系統(tǒng)半導(dǎo)體裝置。此外，在該情況下，芯片100-1布置在最低層，并且芯片100-2、100-3和100-4按此順序堆疊在芯片100-1上。要注意，最低層的芯片100-1例如可以是稱為內(nèi)插器(interposer) 的電路板。上層的芯片100-2到100-4單獨(dú)地具有相互不同的預(yù)定功能。首先，最低層的芯片100-1包括用于連接到測(cè)試裝置300側(cè)的端子TM11、TM20、 TM32a、TM32b和TM40。要注意，在圖6中，測(cè)試裝置300未示出。測(cè)試裝置300提供電源電壓VDD到端子TMl 1。通過(guò)端子TMl 1輸入芯片100_1的電源電壓VDD通過(guò)個(gè)芯片層之間的連接，連續(xù)地輸入上層的芯片100-2、100-3和100-4。此外，測(cè)試裝置300輸出測(cè)試模式信號(hào)cmode到端子TM20。此外，通過(guò)端子TM20 輸入芯片100-1的測(cè)試模式信號(hào)通過(guò)個(gè)芯片層之間的連接，連續(xù)地輸入上層的芯片100-2、 100-3和100-4。要注意，關(guān)于和圖5的對(duì)應(yīng)，輸入端子TM20的測(cè)試模式信號(hào)cmode例如對(duì)應(yīng)于輸入端子TM21用于將模式切換晶體管124導(dǎo)通和截止的信號(hào)。此外，測(cè)試模式信號(hào) cmode對(duì)應(yīng)于輸入端子TM21的驅(qū)動(dòng)晶體管121的柵極電壓VG1。換句話說(shuō)，在圖6所示的配置中，共同使用用于模式切換晶體管124的導(dǎo)通/截止信號(hào)和柵極電壓VG1。此外，測(cè)試裝置300輸出芯片選擇數(shù)據(jù)cdat到端子TM32a。輸入芯片100_1的芯片選擇數(shù)據(jù)cdat通過(guò)層間連接輸入到芯片100-2。在芯片100-2中，芯片選擇數(shù)據(jù)cdat 通過(guò)觸發(fā)器151-2輸入和輸出，并且還通過(guò)層間連接輸入到上層的芯片100-3。類似地，在芯片100-3中，芯片選擇數(shù)據(jù)cdat通過(guò)層間連接從觸發(fā)器151-3輸入并輸出到上層的芯片100-4。此外在芯片100-4中，從觸發(fā)器151-4輸入芯片選擇數(shù)據(jù)cdat。觸發(fā)器151-2、 151-3和151-4形成3位的移位寄存器。測(cè)試裝置300輸出用于移位寄存器的時(shí)鐘ccl到端子TM32b。輸入芯片100_1的時(shí)鐘ccl通過(guò)芯片層之間的連接連續(xù)地輸入芯片100-2、100-3和100-4。此外，時(shí)鐘ccl輸入觸發(fā)器151-2、151-3和151-4的每個(gè)時(shí)鐘輸入端子。此外，測(cè)試模式信號(hào)cmode被反相， 然后輸入觸發(fā)器151-2到151-4的重置端子。該示例中的觸發(fā)器151-2到151-4響應(yīng)于重置端子的電勢(shì)從“L”電平到“H”電平的反轉(zhuǎn)，重置直到此時(shí)保持的值。要注意，如下面描述的，觸發(fā)器151-2、151_3和151-4的輸出用作用于操作各個(gè)相同芯片中的晶體管串聯(lián)電路。此外，觸發(fā)器151-2、151-3和151-4的輸出連接到對(duì)應(yīng)芯片的電阻晶體管123的柵極。具體地，可以認(rèn)為用于操作圖6所示的移位寄存器的端子TM32a 和TM32b對(duì)應(yīng)于端子TM32，圖5所示的電阻晶體管123的柵極電壓VG2輸入到該端子TM32。
此外，從用于測(cè)量晶體管串聯(lián)電路的測(cè)試裝置300輸出的測(cè)量信號(hào)ctest輸入到端子TM40。輸入芯片100-1的測(cè)量信號(hào)ctest通過(guò)芯片層之間的連接連續(xù)地輸入到芯片 100-2、100-3和100-4。要注意，在圖6所示的芯片100-2到100-4中，每個(gè)晶體管串聯(lián)電路在其相對(duì)兩端的一端連接到地，并且在其另一端連接到對(duì)應(yīng)于端子TM40的信號(hào)線。在該情況下，端子TM40例如對(duì)應(yīng)于圖5所示的端子TM41和TM42之一。例如，在認(rèn)為端子TM40 對(duì)應(yīng)于端子TM41的情況下，替代圖5所示的端子TM42，認(rèn)為晶體管串聯(lián)電路在其一端連接到用于芯片內(nèi)部的地的信號(hào)線。相應(yīng)地，在輸出測(cè)量信號(hào)ctest的狀態(tài)下，該示例中的測(cè)試裝置300測(cè)量端子TM40和地之間的傳導(dǎo)。要注意，各芯片層之間的對(duì)應(yīng)于端子的信號(hào)線的連接可以通過(guò)結(jié)合微凸起來(lái)形成。此外，每個(gè)芯片100中用于除了端子TM32a以外的端子的接線可以成為貫通電極，關(guān)于該端子TM32a內(nèi)插觸發(fā)器151。要注意，在圖6中，為了簡(jiǎn)化圖示的方便，只示出對(duì)應(yīng)于用于連接測(cè)試的電路的貫通電極111和微凸起112，而沒(méi)有示出對(duì)應(yīng)于端子的微凸起和貫通電極?，F(xiàn)在，描述芯片100-1的內(nèi)部配置。芯片100-1包括作為連接測(cè)試的對(duì)象的貫通電極的三個(gè)貫通電極Illa-Ulllb-I和11 Ic-I。貫通電極Illa-IUllb-I和Illc-I分別形成對(duì)應(yīng)于內(nèi)部電路201到203的信號(hào)路徑的一部分。此外，作為用于執(zhí)行對(duì)于貫通電極Illa-I的連接測(cè)試的電路，芯片100_1包括驅(qū)動(dòng)晶體管121a-l和模式切換晶體管12如-1。此外，對(duì)于貫通電極lllb_l，提供驅(qū)動(dòng)晶體管 121b-l和模式切換晶體管124b-l。對(duì)于貫通電極lllc-Ι，提供驅(qū)動(dòng)晶體管121c_l和模式切換晶體管12如-1。驅(qū)動(dòng)晶體管121a-l到121c_l在其源極分別連接到貫通電極Illa-I 和lllc-Ι。此外，驅(qū)動(dòng)晶體管121a-l到121c_l在其漏極共同連接到電源電壓VDD。此外， 驅(qū)動(dòng)晶體管121a-l到121C-1在其柵極連接到用于測(cè)試模式信號(hào)cmode的信號(hào)線。此外，模式切換晶體管12如_1插入在內(nèi)部電路201和貫通電極Illa-I之間的信號(hào)線中。要注意，該信號(hào)線提供這樣的路徑，沿著該路徑雙向地輸入信號(hào)到內(nèi)部電路201和從內(nèi)部電路201輸出信號(hào)。模式切換晶體管124b_l插入在內(nèi)部電路201和貫通電極Illb-I之間的信號(hào)線中。該信號(hào)線提供這樣的路徑，沿著該路徑從內(nèi)部電路202輸出信號(hào)。模式切換晶體管12如_1插入在內(nèi)部電路201和貫通電極lllc-Ι之間的信號(hào)線中。該信號(hào)線提供這樣的路徑，沿著該路徑從內(nèi)部電路203輸出信號(hào)。模式切換晶體管12如_1到12如_1在其柵極通過(guò)反相器141_1連接到測(cè)試模式信號(hào) Cmode0現(xiàn)在，描述芯片100-2的配置。作為連接測(cè)試的對(duì)象的貫通電極，芯片100-2包括四個(gè)貫通電極11 la-2到11 ld-2。貫通電極11 la_2到11 lc_2分別提供對(duì)應(yīng)于內(nèi)部電路204 到206的接線。要注意，貫通電極lllb-2形成為用于連接芯片100-1的貫通電極Illb-I和芯片 100-3的貫通電極lllb-3的通路接線。因此，貫通電極lllb-2不具有對(duì)應(yīng)的內(nèi)部電路。此外，在該連接中，也不增加用于連接測(cè)試的電路。此外，可以將用于連接測(cè)試的電路增加到貫通電極lllb-2。然而，從制造工藝的觀點(diǎn)來(lái)看，為貫通電極只形成準(zhǔn)備用于連接測(cè)試的電路可能是不夠的，對(duì)應(yīng)于正常操作的信號(hào)線不需要連接到該貫通電極。因此，在該情況下，
16連接測(cè)試電路沒(méi)有增加到貫通電極lllb-2。對(duì)于貫通電極llla-2，提供測(cè)試晶體管12加_2、電阻晶體管123a_2和模式切換晶體管12如-2。類似地，還對(duì)貫通電極lllc-2提供測(cè)試晶體管122c-2、電阻晶體管123c_2 和模式切換晶體管12如_2。測(cè)試晶體管12加_2在其柵極連接到貫通電極llla-2。測(cè)試晶體管122c_2在其柵極連接到貫通電極lllc-2。測(cè)試晶體管12加-2和122c-2串聯(lián)連接以形成晶體管串聯(lián)電路。該晶體管串聯(lián)電路在其一個(gè)端部通過(guò)選擇晶體管125-2的串聯(lián)連接連接到測(cè)量信號(hào) ctest，并且在其另一端部連接到地。選擇晶體管125-2在其柵極連接到觸發(fā)器151-2的輸出端子。電阻晶體管123a_2在其漏極連接到測(cè)試晶體管12加_2的柵極。同時(shí)，電阻晶體管123c-2在其漏極連接到測(cè)試晶體管122c-2的柵極。此外，電阻晶體管123a_2和123c_2 在其源極共同連接到地。電阻晶體管123a-2和123C-2在其柵極共同連接到觸發(fā)器151-2 的輸出端子。貫通電極llld-2對(duì)應(yīng)于內(nèi)部電路205，并且包括驅(qū)動(dòng)晶體管121d-2和模式切換晶體管124d-2。驅(qū)動(dòng)晶體管121d-2插入在電源電壓VDD的信號(hào)線和貫通電極llld_2之間， 并且在其柵極連接到測(cè)試模式信號(hào)cmode的信號(hào)線。同時(shí)，模式切換晶體管12如_2插入在內(nèi)部電路204和貫通電極llla_2之間的信號(hào)線中。該信號(hào)線形成雙向地輸入內(nèi)部電路204和從內(nèi)部電路204輸出的信號(hào)的路徑。模式切換晶體管12如-2插入在內(nèi)部電路206和貫通電極lllc-2之間的信號(hào)線中。該信號(hào)線形成輸入到內(nèi)部電路206的信號(hào)的路徑。模式切換晶體管124d-2插入在內(nèi)部電路205和貫通電極llld-2之間的信號(hào)線中。該信號(hào)線形成從內(nèi)部電路205輸出的信號(hào)的路徑。模式切換晶體管lMa-2、12k-2和124d-2在其柵極通過(guò)反相器141-2連接到測(cè)試模式信號(hào)
Cmode0現(xiàn)在，描述芯片100-3的配置。作為成為連接測(cè)試對(duì)象的貫通電極，芯片100-3包括四個(gè)貫通電極 llla-3、llld-3、lllb-3 和 llle-3。貫通電極 llla-3、llld-3、lllb-3 和 llle-3分別對(duì)應(yīng)于內(nèi)部電路207到210。對(duì)于貫通電極llla-3，提供測(cè)試晶體管122a_3、電阻晶體管123a_3和模式切換晶體管123a-3。此外，對(duì)于貫通電極lllb-3，類似地提供測(cè)試晶體管122b_3、電阻晶體管 123b-3和模式切換晶體管124b-3。此外，對(duì)于貫通電極llld_3，提供測(cè)試晶體管122d_3、 電阻晶體管123d-3和模式切換晶體管124d-3。對(duì)于貫通電極llle-3，提供驅(qū)動(dòng)晶體管121e_3和模式切換晶體管12如_3。測(cè)試晶體管122a-3、122b_3和122d_3在其柵極分別連接到貫通電極llla-3, lllb-3和llld-3。測(cè)試晶體管122a-3、12^-3和122d_3串聯(lián)連接以形成晶體管串聯(lián)電路。 該晶體管串聯(lián)電路在其一端通過(guò)選擇晶體管125-3連接到用于測(cè)量信號(hào)ctest的信號(hào)線， 并且在其另一端連接到地。選擇晶體管125-3在其柵極連接到觸發(fā)器151-3的輸出端子。此外，電阻晶體管123a-3、123b_3和123d_3分別插入在測(cè)試晶體管122a_3、 122b-3和122d-3的柵極和地之間。此外，電阻晶體管123a-3U23b-3和123d_3在其柵極共同連接到觸發(fā)器151-3的輸出端子。此外，驅(qū)動(dòng)晶體管121e_3插入在電源電壓VDD和貫通電極11 le_3之間，并且在其柵極連接到用于測(cè)試模式信號(hào)cmode的信號(hào)線。此外，模式切換晶體管12如_3插入在內(nèi)部電路207和貫通電極llla_3之間的信號(hào)線中。該信號(hào)線形成雙向地輸入內(nèi)部電路207和從內(nèi)部電路207輸出的信號(hào)的路徑。此外，模式切換晶體管124d-3插入在內(nèi)部電路208和貫通電極llld-3之間的信號(hào)線中。該信號(hào)線形成輸入到內(nèi)部電路208的信號(hào)的路徑。此外，模式切換晶體管124b-3插入在內(nèi)部電路209和貫通電極lllb-3之間的信號(hào)線中。該信號(hào)線形成輸入到內(nèi)部電路209的信號(hào)的路徑。模式切換晶體管12如-3插入在內(nèi)部電路210和貫通電極llle-3之間的信號(hào)線中。 該信號(hào)線形成輸入到內(nèi)部電路210的信號(hào)的路徑。模式切換晶體管12^-3、lMb-3、124d-3 和12如-3在其柵極通過(guò)反相器141-3連接到測(cè)試模式信號(hào)cmode?，F(xiàn)在，描述芯片100-4的配置。作為成為連接測(cè)試對(duì)象的貫通電極，芯片100-4包括兩個(gè)貫通電極llla-4和llle-4。貫通電極llla_4和llle_4分別對(duì)應(yīng)于內(nèi)部電路211 和 212。對(duì)于貫通電極llla-4，提供測(cè)試晶體管122a_4、電阻晶體管123a_4和模式切換晶體管123a-4。此外，對(duì)于貫通電極llle-4，類似地提供測(cè)試晶體管122e_4、電阻晶體管 123e-4和模式切換晶體管12如-4。測(cè)試晶體管12加-4和12加_4在其柵極分別連接到貫通電極llla_4和llle_4。 此外，測(cè)試晶體管12加-4和12&-4串聯(lián)連接以形成晶體管串聯(lián)電路。該晶體管串聯(lián)電路在其一端通過(guò)選擇晶體管125-4連接到用于測(cè)量信號(hào)ctest的信號(hào)線，并且在其另一端連接到地。選擇晶體管125-4在其柵極連接到觸發(fā)器151-4的輸出端子。電阻晶體管123a_4和12加_4分別插入在測(cè)試晶體管12加_4和12加_4的柵極和地之間。此外，電阻晶體管123a-4和12;3e-4在其柵極共同連接到觸發(fā)器151-4的輸出端子。此外，模式切換晶體管12如_4插入在內(nèi)部電路211和貫通電極llla_4之間的信號(hào)線中。該信號(hào)線形成雙向地輸入內(nèi)部電路211和從內(nèi)部電路211輸出的信號(hào)的路徑。此外，模式切換晶體管12如-4插入在內(nèi)部電路212和貫通電極llle-4之間的信號(hào)線中。該信號(hào)線形成輸入到內(nèi)部電路212的信號(hào)的路徑。模式切換晶體管12如-4和12如-4在其柵極通過(guò)反相器141-4連接到測(cè)試模式信號(hào)cmode。此外，芯片100-1到100-4中的通過(guò)貫通電極111的各層之間的連接描述如下。首先，如圖6所示，連接芯片100-1到100-4的貫通電極Illa-I到llla_4，使得它們通過(guò)在各芯片層之間結(jié)合其微凸起11 而變?yōu)橐粭l信號(hào)線。連接芯片100-1到100-3中的貫通電極Illb-I到lllb_3，以便通過(guò)在各芯片層之間結(jié)合微凸起112b而成為一條信號(hào)線。在芯片100-1和芯片100-2之間，連接貫通電極Illc-I和lllc_2，以便通過(guò)結(jié)合微凸起112c-l和112c-2而成為一條信號(hào)線。在芯片100-1和芯片100-2之間，連接貫通電極llld_2和llld_3，以便通過(guò)結(jié)合微凸起112d-2和112d-3而成為一條信號(hào)線。此外，在芯片100-1和芯片100-2之間，連接貫通電極llle_3和llle_4，以便通過(guò)結(jié)合微凸起11加-3和11加-4而成為一條信號(hào)線。連接測(cè)試的過(guò)程示例和連接測(cè)試中的操作示例
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現(xiàn)在，描述用于上面參考圖6描述的堆疊系統(tǒng)半導(dǎo)體裝置的連接測(cè)試的過(guò)程的示例和該過(guò)程中的操作示例。首先，在以此方式堆疊三個(gè)或更多芯片100-1到100-4的結(jié)構(gòu)的情況下，基本上，連續(xù)地執(zhí)行兩個(gè)芯片層之間的連接測(cè)試。這表明不同時(shí)使得芯片100-2到 100-4中形成的晶體管串聯(lián)電路有效以執(zhí)行測(cè)量，而是逐個(gè)地連續(xù)使得其有效以連續(xù)執(zhí)行測(cè)量。因此，在下面描述中，描述這樣的情況作為示例，其中按照芯片100-2、100-3和100-4 的順序連續(xù)地使得晶體管串聯(lián)電路有效以執(zhí)行測(cè)量。要注意，執(zhí)行晶體管串聯(lián)電路的測(cè)量的芯片100的順序不一定限于上述示例。然而，如可以從前面描述意識(shí)到的，關(guān)于缺陷位置的指定，按照從底層向上層的順序執(zhí)行連接測(cè)試在效率上更高。首先，在連接測(cè)試時(shí)，測(cè)量裝置300輸出“H”電平的測(cè)試模式信號(hào)cmode到端子 TM20。此外，測(cè)試裝置300輸出電源電壓VDD到端子TMll。此外，測(cè)試裝置300輸出測(cè)量信號(hào)ctest到端子TM40。結(jié)果，首先，從反相器141輸出“L”電平的柵極電壓到芯片100-1到100_4中的模式切換晶體管124的柵極。響應(yīng)于該柵極電壓，芯片100-1到100-4中的所有模式切換晶體管124截止，并且內(nèi)部電路201到212置于這樣的狀態(tài)，其中從內(nèi)部電路201到212到對(duì)應(yīng)的貫通電極111的信號(hào)路徑被阻斷。此外，當(dāng)“H”電平的測(cè)試模式信號(hào)cmode提供到芯片100_1的驅(qū)動(dòng)晶體管121a_l 到121c-l的柵極時(shí)，驅(qū)動(dòng)晶體管121a-l到121c_l導(dǎo)通。結(jié)果，電源電壓VDD施加到驅(qū)動(dòng)晶體管121a-l到121c-l分別連接到的驅(qū)動(dòng)電極Illa-I到lllc_l。類似地，當(dāng)“H”電平的測(cè)試模式信號(hào)cmode施加到芯片100_2的驅(qū)動(dòng)晶體管 121d-2和芯片100-3的驅(qū)動(dòng)晶體管121e-3的柵極時(shí)，它們導(dǎo)通。結(jié)果，在芯片100-2中， 電源電壓VDD施加到連接到驅(qū)動(dòng)晶體管121d-2的貫通電極llld-2。類似地，在芯片100-3 中，電源電壓VDD施加到連接到驅(qū)動(dòng)晶體管121e-3的貫通電極llle_3。在上述條件下，測(cè)試裝置300首先執(zhí)行用于選擇芯片100-1的控制。為此，測(cè)試裝置300按照“0”、“0”和“1”的順序輸出數(shù)據(jù)作為芯片選擇數(shù)據(jù)cdat，并且以對(duì)應(yīng)定時(shí)輸出 3個(gè)周期的時(shí)鐘ccl。結(jié)果，配置移位寄存器的觸發(fā)器151-2、151-3和151-4分別保持并輸出“0”、“0”和“1”。此時(shí)，在芯片100-2中，選擇晶體管125-2導(dǎo)通，并且晶體管串聯(lián)電路的端部連接到用于測(cè)量信號(hào)ctest的信號(hào)線。換句話說(shuō)，通過(guò)測(cè)試裝置300使晶體管串聯(lián)電路有效用于測(cè)量。與此同時(shí)，在芯片100-3和100-4的每個(gè)中，選擇晶體管125-3和125-4 截止，并且晶體管串聯(lián)電路的端部置于這樣的狀態(tài)，其中其從用于測(cè)量信號(hào)ctest的信號(hào)線斷開(kāi)。以此方式，執(zhí)行芯片選擇，使得芯片100-2到100-4中只有芯片100-2的晶體管串聯(lián)電路有效。測(cè)試裝置300輸出測(cè)量信號(hào)ctest以測(cè)量芯片100-2中的晶體管串聯(lián)電路的傳導(dǎo)。此時(shí)，假設(shè)貫通電極Illa-I和貫通電極11 la_2之間的連接良好。在該情況下，從芯片100-1的驅(qū)動(dòng)晶體管121a-l施加到貫通電極Illa-I的電源電壓VDD通過(guò)貫通電極 llla-2導(dǎo)通測(cè)試晶體管12加-2。類似地，假設(shè)貫通電極Illc-I和貫通電極lllc_2之間的連接良好。在該情況下，通過(guò)從驅(qū)動(dòng)晶體管121c-l施加到貫通電極Illc-I的電源電壓VDD 導(dǎo)通測(cè)試晶體管122c-2。以此方式，如果貫通電極Illa-I和貫通電極llla_2之間的連接以及貫通電極Illc-I和貫通電極lllc-2之間的連接良好，則獲得芯片100-2中的晶體管串聯(lián)電路正傳導(dǎo)的測(cè)量結(jié)果。相反，假設(shè)貫通電極Illa-I和llla_2之間的連接以及貫通電極Illc-I和lllc_2 之間的連接的至少一個(gè)不好。在該情況下，獲得芯片100-2中的晶體管串聯(lián)電路不傳導(dǎo)的
測(cè)量結(jié)果。以此方式，如果首先選擇芯片100-2以執(zhí)行連接測(cè)試，則判定貫通電極Illa-I和貫通電極llla-2之間的連接以及貫通電極Illc-I和貫通電極lllc_2之間的連接是否良好。然后，例如測(cè)試裝置300將測(cè)試模式信號(hào)cmode切換到“L”電平一次，然后使得測(cè)試模式信號(hào)cmode再次回到“H”電平。結(jié)果，重置已經(jīng)在觸發(fā)器151-2到151-4中保持的值。然后，測(cè)試裝置300按照“0”、“1”和“0”的順序輸出數(shù)據(jù)作為芯片選擇數(shù)據(jù)cdat以及時(shí)鐘ccl。結(jié)果，只有芯片100-3的晶體管串聯(lián)電路有效。在該狀態(tài)下，如果貫通電極llla-2和llla_3之間的連接良好，則通過(guò)從驅(qū)動(dòng)晶體管121a-l施加到貫通電極Illa-I的電源電壓VDD導(dǎo)通芯片100-3的測(cè)試晶體管122a_3。同時(shí)，如果貫通電極lllb-l、lllb-2和lllb_3之間的連接良好，則通過(guò)從驅(qū)動(dòng)晶體管121b-l施加到貫通電極Illb-I的電源電壓VDD導(dǎo)通芯片100-3的測(cè)試晶體管122b_3。此外，如果貫通電極llld-2和llld-3之間的連接良好，則通過(guò)從驅(qū)動(dòng)晶體管 121d-2施加到貫通電極llld-2的電源電壓VDD導(dǎo)通芯片100-3的測(cè)試晶體管122d_3。相應(yīng)地，如果通過(guò)測(cè)試裝置300獲得芯片100-3中的晶體管串聯(lián)電路正在傳導(dǎo)的測(cè)量結(jié)果，則可以確定下一貫通電極的全部連接良好。換句話說(shuō)，貫通電極llla-2和 llla-3之間的連接、貫通電極lllb-iailb-2和lllb-3之間的連接和貫通電極llld-2和 llld-3之間的連接全部良好。另一方面，如果獲得芯片100-3中的晶體管串聯(lián)電路不傳導(dǎo)的另一測(cè)量結(jié)果，則這表明上述三個(gè)貫通電極的連接的至少一個(gè)有缺陷。當(dāng)使得芯片100-1的晶體管串聯(lián)電路有效以執(zhí)行連接測(cè)試時(shí)，關(guān)于貫通電極 Illd-I和llld-2之間的連接是否良好的判定還沒(méi)有進(jìn)行。然而，通過(guò)其中使得芯片100-3 中的晶體管串聯(lián)電路有效的連接測(cè)試，可以判定貫通電極Illd-I和llld-2之間的連接是否良好。以此方式，在本實(shí)施例中，例如在芯片內(nèi)部，關(guān)于如對(duì)其沒(méi)有連接信號(hào)線的純通道接線的貫通電極，也可以執(zhí)行關(guān)于連接是否良好的判定。然后，測(cè)試裝置300再次重置觸發(fā)器151-2到151_4，并且如上所述按照“ 1 ”、“0” 和“0”的順序輸出數(shù)據(jù)作為芯片選擇數(shù)據(jù)cdat以及時(shí)鐘ccl。結(jié)果，只有芯片100-4中的晶體管串聯(lián)電路置于有效狀態(tài)。在該狀態(tài)下，假設(shè)貫通電極llla-3和llla_4之間的連接良好。在該情況下，從驅(qū)動(dòng)晶體管121a-l施加到貫通電極Illa-I的電源電壓VDD傳輸?shù)截炌姌Ollla_4，以導(dǎo)通測(cè)試晶體管122a-4。此外，如果貫通電極llle-3和llle_4之間的連接良好，則從驅(qū)動(dòng)晶體管121e-3施加到貫通電極llle-3的電源電壓VDD傳輸?shù)截炌姌O11 le_4，以導(dǎo)通測(cè)試晶體管 122e-40相應(yīng)地，在通過(guò)測(cè)試裝置300獲得芯片100-4中的晶體管串聯(lián)電路正在傳導(dǎo)的測(cè)量結(jié)果的情況下，上述貫通電極11 la-3和11 la-4之間的連接良好。此外，貫通電極llle-3 和llle-4之間的連接良好。另一方面，如果獲得芯片100-4中的晶體管串聯(lián)電路不傳導(dǎo)的另一測(cè)量結(jié)果，則可以確定上述兩個(gè)貫通電極之間的連接的至少一個(gè)有缺陷。以此方式，在第三實(shí)施例中，同樣在堆疊具有不同結(jié)構(gòu)的芯片100的堆疊系統(tǒng)半導(dǎo)體裝置中，可以精確地判定不同芯片層之間的貫通電極的連接是否良好。要注意，上述過(guò)程應(yīng)用于堆疊所有必要的芯片100的狀態(tài)下的堆疊系統(tǒng)半導(dǎo)體裝置，使得在連續(xù)選擇芯片100的同時(shí)，執(zhí)行選擇的芯片的各層之間連接測(cè)試。然而，連接測(cè)試可以不以上述過(guò)程執(zhí)行，而是可以以另一過(guò)程進(jìn)行，其中例如對(duì)于堆疊一個(gè)芯片100的每個(gè)制造階段，在最上層的芯片和下層的芯片之間執(zhí)行連接測(cè)試。此外，為了在正常模式中使用圖6所示的堆疊系統(tǒng)半導(dǎo)體裝置，專用于連接測(cè)試的端子(如端子TM20、TM32a、TM32b和TM40)經(jīng)歷預(yù)定處理，如例如用于將其下拉到地使得可以正常地執(zhí)行正常操作的處理。<4.第四實(shí)施例〉第四實(shí)施例的概述例如，在上述實(shí)施例中，一個(gè)芯片100中提供的晶體管串聯(lián)電路中包括的全部測(cè)試晶體管122同時(shí)導(dǎo)通。如上所述，在實(shí)際芯片中，可以形成超過(guò)1000的大量貫通電極。 因此，如果一個(gè)晶體管串聯(lián)電路實(shí)際上由對(duì)應(yīng)于這樣的大量貫通電極的全部測(cè)試晶體管形成，則估計(jì)晶體管串聯(lián)電路展現(xiàn)相當(dāng)高的導(dǎo)通電阻。如果導(dǎo)通電阻變?yōu)楦哂诠潭ㄋ剑瑒t存在可能難以獲得準(zhǔn)確的測(cè)量結(jié)果的可能性。此外，流到對(duì)應(yīng)下拉電阻器的電阻晶體管123 的電流的總量(因此，下拉電流)可能變得非常大，導(dǎo)致可能對(duì)內(nèi)部電路有影響的可能性。因此，第四實(shí)施例采用這樣的配置，其中分割晶體管串聯(lián)電路以減少同時(shí)被驅(qū)動(dòng)到導(dǎo)通狀態(tài)的那些測(cè)試晶體管122的數(shù)量，從而消除由上述導(dǎo)通電阻或下拉電流引起的問(wèn)題。電路配置的示例圖7示出第四實(shí)施例中的芯片的電路配置示例。參考圖7，芯片100-1具有例如等效于從圖5的芯片100-1的配置省略測(cè)試晶體管122-1和電阻晶體管123-1的電路配置。 然而，在圖7所示的芯片100-1中，模式切換晶體管12如-1到124d-l在其柵極通過(guò)反相器 141-1連接到用于柵極電壓VGl的信號(hào)線，類似于圖6所示的配置。同時(shí)，圖7所示的芯片100-2包括選擇晶體管125A和125B。此外，四個(gè)測(cè)試晶體管12 到122d分組為測(cè)試晶體管12 和122b的晶體管串聯(lián)電路以及測(cè)試晶體管122c 和122d的另一晶體管串聯(lián)電路。測(cè)試晶體管12 和122b的晶體管串聯(lián)電路在其一端通過(guò)選擇晶體管125A連接到端子TM41，并且在其另一端連接到另一端子TM42。類似地，測(cè)試晶體管122c和122d的晶體管串聯(lián)電路在其一端通過(guò)選擇晶體管125B連接到端子TM41，并且在其另一端連接到另一端子TM42。換句話說(shuō)，在圖7所示的配置中，將四個(gè)測(cè)試晶體管12 到122d分組并分割成相互不重疊的兩組。因此，對(duì)兩組分組的測(cè)試晶體管的每個(gè)形成晶體管串聯(lián)電路，并且兩個(gè)晶體管串聯(lián)電路并聯(lián)連接。要注意，通過(guò)以此方式分組形成的多個(gè)晶體管串聯(lián)電路是分割串聯(lián)電路的示例。此外，在圖7所示的配置中，提供準(zhǔn)備用于連接測(cè)試的控制電路160。該控制電路160根據(jù)例如通過(guò)端子TM51從測(cè)試裝置300對(duì)其輸入的指令，驅(qū)動(dòng)選擇晶體管125A和 125B、電阻晶體管123和模式切換晶體管124-2。
控制電路160輸出柵極電壓VG21、VG22和VG1。用于柵極電壓VG21的信號(hào)線共同連接到選擇晶體管125A和電阻晶體管123a和12 的柵極。同時(shí)，用于柵極電壓VG22的信號(hào)線共同連接到選擇晶體管125B和電阻晶體管123c和123d的柵極。用于柵極電壓VGl的信號(hào)線連接以在芯片100-2和芯片100_1的各層之間延伸， 并且共同連接到驅(qū)動(dòng)晶體管121a到121d的柵極。此外，在相同芯片100-1中，該信號(hào)線通過(guò)反相器141-1共同連接到模式切換晶體管12如-1到124d-l的柵極。此外，用于柵極電壓VGl的信號(hào)線通過(guò)芯片100-1中的反相器141-2，共同連接到模式切換晶體管12如_2到 124d-2的柵極。在連接測(cè)試時(shí)的操作示例描述用于上面參考圖7描述的配置的連接測(cè)試時(shí)的過(guò)程示例和對(duì)應(yīng)操作的示例。 首先，在連接測(cè)試時(shí)，控制電路160首先輸出“H”電平的柵極電壓VG1。結(jié)果，芯片100-1 中的內(nèi)部電路200-1從貫通電極Illa-I到Illd-I斷開(kāi)。類似地，芯片100-2中的內(nèi)部電路200-2從貫通電極llla-2到llld_2斷開(kāi)。此外，芯片100-1中的驅(qū)動(dòng)晶體管121a到 121d置于導(dǎo)通狀態(tài)，使得從端子TMll輸入的電源電壓VDD分別施加到貫通電極Illa-I到 llld-1。在上述條件下，控制電路160首先輸出“H”電平的柵極電壓VG21，并且輸出“L”電平的柵極電壓VG22。因?yàn)榉謩e響應(yīng)于柵極電壓VG21和VG22而將選擇晶體管125A置于導(dǎo)通狀態(tài)并將選擇晶體管125B置于截止?fàn)顟B(tài)，所以建立在端子TM41和TM42之間只連接測(cè)試晶體管12 和122b的晶體管串聯(lián)電路的狀態(tài)。此外，等效于建立這樣的狀態(tài)，其中盡管電阻晶體管123a和12 用作下拉電阻器，但是不連接作為電阻晶體管123c和123d的電阻
ο相應(yīng)地，在該狀態(tài)下，執(zhí)行包括測(cè)試晶體管12 和122b的晶體管串聯(lián)電路的傳導(dǎo)的測(cè)量。換句話說(shuō)，判定貫通電極Illa-I和llla-2之間的連接以及貫通電極Illb-I和 11 lb-2之間的連接是否良好。然后，控制電路160輸出“L”電平的柵極電壓VG21，并且輸出“H”電平的柵極電壓 VG22。響應(yīng)于柵極電壓，選擇晶體管125A置于截止?fàn)顟B(tài)，并且選擇晶體管125B置于導(dǎo)通狀態(tài)。因此，在端子TM41和TM42之間，建立只連接測(cè)試晶體管122c和122d的晶體管串聯(lián)電路的狀態(tài)。此外，等效于在連接電阻晶體管123c和123d的下拉電阻器的同時(shí)，不連接由電阻晶體管123a和12 形成的電阻器。在上述狀態(tài)下，執(zhí)行測(cè)試晶體管122c和122d的晶體管串聯(lián)電路的傳導(dǎo)的測(cè)量。具體地，判定貫通電極Illc-I和lllc-2之間的連接以及貫通電極Illd-I和llld_2之間的連接是否良好。這表明執(zhí)行芯片100-1和100-2的各層之間的全部貫通電極的連接測(cè)試。通過(guò)以此方式執(zhí)行連接測(cè)試，與從全部測(cè)試晶體管122-2形成單個(gè)晶體管串聯(lián)電路的情況相比，可以減少在晶體管串聯(lián)電路中出現(xiàn)的導(dǎo)通電阻。此外，可以減少要在一個(gè)連接測(cè)試中流動(dòng)的下拉電流量。結(jié)果，獲得穩(wěn)定的測(cè)量結(jié)果。此外，可以將下拉電流對(duì)芯片的內(nèi)部電路的影響減少到可以忽略的程度。要注意，可以修改圖7的電路配置，使得例如柵極電壓VG1、VG21和VG22不從控制電路160輸出，而是通過(guò)端子從測(cè)試裝置300輸出。此外，在上述第四實(shí)施例中，從其形成不同的分割晶體管串聯(lián)電路的測(cè)試晶體管的數(shù)量可以不相互相等。此外，要通過(guò)分割或分組形成的晶體管串聯(lián)電路的數(shù)量不具體限制。此外，還可以應(yīng)用包括并聯(lián)提供的多個(gè)晶體管串聯(lián)電路的第四實(shí)施例的配置到這樣的配置，其中各個(gè)芯片100具有如上所述的共同結(jié)構(gòu)。實(shí)施例和現(xiàn)有技術(shù)之間的比較圖8圖示實(shí)施例和現(xiàn)有技術(shù)之間的比較結(jié)果。要注意，在圖8中，實(shí)施例表示為晶體管串聯(lián)連接方法。此外，作為現(xiàn)有技術(shù)，列出邊界掃描方法和二極管方法。在二極管方法中，二極管連接到芯片中的每個(gè)貫通電極，并且外部端子和專用于傳導(dǎo)測(cè)試的端子被驅(qū)動(dòng)以選擇性地在貫通端子之間測(cè)試傳導(dǎo)。此外，在該情況下，假設(shè)形成堆疊半導(dǎo)體裝置的芯片的數(shù)量為10，并且每個(gè)芯片具有1000個(gè)貫通電極。首先，描述連接測(cè)量所需的管腳端子的數(shù)量。實(shí)施例中的晶體管串聯(lián)連接方法中的管腳端子的數(shù)量例如最小為4。該情況下的管腳端子對(duì)應(yīng)于圖6中的端子TM20、TM32a、
和TM40。要注意，因?yàn)橛糜陔娫措妷篤DD的端子TMll也在正常操作中使用，所以將其從連接測(cè)試所需的那些管腳端子排除。此外，例如，在這樣的過(guò)程的情況下，其中如上所述每次堆疊芯片100時(shí)連續(xù)地執(zhí)行最上層和下層之間的連接測(cè)試，不要求對(duì)于芯片選擇的控制。結(jié)果，從圖6所示的端子TM20、TM32a、TM32b和TM40中，可以省略對(duì)應(yīng)于芯片選擇數(shù)據(jù)cdat和時(shí)鐘ccl的端子TM3M和TM32b。在該情況下，連接測(cè)試所需的管腳端子的數(shù)量可以減少為兩個(gè)。同時(shí)，在邊界掃描方法中的管腳端子的數(shù)量為四個(gè)。提供管腳端子用于測(cè)試信號(hào)的輸入和輸出以及邊界掃描單元的控制。關(guān)于管腳端子的數(shù)量，公開(kāi)的技術(shù)的實(shí)施例和邊界掃描方法基本相等。同時(shí)，在二極管方法中，要求等于要堆疊的芯片數(shù)量的端子數(shù)量和對(duì)應(yīng)于用于每個(gè)芯片的貫通電極的數(shù)量的端子數(shù)量。因此，在二極管方法中，管腳端子的數(shù)量為10010。 以此方式，根據(jù)二極管方法，要求非常大數(shù)量的管腳端子?，F(xiàn)在，比較電路量。首先，如果電路量的單元被當(dāng)做門數(shù)，則粗略估計(jì)時(shí)，整個(gè)堆疊半導(dǎo)體裝置中晶體管串聯(lián)連接方法中的電路量為大約作門。相反，邊界掃描方法中的電路量大約為IOOk門。在邊界掃描方法中，為每個(gè)貫通電極提供邊界掃描單元，并且當(dāng)使用NAND門形成時(shí)，一個(gè)邊界掃描單元由10或更多的相對(duì)大量的邏輯門形成。一個(gè)NAND門例如由四個(gè)晶體管形成。相反，在公開(kāi)的技術(shù)的實(shí)施例中， 只需要為每個(gè)貫通電極提供幾個(gè)晶體管。以此方式，在本實(shí)施例的晶體管串聯(lián)連接方法中， 從編碼掃描方法的電路量大量地減少了電路量。同時(shí)，根據(jù)二極管方法的電路量大約為IOk 二極管，其中二極管的數(shù)量用作單位。 要注意，在電路量被當(dāng)做安裝區(qū)域的情況下，它實(shí)際上等于根據(jù)實(shí)施例的晶體管串聯(lián)連接方法的電路量，其中電路量例如為大約作門?，F(xiàn)在，比較測(cè)試時(shí)間。在根據(jù)實(shí)施例的晶體管串聯(lián)連接方法中，如果將對(duì)應(yīng)于時(shí)鐘的一個(gè)周期的周期取為單位，則測(cè)試時(shí)間為9個(gè)周期。在實(shí)施例中，一個(gè)晶體管串聯(lián)電路的測(cè)量所需的時(shí)間是用于同時(shí)施加預(yù)定電平的信號(hào)到例如圖3到6所示的端子并測(cè)量該狀態(tài)下的晶體管串聯(lián)電路的傳導(dǎo)的一個(gè)周期。然后，因?yàn)楦鶕?jù)涉及10層的芯片的事實(shí)將該過(guò)程執(zhí)行9次，所以測(cè)試時(shí)間總共為9個(gè)周期。然而，在如第四實(shí)施例中并聯(lián)提供多個(gè)晶體管串聯(lián)電路的配置的情況下，要求對(duì)應(yīng)于晶體管串聯(lián)電路的數(shù)量的倍數(shù)的時(shí)間。具體地，在涉及兩個(gè)晶體管串聯(lián)電路的情況下，測(cè)試時(shí)間是18個(gè)周期。此外，在邊界掃描方法中，對(duì)于不同的貫通電極需要以不同的周期定時(shí)在兩層之間執(zhí)行連接測(cè)試。此外，要求用于通過(guò)移位輸入用于測(cè)試的數(shù)據(jù)的周期和用于通過(guò)移位輸出用于測(cè)試的數(shù)據(jù)的周期。此外，例如必須輸入和輸出不同值的數(shù)據(jù)。結(jié)果，例如根據(jù)邊界掃描方法的測(cè)試時(shí)間是40k周期，并且相當(dāng)長(zhǎng)。同時(shí)，在二極管方法中，進(jìn)一步對(duì)于每個(gè)堆疊芯片執(zhí)行用于每個(gè)貫通電極的二極管的傳導(dǎo)測(cè)試。結(jié)果，測(cè)試時(shí)間是10個(gè)周期。在二極管方法的情況下，測(cè)試時(shí)間比邊界掃描方法中短。然而，根據(jù)實(shí)施例的測(cè)試時(shí)間更短?，F(xiàn)在，比較對(duì)于每個(gè)芯片層不同的貫通電極的陣列的情況的準(zhǔn)備。首先，實(shí)施例的晶體管串聯(lián)連接方法容易對(duì)其中如貫通電極的陣列對(duì)于每個(gè)芯片不同的結(jié)構(gòu)進(jìn)行準(zhǔn)備。這在上面已經(jīng)參考圖6結(jié)合第三實(shí)施例進(jìn)行描述。此外，在這點(diǎn)上，邊界掃描方法也準(zhǔn)備。另一方面，因?yàn)轭A(yù)設(shè)芯片具有共同結(jié)構(gòu)來(lái)配置用于二極管方法的電路，所以沒(méi)有準(zhǔn)備用于在不同層中不同的貫通電極的陣列。從這些比較結(jié)果，本公開(kāi)實(shí)施例全面實(shí)現(xiàn)了優(yōu)化性能。盡管已經(jīng)使用特定術(shù)語(yǔ)描述了本公開(kāi)的優(yōu)選實(shí)施例，但是這樣的描述僅僅用于說(shuō)明目的，并且要理解的是，可以進(jìn)行改變和變化而不偏離權(quán)利要求的精神和范圍。本申請(qǐng)包含涉及于2010年7月22日向日本專利局提交的日本優(yōu)先權(quán)專利申請(qǐng)JP 2010-165078中公開(kāi)的主題，在此通過(guò)引用并入其全部?jī)?nèi)容。
2權(quán)利要求
1.一種半導(dǎo)體器件，包括貫通電極，其在垂直方向上形成以便延伸貫通半導(dǎo)體器件；串聯(lián)電路部分，其由連續(xù)地串聯(lián)連接的多個(gè)測(cè)試準(zhǔn)備開(kāi)關(guān)形成，并且由通過(guò)堆疊在上層側(cè)或下層側(cè)的不同半導(dǎo)體器件的預(yù)定不同層貫通電極傳輸?shù)剿鲐炌姌O的驅(qū)動(dòng)電壓驅(qū)動(dòng)；以及一對(duì)測(cè)試端子，其連接到所述串聯(lián)電路部分的端部，并且適配用于測(cè)量所述串聯(lián)電路部分的傳導(dǎo)。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述測(cè)試準(zhǔn)備開(kāi)關(guān)是響應(yīng)于柵極電壓的施加而置于導(dǎo)通狀態(tài)的第一晶體管，并且所述第一晶體管在其柵極連接到所述貫通電極。
3.如權(quán)利要求2所述的半導(dǎo)體器件，還包括插入在所述第一晶體管的每一個(gè)的柵極和地之間的電阻器。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其中所述電阻器是第二電阻器，其響應(yīng)于柵極電壓的施加被驅(qū)動(dòng)以便產(chǎn)生預(yù)定電阻值。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其中所述串聯(lián)電路部分包括多個(gè)分割串聯(lián)電路部分，其通過(guò)連續(xù)地串聯(lián)連接相互不重疊的那些所述第一晶體管形成，并且所述半導(dǎo)體器件還包括選擇電路，適配為選擇所述分割串聯(lián)電路部分之一作為選擇的對(duì)象；以及驅(qū)動(dòng)電路部分，適配為驅(qū)動(dòng)插入在地和形成選擇作為測(cè)量對(duì)象的分割串聯(lián)電路部分的那些第一晶體管的柵極之間的所述第二晶體管。
6.一種半導(dǎo)體器件，包括貫通電極，其在垂直方向上形成以便延伸貫通半導(dǎo)體器件；串聯(lián)電路部分，其由連續(xù)地串聯(lián)連接的多個(gè)測(cè)試準(zhǔn)備開(kāi)關(guān)形成，并且由通過(guò)堆疊在上層側(cè)或下層側(cè)的不同半導(dǎo)體器件的不同層貫通電極傳輸?shù)剿鲐炌姌O的驅(qū)動(dòng)電壓驅(qū)動(dòng)；一對(duì)測(cè)試端子，其連接到所述串聯(lián)電路部分的端部，并且適配用于測(cè)量所述串聯(lián)電路部分的傳導(dǎo)；以及驅(qū)動(dòng)電壓施加部分，適配為施加驅(qū)動(dòng)電壓到所述貫通電極，所述驅(qū)動(dòng)電壓用于驅(qū)動(dòng)在不同半導(dǎo)體器件的特定一個(gè)中提供的測(cè)試準(zhǔn)備開(kāi)關(guān)。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其中所述測(cè)試準(zhǔn)備開(kāi)關(guān)是響應(yīng)于柵極電壓的施加而置于導(dǎo)通狀態(tài)的第一晶體管，并且所述第一晶體管在其柵極連接到所述貫通電極；以及所述驅(qū)動(dòng)電壓施加部分是插入在所述貫通電極和用于驅(qū)動(dòng)電壓的信號(hào)線之間的第三晶體管，并且所述第三晶體管適配為響應(yīng)于柵極電壓的施加而置于導(dǎo)通狀態(tài)。
8.如權(quán)利要求7所述的半導(dǎo)體器件，還包括第二晶體管，其插入在所述第一晶體管的柵極和地之間，并且響應(yīng)于柵極電壓的施加被驅(qū)動(dòng)以便產(chǎn)生預(yù)定電阻值。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其中所述第二晶體管和所述第三晶體管并聯(lián)插入在所述第一晶體管的柵極和輸入控制電壓的端子之間，所述控制電壓在驅(qū)動(dòng)電壓的電勢(shì)和地電勢(shì)之間切換。
10.如權(quán)利要求7所述的半導(dǎo)體器件，還包括模式切換晶體管，其插入在對(duì)應(yīng)于正常操作工作的正常操作準(zhǔn)備電路部分和所述貫通電極之間，并且適配為響應(yīng)于柵極電壓的施加而在導(dǎo)通和截止?fàn)顟B(tài)之間切換；所述模式切換晶體管響應(yīng)于將所述第三晶體管置于導(dǎo)通狀態(tài)的柵極電壓的施加而置于截止?fàn)顟B(tài)。
11. 一種堆疊半導(dǎo)體裝置，包括 相互堆疊的至少第一半導(dǎo)體器件和第二半導(dǎo)體器件； 所述第一半導(dǎo)體器件包括第一貫通電極，其在垂直方向上形成以便延伸貫通第一半導(dǎo)體器件， 串聯(lián)電路部分，其由連續(xù)地串聯(lián)連接的多個(gè)測(cè)試準(zhǔn)備開(kāi)關(guān)形成，并且由通過(guò)從所述第二半導(dǎo)體器件到所述第一半導(dǎo)體器件的貫通電極的連接而傳輸?shù)剿龅谝回炌姌O的驅(qū)動(dòng)電壓驅(qū)動(dòng)，以及一對(duì)測(cè)試端子，其連接到所述串聯(lián)電路部分的端部，并且適配用于測(cè)量所述串聯(lián)電路部分的傳導(dǎo)，所述第二半導(dǎo)體器件包括第二貫通電極，其在垂直方向上形成以便延伸貫通第二半導(dǎo)體器件，并且通過(guò)從所述第二半導(dǎo)體器件到所述第一半導(dǎo)體器件的貫通電極的連接而連接到所述第一貫通電極，以及驅(qū)動(dòng)電壓施加部分，適配為施加驅(qū)動(dòng)電壓到所述第二貫通電極。
全文摘要
一種半導(dǎo)體器件包括貫通電極，其在垂直方向上形成以便延伸貫通半導(dǎo)體器件；串聯(lián)電路部分，其由連續(xù)地串聯(lián)連接的多個(gè)測(cè)試準(zhǔn)備開(kāi)關(guān)形成，并且由通過(guò)堆疊在上層側(cè)或下層側(cè)的不同半導(dǎo)體器件的預(yù)定不同層貫通電極傳輸?shù)剿鲐炌姌O的驅(qū)動(dòng)電壓驅(qū)動(dòng)；以及一對(duì)測(cè)試端子，其連接到所述串聯(lián)電路部分的端部，并且適配用于測(cè)量所述串聯(lián)電路部分的傳導(dǎo)。
文檔編號(hào)H01L23/58GK102376691SQ20111020693
公開(kāi)日2012年3月14日 申請(qǐng)日期2011年7月22日 優(yōu)先權(quán)日2010年7月22日
發(fā)明者菅原武則 申請(qǐng)人:索尼公司