專利名稱：半導體封裝結(jié)構(gòu)以及半導體封裝工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種封裝結(jié)構(gòu)以及封裝工藝，且特別是涉及一種可提供良好引線接合效果的封裝結(jié)構(gòu)以及封裝工藝。
背景技術(shù)：
集成電路的封裝是半導體后段工藝中相當重要一部分，其目的是使加工完成后的每一顆芯片受到保護，并且使芯片上的焊墊與印刷電路板(PCB)達成電性連接。印刷電路板及芯片承載(chip carrier)基板上有許多焊點(solder joints)，且這些焊點與印刷電路板或芯片承載基板的線路層的接觸面，在焊接前需經(jīng)表面處理(surface finish)或金屬化(Metallization)。舉例來說，可在線路層的焊墊上形成鎳-鈀(Ni/Pd)或金-鎳(Au/ Ni)的雙金屬層或鎳-鈀-金(Ni/Pd/Au)的三金屬層等表面處理方式。

發(fā)明內(nèi)容
本發(fā)明提供一種封裝結(jié)構(gòu)，其可改善引線接合效果以及提升工藝良率。本發(fā)明提供一種封裝工藝，用以制作前述封裝結(jié)構(gòu)。本發(fā)明提供一種半導體封裝結(jié)構(gòu)，包括基板、芯片、至少一金屬疊層以及至少一銅導線，基板具有承載面，且承載面上設(shè)有至少一第一接墊，芯片具有第一表面以及相對于第一表面的第二表面，芯片通過第二表面貼附于基板的承載面，且第一表面上設(shè)有至少一第二接墊，金屬疊層設(shè)置于第一接墊上，每一金屬疊層包括鎳層、鈀層以及金層，其中鈀層位于鎳層與金層之間，而鎳層位于鈀層與第一接墊之間，且鎳層的厚度大于等于1.5微米，小于等于3微米，銅導線分別連接于第二接墊與相應(yīng)的金屬疊層之間，以電性連接芯片與基板的第一接墊。本發(fā)明提供一種半導體封裝結(jié)構(gòu)，包括基板、芯片、至少一第一金屬疊層、至少一第二金屬疊層、至少一銅導線以及焊球，基板具有第一承載面以及相對應(yīng)于第一承載面的第二承載面，且第一承載面上設(shè)有至少一第一接墊，第二承載面上設(shè)有至少一第三接墊，芯片具有第一表面以及相對于第一表面的第二表面，芯片通過第二表面貼附于基板的第一承載面，且第一表面上設(shè)有至少一第二接墊，第一金屬疊層設(shè)置于第一接墊上，第二金屬疊層設(shè)置于第三接墊上，第一金屬疊層和第二金屬疊層分別包括鎳層、鈀層以及金層，其中鈀層位于鎳層與金層之間，而鎳層位于鈀層與第一接墊之間，且鎳層的厚度大于等于1. 5微米， 小于等于3微米，銅導線分別連接于第二接墊與相應(yīng)的第一接墊上的金屬疊層之間，以電性連接芯片與基板的第一接墊，焊球配置于第二金屬疊層上。本發(fā)明提供一種半導體封裝工藝，包括提供基板，其具有承載面，且承載面上設(shè)有至少一第一接墊。形成鎳層于每一第一接墊上，其中鎳層的厚度大于等于1. 5微米，小于等于3微米，形成鈀層于每一鎳層上，形成金層于每一鈀層上，貼附芯片至承載面。芯片具有朝向基板的第二表面以及相對于第二表面的第一表面，第一表面上設(shè)有至少一第二接墊。 接合至少一銅導線于第二接墊與相應(yīng)的金屬疊層之間，以電性連接芯片與基板的第一接墊?；谏鲜觯景l(fā)明將金屬疊層中的鎳層厚度設(shè)定為1. 5微米至3微米之間，以在工藝容許的范圍內(nèi)調(diào)整金屬疊層的硬度，使引線的難度降低，且導線較不易于引線的過程中斷裂，進而提升工藝良率以及提高引線接合效果。為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。


圖IA是本發(fā)明實施例的半導體封裝結(jié)構(gòu)的剖面示意圖。圖IB是圖IA的部分構(gòu)件俯視示意圖。圖2為本發(fā)明另一實施例的半導體封裝結(jié)構(gòu)的剖面示意圖。圖3是金屬疊層的硬度與其鎳層厚度的關(guān)系示意圖。圖4A是本發(fā)明實施例的封裝工藝的步驟一的示意圖。圖4B是本發(fā)明實施例的封裝工藝的步驟二的示意圖。圖4C是本發(fā)明實施例的封裝工藝的步驟三的示意圖。附圖標記說明100:半導體封裝結(jié)構(gòu)112:承載面114:底面114b:第五接墊120 芯片122a 第二接墊122c:第四接墊130 第一金屬疊層134 鈀層140 銅導線160 金導線
具體實施例方式圖IA是本發(fā)明實施例的半導體封裝結(jié)構(gòu)的剖面示意圖，圖IB是圖IA的部分構(gòu)件俯視示意圖。為了方便說明，圖IB將圖IA中的封裝膠體150移除，以更清楚的繪示封裝膠體150內(nèi)部的結(jié)構(gòu)全貌。請同時參考圖IA以及圖1B，本實施例的半導體封裝結(jié)構(gòu)100包括基板110、芯片120、至少一第一金屬疊層130、至少一銅導線140、封裝膠體150以及至少一金導線160?；?10可為印刷電路板，其具有承載面112以及相對承載面112的底面 114，承載面112上設(shè)有至少一第一接墊112a，底面114上設(shè)有至少一第五接墊114b，且至少一焊球11 分別配置于第五接墊114b上。芯片120具有第一表面122以及相對于第一表面122的第二表面124，芯片120通過第二表面IM貼附于基板110的承載面112，第一表面122上設(shè)有至少一第二接墊122a、第三接墊122b以及第四接墊122c，金導線160分別連接第三接墊122b以及第四接墊122c以電性連接第三接墊122b以及第四接墊122c。金
110 基板 112a 第一接墊 114a 焊球 114c 第二金屬疊層 122 第一表面 122b 第三接墊 124 第二表面 132 金層 136 鎳層 150 封裝膠體屬疊層130分別設(shè)置于第一接墊11 上。每一銅導線140連接相應(yīng)的第二接墊12 與第一金屬疊層130，以電性連接芯片120與基板110的第一接墊112a。更具體而言，依據(jù)引線方向的不同，第二接墊12 與第一金屬疊層130上的接點外觀會有差異。當引線方向是先在第二接墊12 上形成第一焊點，再于第一金屬疊層130 上形成第二焊點時，每一導線140的一端與相應(yīng)的第二接墊12 之間會形成第一接點，而每一導線140的另一端與相應(yīng)的第一金屬疊層130之間會形成第二接點?；蚴牵斠€方向是先在第一金屬疊層130上形成第一焊點，再于第二接墊12 上形成第二焊點時，每一導線140的一端與相應(yīng)的第一金屬疊層130之間形成第一接點，而每一導線140的另一端與相應(yīng)的第二接墊12 之間形成第二接點，以電性連接芯片120與基板110的第一接墊 11加。本實施例在此繪出前述第一種引線方式為例。封裝膠體150配置于承載面112上并且覆蓋導線140、第一金屬疊層130以及芯片 120，以對其提供抗?jié)駳?、防氧化以及防短路等保護作用。請參考圖IA中的局部放大圖，詳細而言，本實施例的第一金屬疊層130包括金層 132、鈀層134以及鎳層136，其中鈀層134位于金層132與鎳層136之間，而鎳層136位于鈀層134與第一接墊11 之間，且金層132的厚度小于或等于0. 15微米，鈀層134的厚度小于或等于0. 3微米，而鎳層136的厚度大于等于1. 5微米，小于等于3微米。圖2為本發(fā)明另一實施例的半導體封裝結(jié)構(gòu)的剖面示意圖，其中本實施例與前一實施例相同的元件以相同的標號繪示。請參考圖2，本實施例的半導體封裝結(jié)構(gòu)100還包括至少一第二金屬疊層114c，分別設(shè)置于第五接墊114b上。由于第二金屬疊層IHc與第一金屬疊層130于同一工藝施作，所以第一金屬疊層130與第二金屬疊層IHc的組成相同， 各疊層的厚度也會相同。例如，第二金屬疊層114c的金層132厚度與第一金屬疊層130的金層132厚度相同，為0. 15微米；第二金屬疊層114c的鈀層134厚度與第一金屬疊層130 的鈀層134厚度相同，為0. 3微米；第二金屬疊層IHc的鎳層136厚度與第一金屬疊層130 的鎳層136厚度相同，為3微米。圖3是金屬疊層130的硬度與其鎳層厚度的關(guān)系示意圖。一般而言，現(xiàn)行采用的金屬疊層中的鎳層厚度通常為8微米以上，故其相對應(yīng)的金屬疊層硬度大于400HV。此外， 導線140的材料可包括銅或金或表面形成一層抗氧化層為鈀，即為銅鍍鈀導線；導線140的材料也可為中心材料為銅，但在表面形成兩種或兩種以上金屬元素組成的抗氧化層，該金屬元素可為金、鈀、鉬、銠、銀或鎳等金屬元素。以銅鍍鈀導線為例，其硬度約為80HV，故金屬疊層的硬度遠大于導線的硬度。如此，在引線的過程中，導線易因瓷嘴與金屬疊層的夾擊而斷裂，更由于鎳層厚度較厚，其金屬疊層的表面晶格也會隨著鎳層的厚度增大，使引線的難度提高。為了克服上述問題，本實施例將鎳層136的厚度上限設(shè)定為3微米，對應(yīng)的金屬疊層130的硬度可被設(shè)定為180HV以下。如此一來，由于金屬疊層130的硬度下降了，有助于增加導線140與金屬疊層130的接合效果。同時，因為鎳層136厚度較薄，所形成的金屬疊層130的表面晶格相對較小，使引線的難度大幅降低，可更進一步提升引線的良率。另一方面，考慮工藝的因素，本發(fā)明可為鎳層136的厚度設(shè)定下限1.5微米，原因為如果厚度小于1.5微米，電鍍時間太短，表面產(chǎn)生過多的雜質(zhì)，反而不利引線的進行。由于無電電鍍的初始過程中會產(chǎn)生氣體(如氫氣)，如果初始形成的鎳層的厚度較薄，容易產(chǎn)
6生空洞(void)或形成金屬氧化物或帶有雜質(zhì)的硬度較大的非純金屬物質(zhì)在其表面，如此反而使金屬疊層130的硬度難以得到良好的控制。故，建議所形成的鎳層136應(yīng)累積至一定的厚度以上，例如1. 5微米以上。圖4A是本發(fā)明實施例的封裝工藝的步驟一的示意圖。請參考圖4A，首先，提供基板110?；?10具有承載面112以及相對承載面112的底面114，承載面112上設(shè)有多個第一接墊11 ，底面114上設(shè)有多個第五接墊114b，再于第一接墊112A分別形成第一金屬疊層130，亦可同時在第五接墊114b上分別形成第二金屬疊層lHc。首先，以等離子體和界面活性劑清潔第一接墊11 ，再利用硫酸針對第一接墊11 或第五接墊114b進行微蝕。 完成微蝕步驟后，再對第一接墊11 或第五接墊114b進行預(yù)浸步驟，例如，以稀硫酸將其表面酸化以避免第一接墊11 在后續(xù)的工藝中快速氧化。接著，再將第一接墊11 或第五接墊114b表面活化，并在表面形成鈀的晶種，作為后續(xù)活化使用。然后，以無電電鍍方式形成鎳層136于每一第一接墊11 或第五接墊114b上，本實施例可以改變電鍍的時間來控制鎳層136的厚度，使其介于1.5微米至3微米之間。當然，在本發(fā)明的其他實施例中， 亦可以改變工藝溫度以及反應(yīng)液的濃度來控制鎳層136的厚度。接著以無電電鍍形成鈀層 134于每一鎳層136上，鈀層的厚度需介于0. 1微米至0. 3微米之間，再以無電電鍍的浸鍍反應(yīng)形成金層132于每一鈀層134上，金層的厚度需介于0. 05微米至0. 1微米之間。圖4B是本發(fā)明實施例的封裝工藝的步驟二的示意圖，圖4C是本發(fā)明實施例的封裝工藝的步驟三的示意圖。在圖4B所示的步驟二中，貼附芯片120至承載面112。芯片120 具有朝向基板110的第二表面124以及相對于第二表面IM的第一表面122。第一表面122 上設(shè)有多個第二接墊12加。之后，再如圖4C所示，接合多條導線140于第二接墊12 與相應(yīng)的金屬疊層130 之間，以電性連接芯片120與基板110的第一接墊112a。引線方向如前述可先在第二接墊12 上形成第一焊點，該焊點為球形接點(ball bond)，再于金屬疊層130上形成第二焊點，該焊點為縫形接點(stitch bond)，其第一焊點形成于第二焊點之前，或是先在第二接墊12 形成球形接點，然后在金屬疊層130上形成第一焊點，該焊點為球形接點(kill bond)，再于第二接墊12 上形成第二焊點，該焊點為縫形接點(stitch bond)，其第一焊點形成于第二焊點之前。最后，形成封裝膠體150于承載面112上，以覆蓋導線140、金屬疊層130以及芯片 120，且配置多個焊球11 于第五接墊114b上，以大致完成封裝工藝。綜上所述，本發(fā)明為了降低金屬疊層的硬度，使引線的難度降低進而提升工藝良率，選擇降低鎳層的厚度，以改變金屬疊層的硬度。于形成鎳層時，可以改變無電電鍍的時間、反應(yīng)液的濃度或工藝溫度來控制金屬疊層的厚度，使其能于工藝許可的范圍內(nèi)降低金屬疊層的硬度，以達到更好的引線接合效果，提高封裝工藝的良率。雖然本發(fā)明已以實施例披露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，故本發(fā)明的保護范圍當視權(quán)利要求所界定為準。
權(quán)利要求
1.一種半導體封裝結(jié)構(gòu)，包括基板，具有承載面，且該承載面上設(shè)有至少一第一接墊；芯片，具有第一表面以及相對于該第一表面的第二表面，該芯片通過該第二表面貼附于該基板的該承載面，且該第一表面上設(shè)有至少一第二接墊；至少一金屬疊層，設(shè)置于該第一接墊上，每一金屬疊層包括鎳層、鈀層以及金層，其中該鈀層位于該鎳層與該金層之間，而該鎳層位于該鈀層與該第一接墊之間，且該鎳層的厚度大于等于1. 5微米，小于等于3微米；以及至少一銅導線，分別連接于該第二接墊與相應(yīng)的該金屬疊層之間，以電性連接該芯片與該基板的該第一接墊。
2.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其中每一銅導線的一端與相應(yīng)的該第二接墊之間形成第一接點，而每一銅導線的另一端與相應(yīng)的該金屬疊層之間形成第二接點，第一接點為球形接點，第二接點為縫形接點，其第一接點形成于第二接點之前。
3.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其中每一銅導線的一端與相應(yīng)的該金屬疊層之間形成第一接點，而每一銅導線的另一端與相應(yīng)的該第二接墊之間形成第二接點，第一接點為球形接點，第二接點為縫形接點，其第一接點形成于第二接點之前。
4.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其中各該銅導線表面形成一層抗氧化層為鈀，即為銅鍍鈀導線。
5.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其中各該銅導線表面形成一層抗氧化層，該抗氧化層為兩種或兩種以上金屬元素組成，該金屬元素為金、鈀、鉬、銠、銀或鎳。
6.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其中該鈀層的厚度小于或等于0.3微米。
7.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其中該金層的厚度小于或等于0.15微米。
8.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其中該金屬疊層的硬度小于或等于180HV。
9.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其中該芯片的該第一表面還包括第三接墊和第四接墊，該半導體封裝結(jié)構(gòu)還包括至少一金導線，分別連接該第三接墊和該第四接墊，以電性連接該第三接墊和該第四接墊。
10.一種半導體封裝結(jié)構(gòu)，包括基板，具有承載面以及相對應(yīng)于該第一承載面的底面，且該承載面上設(shè)有至少一第一接墊，該底面上設(shè)有至少一第五接墊；芯片，具有第一表面以及相對于該第一表面的第二表面，該芯片通過該第二表面貼附于該基板的該第一承載面，且該第一表面上設(shè)有至少一第二接墊；至少一第一金屬疊層設(shè)置于該第一接墊上，以及至少一第二金屬疊層設(shè)置于該第五接墊上，該第一金屬疊層和該第二金屬疊層分別包括鎳層、鈀層以及金層，其中該鈀層位于該鎳層與該金層之間，而該鎳層位于該鈀層與該第一接墊之間，且該鎳層的厚度大于等于1. 5 微米，小于等于3微米；至少一銅導線，分別連接于該第二接墊與相應(yīng)的該第一接墊上的該金屬疊層之間，以電性連接該芯片與該基板的該第一接墊；以及至少一焊球，分別配置于該第二金屬疊層上。
11.如權(quán)利要求10所述的半導體封裝結(jié)構(gòu)，其中各該銅導線表面形成一層抗氧化層為鈀，即為銅鍍鈀導線。
12.如權(quán)利要求10所述的半導體封裝結(jié)構(gòu)，其中各該銅導線表面形成一層抗氧化層， 該抗氧化層為兩種或兩種以上金屬元素組成，該金屬元素為金、鈀、鉬、銠、銀或鎳金屬元素。
13.如權(quán)利要求10所述的半導體封裝結(jié)構(gòu)，其中該鈀層的厚度小于或等于0.3微米。
14.如權(quán)利要求10所述的半導體封裝結(jié)構(gòu)，其中該金層的厚度小于或等于0.15微米。
15.如權(quán)利要求10所述的半導體封裝結(jié)構(gòu)，其中該第一金屬疊層或第一金屬疊層的硬度小于或等于180HV。
16.一種半導體封裝工藝，包括提供基板，該基板具有承載面，且該承載面上設(shè)有至少一第一接墊； 形成鎳層于每一第一接墊上，其中該鎳層的厚度大于等于1. 5微米，小于等于3微米； 形成鈀層于每一鎳層上； 形成金層于每一鈀層上；貼附芯片至該承載面，該芯片具有朝向該基板的第二表面以及相對于該第二表面的第一表面，該第一表面上設(shè)有至少一第二接墊；以及接合至少一銅導線于該第二接墊與相應(yīng)的該金層之間，以電性連接該芯片與該接板的該第一接墊。
17.如權(quán)利要求16所述的半導體封裝工藝，其中形成該鎳層的方法包括無電電鍍。
18.如權(quán)利要求16所述的半導體封裝工藝，其中形成該鈀層的方法包括無電電鍍。
19.如權(quán)利要求16所述的半導體封裝工藝，其中形成該金層的方法包括浸鍍。
20.如權(quán)利要求16所述的半導體封裝工藝，其中形成該鎳層于該第一接墊之前，還包括第一接墊表面活化工藝，及在第一接墊表面形成鈀的晶種。
全文摘要
本發(fā)明公開一種半導體封裝結(jié)構(gòu)以及半導體封裝工藝。該封裝結(jié)構(gòu)包括基板、芯片、至少一金屬疊層以及至少一銅導線。基板的承載面上設(shè)有至少一第一接墊。金屬疊層分別配置于第一接墊上。每一金屬疊層包括鎳層，位于每一第一接墊上，其中鎳層的厚度大于等于1.5微米，小于等于3微米。每一金屬疊層還包括鈀層位于每一鎳層上，以及金層位于每一鈀層上。芯片被貼附至承載面，且具有第一表面。第一表面上設(shè)有多個第二接墊。銅導線分別連接于第二接墊與相應(yīng)的金屬疊層之間，以電性連接芯片與基板的第一接墊。
文檔編號H01L23/488GK102244062SQ20111020993
公開日2011年11月16日 申請日期2011年7月26日 優(yōu)先權(quán)日2011年7月26日
發(fā)明者張勖帆, 王圣民, 陳光雄 申請人:日月光半導體制造股份有限公司