專利名稱：具有SiGe溝道的pFET結(jié)分布的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本公開涉及半導(dǎo)體結(jié)構(gòu)及其制造方法。更具體而言，本公開涉及包括硅鍺(SiGe)溝道的P溝道場效應(yīng)晶體管(PFET)器件，其中源極區(qū)域和漏極區(qū)域的結(jié)分布是突變的。本公開還涉及制造這種pFET器件的方法。
背景技術(shù)：
由于Si/SiGe異質(zhì)結(jié)構(gòu)金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)潛在的較高載流子遷移率、低成本和容易集成到當(dāng)前MOSFET處理流程中，其開發(fā)已經(jīng)得到激勵。在Si襯底上外延生長的壓應(yīng)變SiGe可以用于創(chuàng)建兩維空穴溝道，該兩維空穴溝道具有較低有效質(zhì)量，由此有助于增強(qiáng)遷移率。通過選擇性帶隙工程設(shè)計，可以生產(chǎn)贗晶SiGe溝道pMOSFET，其提供對于常規(guī)Si pMOSFET的較低空穴遷移率的優(yōu)越替選方案。常規(guī)SiGe溝道pMOSFET中的一個問題在于，在形成源極區(qū)域和漏極區(qū)域中使用的諸如硼之類的P型摻雜劑在SiGe中比在Si中擴(kuò)散得更慢。如此，與在常規(guī)Si MOSFET中相t匕，在下覆Si區(qū)中的源極區(qū)域和漏極區(qū)域的結(jié)損害更多并且給定量的結(jié)/柵極重疊更深，由此使得短溝道效應(yīng)惡化。對于該問題的潛在解決方案是，在Si襯底的頂部上生長極厚SiGe溝道。然而這樣的解決方案不可行，因為將在SiGe層中形成增加數(shù)量的失配錯位缺陷，而這繼而將使得pMOSFET器件的性能惡化。

發(fā)明內(nèi)容
提供一種包括位于硅鍺(SiGe)溝道表面上的P溝道場效應(yīng)晶體管(pFET)器件的半導(dǎo)體結(jié)構(gòu)，其中源極區(qū)域和漏極區(qū)域的結(jié)分布是突變的。在整個本公開中使用術(shù)語“突變”來表不其中娃襯底中的摻雜劑濃度等于或小于該表面中的SiGe半導(dǎo)體溝道中的摻雜劑濃度的結(jié)分布。突變源極/漏極結(jié)繼而提供短溝道效應(yīng)的改進(jìn)控制。本公開中通過直接在位于Si襯底上方的SiGe溝道層下方形成N或C摻雜的Si層來提供用于PFET器件的突變源極/漏極結(jié)。因而提供其中N或C摻雜的Si層(夾在SiGe溝道層和Si襯底之間)與上覆SiGe溝道層對于p型摻雜劑具有大致相同擴(kuò)散速率的結(jié)構(gòu)。由于N或C摻雜的Si層和上覆SiGe溝道層對于P型摻雜劑具有基本相同的擴(kuò)散率，并且由于N或C摻雜的Si層阻止P型摻雜劑擴(kuò)散到下覆Si襯底中，所以可以形成突變源極/漏極結(jié)。在包括位于Si襯底上且與Si襯底直接接觸的SiGe溝道層的現(xiàn)有技術(shù)結(jié)構(gòu)中，形成掩埋的源極/漏極結(jié)，該掩埋的源極/漏極結(jié)在柵極下方侵占更多并且更深地侵占到Si襯底中。除了提供具有突變源極/漏極結(jié)分布的pFET器件之外，N或C摻雜的Si層還有助于控制PFET器件的閾值電壓衰減。在沒有突變結(jié)的情況下，由于更靠近于下覆SiGe溝道的源極/漏極結(jié)，PFET的器件泄漏增加。更靠近于結(jié)導(dǎo)致不太受柵極電極控制的更高次閾值泄漏，并且因此使得PFET器件的短溝道控制退化。
在本公開的一個方面中，提供一種形成包括位于SiGe溝道表面上的pFET器件的半導(dǎo)體結(jié)構(gòu)的方法。該方法包括提供包括Si襯底、位于Si襯底的上表面上的N或C摻雜的Si層和位于N或C摻雜的Si層的上表面上的SiGe溝道層。至少包括柵極介電層和柵極導(dǎo)體的PFET柵極堆疊形成在SiGe溝道層的上表面上。然后通過P型摻雜劑的離子注入將均具有突變結(jié)的源極區(qū)域和漏極區(qū)域在PFET柵極堆疊的占用區(qū)域處形成到該結(jié)構(gòu)中。在本公開的另一方面中，提供一種形成包括位于SiGe溝道的表面上的pFET器件的半導(dǎo)體結(jié)構(gòu)的方法，其包括提供如下結(jié)構(gòu)，該結(jié)構(gòu)包括位于Si襯底的表面上的SiGe溝道層。然后在SiGe溝道層的一部分上形成pFET柵極堆疊。接下來，執(zhí)行暈圈離子注入工藝，其中與暈圈離子共同注入N或C以在Si襯底的上部區(qū)域處并且在pFET柵極堆疊的占用區(qū)域處形成N或C摻雜的Si層。然后通過P型摻雜劑的離子注入，在SiGe層的一部分和N或C摻雜的Si層的一部分以及在pFET柵極堆疊的占用區(qū)域處形成源極區(qū)域和漏極區(qū)域，其中源極區(qū)域和漏極區(qū)域具有突變結(jié)分布。在本公開的又一方面中，提供半導(dǎo)體結(jié)構(gòu)，其包括Si襯底、位于所述Si襯底的上表面上的N或C摻雜的Si層、位于所述N或C摻雜的Si層的上表面上的SiGe溝道層、位于SiGe溝道層的上表面上的pFET柵極堆疊以及源極區(qū)域和漏極區(qū)域，所述源極區(qū)域和漏極區(qū)域中的每一個位于SiGe層的一部分、所述N或C摻雜的Si層的一部分以及所述pFET柵極堆疊的占用區(qū)域內(nèi)，并且所述源極區(qū)域和漏極區(qū)域中的每一個包括突變結(jié)。


圖1是圖示可以在本公開的一個實施例中采用的包括Si襯底的初始結(jié)構(gòu)的圖片圖示(通過截面圖)。圖2是描繪在Si襯底的上表面上形成SiGe溝道層之后的圖1的初始結(jié)構(gòu)的圖片圖示(通過截面圖)。圖3是描繪在Si襯底中形成N或C摻雜的Si層使得N或C摻雜的層夾在SiGe溝道層與Si襯底之間之后的圖2的結(jié)構(gòu)的圖片圖示(通過截面圖)。圖4是描繪在SiGe溝道層的一部分上形成pFET之后的圖3的結(jié)構(gòu)的圖片圖示(通過截面圖)。圖5是描繪在根據(jù)本公開的另一實施例在Si襯底的上表面上或在Si襯底的上表面內(nèi)形成N或C摻雜的Si層之后的圖1的初始結(jié)構(gòu)的圖片圖示(通過截面圖)。圖6是描繪在N或C摻雜的Si層的上表面上形成SiGe溝道層之后的圖5的結(jié)構(gòu)的圖片圖示(通過截面圖)。圖7是描繪在根據(jù)本公開的另一實施例在Si溝道層的一部分上形成pFET柵極堆疊之后的圖2的結(jié)構(gòu)的圖片圖示(通過截面圖)。圖8是描繪在執(zhí)行將N或C與暈圈離子共同注入到Si襯底的上部區(qū)域中的注入步驟之后的圖7的結(jié)構(gòu)的圖片圖示(通過截面圖)。圖9是描繪在形成源極區(qū)域和漏極區(qū)域之后的圖8的結(jié)構(gòu)的圖片圖示(通過截面圖)。
具體實施方式
現(xiàn)在通過參考下面的討論和本申請隨附的附圖將更詳細(xì)地描述本公開，本公開提供一種包括其中源極區(qū)域和漏極區(qū)域的結(jié)分布突變的硅鍺(SiGe)溝道的pFET器件及其制造方法。注意，提供附圖僅用于圖示目的，并未按比例繪制。在下面的描述中，闡述更多具體細(xì)節(jié)，諸如特定結(jié)構(gòu)、組件、材料、尺度、處理步驟和技術(shù)，以便說明本公開。然而，本領(lǐng)域普通技術(shù)人員將認(rèn)識到，在沒有這些具體細(xì)節(jié)或者具有其它具體細(xì)節(jié)的情況下可以實施本公開的各種實施例。在其它情形中，沒有詳細(xì)描述公知結(jié)構(gòu)或處理步驟，以便避免混淆本公開的各種實施例。將理解到的是，當(dāng)提及作為層、區(qū)域或襯底的元件在另一元件“上”或“上方”時，該元件可以直接在該另一元件上或者也可以存在中間元件。相比之下，當(dāng)提及元件直接在另一元件“上”或“上方”時，不存在中間元件。還將理解到，當(dāng)提及元件“連接”或“耦合”到另一元件時，該元件可以直接連接或耦合到另一元件或者可以存在中間元件。相比之下，當(dāng)提及元件“直接連接”或“直接耦合”到另一元件時，不存在中間元件。現(xiàn)在參照描繪本公開一個實施例的圖1至圖4。在圖1至圖4中描述的實施例中，在Si襯底的上表面上形成SiGe溝道層之后，形成N或C摻雜的Si層。首先參照圖1，圖示由在本公開中可以采用的初始結(jié)構(gòu)10。初始結(jié)構(gòu)10包括Si襯底12。在一個實施例中，Si襯底12為體襯底。在另一個實施例中，Si襯底12為絕緣體上硅襯底。Si襯底12可以為單晶硅、多晶硅或非晶硅。典型地，在本公開中采用單晶Si襯底。在一些情形下，Si襯底12具有單晶表面取向。在其它情形下，采用混合Si襯底，其具有不同晶向的不同表面區(qū)域。當(dāng)采用混合襯底時，典型地在(100)晶面上形成nFET，而通常在(110)晶面上形成pFET?；旌弦r底可以通過本領(lǐng)域公知的技術(shù)形成。例如參見美國專利N0.7，329，923,2005 年 6 月 2 日的美國公開 N0.2005/0116290 和美國專利 N0.7，023，055，將其每個的整體內(nèi)容通過引用并入于此。當(dāng)采用SOI襯底時，SOI襯底包括處理襯底、位于處理襯底的上表面上的掩埋絕緣層以及位于掩埋絕緣層的上表面上的Si層。SOI襯底的處理襯底可以為半導(dǎo)體材料，其可以與位于掩埋絕緣層頂部上的Si層相同或不同。這里關(guān)于處理襯底的半導(dǎo)體材料使用的術(shù)語“半導(dǎo)體”表示任何半傳導(dǎo)材料，例如包括S1、Ge、SiGe、SiC、SiGeC, InAs、GaAs、InP或其它類似ΙΙΙΛ族化合物半導(dǎo)體。也可以使用這些半導(dǎo)體材料的多層作為處理襯底的半導(dǎo)體材料。在一個實施例中，處理襯底包括Si。處理襯底和Si層可以具有相同或不同的晶向。例如，處理襯底和/或Si層的晶向可以為{100}、{110}或{111}。在本公開中也可以使用除了這些具體指出的晶向之外的其它晶向。SOI襯底的Si層和/或處理襯底可以為單晶半導(dǎo)體材料、多晶材料或非晶材料。典型地，至少SOI襯底的Si層為單晶半導(dǎo)體材料。SOI襯底的掩埋絕緣層可以為晶體或非晶體氧化物或氮化物。在一個實施例中，掩埋絕緣層為氧化物。掩埋絕緣層可以是連續(xù)的或者它可以是不連續(xù)的。當(dāng)存在不連續(xù)的掩埋絕緣區(qū)域時，該絕緣區(qū)域作為被半導(dǎo)體材料圍繞的隔離島存在。SOI襯底可以利用包括例如SIMOX(氧離子注入隔離)或?qū)愚D(zhuǎn)移的標(biāo)準(zhǔn)工藝來形成。當(dāng)采用層轉(zhuǎn)移工藝時，可選的減薄步驟可以跟隨在兩個半導(dǎo)體晶片鍵合在一起之后?？蛇x的減薄步驟將半導(dǎo)體層的厚度減小至具有更期望厚度的層。SOI襯底的Si層的厚度典型地從100人到1000 A,更典型地具有從500人到700人的厚度。在一些實施例中，并且當(dāng)采用ETSOi (極薄絕緣體上半導(dǎo)體)襯底時，soi的Si層具有小于100人的厚度。如果Si層的厚度不在上述范圍之一內(nèi)，則可以使用諸如平坦化或刻蝕之類的減薄步驟來將Si層的厚度減小至上述范圍之一內(nèi)。SOI襯底的掩埋絕緣層典型地具有從10人到2000 A的厚度，更典型地具有從1000人到1500人的厚度。SOI襯底的處理襯底的厚度對于本公開而言是無關(guān)緊要的。Si襯底12可以是摻雜的、未摻雜的或者在其中包含摻雜和未摻雜的區(qū)域。為清楚起見，在本申請附圖中未具體示出摻雜區(qū)域。Si襯底12內(nèi)的每個摻雜區(qū)域可以具有相同或者它們可以具有不同的導(dǎo)電性和/或摻雜濃度。在Si襯底12中存在的摻雜區(qū)域通常稱為阱區(qū)域并且它們利用常規(guī)離子注入工藝或氣相摻雜而形成。在附圖中圖示的特定實施例中，Si襯底12僅包括pFET器件區(qū)域；nFET器件區(qū)域?qū)⒍ㄎ挥谒綪FET器件區(qū)域的外圍。如此，可以在所示pFET器件區(qū)域中摻雜Si襯底12以包括P阱區(qū)域(未示出)。現(xiàn)在參照圖2，圖示有在Si襯底12的上表面上形成SiGe溝道層14之后的圖1的初始結(jié)構(gòu)。SiGe溝道層14可以利用諸如超高真空化學(xué)氣相沉積UHV CVD之類的任意常規(guī)外延生長工藝來形成。在一些情形下，SiGe溝道層14可以利用包括含Si和Ge 二者的前驅(qū)體或含Si前驅(qū)體和含Ge前驅(qū)體的組合的任意常規(guī)前體來形成。在圖示的特定實施例中，外延形成的SiGe溝道層14具有與Si襯底12相同的晶向。而且，SiGe層14典型地為應(yīng)變SiGe層。在一些實施例中，SiGe溝道層14為漸變SiGe層，而在其它實施例中SiGe溝道層14為非漸變層。SiGe溝道層14可以通過公式Si^yGey來表示，其中y可以在從0.1到大約0.4的范圍內(nèi)。SiGe溝道層14的厚度可以根據(jù)在其形成中采用的外延生長工藝的條件而變化。典型地，SiGe溝道層14具有從Inm到30nm的厚度，更典型地具有從4nm到7nm的厚度。現(xiàn)在參考圖3，圖示有在Si襯底12中形成N或C摻雜的Si層16之后的圖2的結(jié)構(gòu)，使得N或C摻雜的Si層16夾在SiGe溝道層14與Si襯底12之間。在一個實施例中，層16包括N摻雜Si (即S1:N)。在又一實施例中，層16包括C摻雜Si (即S1:C)。N或C摻雜的Si層16可以通過在Si襯底12的上部區(qū)域中注入N或C而形成，Si襯底12的上部區(qū)域毗鄰SiGe溝道層14的下表面。在Si襯底12的上部區(qū)域中注入N或C可以利用常規(guī)離子注入設(shè)備執(zhí)行。N或C離子注入工藝的條件可以根據(jù)SiGe溝道層14的整個厚度以及注入到Si襯底12的上部區(qū)域中的離子(即N或C)的類型而變化。Si襯底12的“上部區(qū)域”意味著在Si襯底12的上表面處注入N或C離子到Si襯底12的上表面下方20nm的深度。典型地，在Si襯底12的上部區(qū)域中注入N或C可以以從2keV到IOkeV的能量、更典型地以從4keV到7keV的能量執(zhí)行。N或C離子注入工藝典型地利用C或N的劑量從lel2原子/cm2到5el5原子/cm2、更典型地以lel3原子/cm2到5el4原子/cm2的劑量來執(zhí)行。在一個實施例中，可以在單一步驟中執(zhí)行N或C離子注入。備選地，并且在另一實施例中，可以使用相同或不同的離子注入條件在多個離子注入步驟中執(zhí)行N或C離子注入。形成的N或C摻雜的Si層16的厚度可以根據(jù)采用的離子注入工藝的條件而變化。典型地，形成的N或C摻雜的Si層16的 厚度為從Inm到35nm，更典型地為從15nm到25nm的厚度。N或C在摻雜Si層內(nèi)的濃度依賴于注入的N或C離子的劑量。典型地，N或C在摻雜Si層內(nèi)的濃度為從lel7原子/cm3到le21原子/cm3，更典型地N或C在摻雜Si層內(nèi)的濃度為從5el8原子/cm3到le20原子/cm3?？梢钥闯觯趫D3中，提供結(jié)構(gòu)，在該結(jié)構(gòu)中N或C摻雜的Si層16(夾在SiGe溝道層14與Si襯底12之間)對于P型摻雜劑具有與上覆SiGe溝道層14大致相同的擴(kuò)散速率。由于N或C摻雜的Si層16和上覆SiGe溝道層14對于p型摻雜劑具有基本相同的擴(kuò)散率，并且由于N或C摻雜的Si層16阻止P型摻雜劑擴(kuò)散到下覆Si襯底12中，所以可以隨后形成突變源極/漏極結(jié)。在本實施例中，并且如圖3所示，N或C摻雜的Si層16連續(xù)地存在于SiGe溝道層14下方。在形成圖3所示結(jié)構(gòu)之后，可以在SiGe溝道14、N或C摻雜的Si層16和Si襯底的一部分中形成至少一個隔離區(qū)域(未示出)。該至少一個隔離區(qū)域可以為溝槽隔離區(qū)域或場氧化物隔離區(qū)域。溝槽隔離區(qū)域可以利用本領(lǐng)域技術(shù)人員公知的常規(guī)溝槽隔離工藝來形成。例如，在形成溝槽隔離區(qū)域時可以使用光刻、刻蝕以及例如諸如氧化物之類的溝槽電介質(zhì)填充溝槽。可選地，可以在溝槽填充之前在溝槽中形成襯墊，可以在溝槽填充之后執(zhí)行致密化步驟，并且也可以在溝槽填充之后進(jìn)行平坦化工藝。場氧化物可以利用所謂的硅局部氧化工藝來形成。注意，隔離區(qū)域提供相鄰柵極區(qū)域之間的隔離，典型地當(dāng)相鄰柵極具有相反導(dǎo)電性即nFET和pFET時需要。如此，至少一個隔離區(qū)域?qū)FET器件區(qū)域與pFET器件區(qū)域隔開?，F(xiàn)在參照圖4，圖4描繪在所示pFET器件區(qū)域中形成pFET18之后的圖3的結(jié)構(gòu)。PFET18包括含柵極介電層20和柵極導(dǎo)體22的pFET柵極堆疊。圖4所示的pFET18也包括可選的側(cè)壁隔離層24、源極/漏極擴(kuò)展區(qū)(未具體示出)以及這里統(tǒng)稱為源極/漏極區(qū)域26的源極區(qū)域和漏極區(qū)域。源極/漏極區(qū)域26具有與之關(guān)聯(lián)的突變結(jié)。pFETlS可以利用包括沉積、光刻和刻蝕步驟的任意常規(guī)工藝流程形成。備選地，可以在形成PFET18時采用取代柵極工藝。柵極介電層20包括諸如氧化硅、氮化硅或氮氧化硅之類的任意絕緣材料。在一個實施例中，柵極介電層20為高k柵極電介質(zhì)，其具有大于氧化硅的介電常數(shù)，即4.0或更大。除非另外指出，否則這里提到的所有介電常數(shù)與真空有關(guān)。具體而言，可以采用的高k柵極電介質(zhì)包括但不限于氧化物、氮化物、氮氧化物和/或包括金屬硅酸鹽和氮化金屬硅酸鹽的硅酸鹽。在一個實施例中，高k柵極電介質(zhì)可以包括諸如Hf02、Zr02、La203、Al203、TiO2, SrTiO3> LaAlO3' Y2O3> HfOxNy, ZrOxNy, La2OxNy' Al2OxNy' TiOxNy' SrTiOxNy, LaAlOxNy' Y2OxNy之類的氧化物、其硅酸鹽及其合金。也可以采用這些高k材料的多層堆疊作為高k柵極電介質(zhì)。X的每個值分別為從0.5到3并且y的每個值分別為從O到2。在一些實施例中，采用HfO2、硅酸鉿和氮氧化硅鉿作為高k柵極電介質(zhì)。柵極介電層20的物理厚度可以變化，但典型地，柵極介電層20具有從0.5nm到IOnm的厚度,更典型地具有從0.5nm到大約3nm的厚度。柵極介電層20可以通過沉積工藝形成，諸如化學(xué)氣相沉積(CVD)、等離子輔助CVD、金屬有機(jī)化學(xué)氣相沉積(MOCVD)、原子層沉積(ALD)、蒸發(fā)、反應(yīng)濺射、化學(xué)溶液沉積和其它類似的沉積工藝。柵極介電層20也可以利用上述工藝的任意組合來形成。各種器件區(qū)域中的每一個內(nèi)的柵極介電材料可以是相同的或不同的?？梢酝ㄟ^利用阻擋掩膜技術(shù)來形成不同柵極介電材料。如上所述，PFET18也包括柵極導(dǎo)體(或柵極電極)22。采用的柵極導(dǎo)體22可以包括任意導(dǎo)電材料，包括但不限于多晶硅、多晶鍺硅、元素金屬(例如鶴、鈦、鉭、招、鎳、釕、鈀和鉬)、至少一個元素金屬的合金、元素金屬氮化物(例如氮化鎢、氮化鋁和氮化鈦)、元素金屬硅化物(例如硅化鎢、硅化鎳和硅化鈦)及其多層。在一個實施例中，柵極導(dǎo)體22包括諸如RuO2之類的P型柵極金屬。在一些情形中，形成單層的柵極導(dǎo)體22。在另一些情形中，形成第一層的導(dǎo)體材料和第二層的導(dǎo)體材料。在一個實施例中，柵極導(dǎo)體22可以包括從底部到頂部為導(dǎo)電金屬層和上部的導(dǎo)電含硅材料層的堆疊；該導(dǎo)電金屬層具有比導(dǎo)電含硅材料層更高的導(dǎo)電性?？梢岳贸Ｒ?guī)沉積工藝形成柵極導(dǎo)體22，該常規(guī)沉積工藝包括例如化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、蒸發(fā)、物理氣相沉積(PVD)、濺射、化學(xué)溶液沉積、原子層沉積(ALD)和其它類似的沉積工藝。當(dāng)使用含硅材料作為柵極導(dǎo)體22時，可以通過利用在位摻雜沉積工藝或者通過利用沉積、之后進(jìn)行其中將適當(dāng)雜質(zhì)引入到含硅材料中的諸如離子注入之類的步驟來利用適當(dāng)雜質(zhì)摻雜含硅材料。當(dāng)形成金屬硅化物時，采用常規(guī)硅化工藝。這樣沉積的柵極導(dǎo)體22典型地具有從5nm到200nm的厚度，更典型地具有從20nm至IJ IOOnm的厚度。不同器件區(qū)域中的柵極導(dǎo)體材料可以是相同或不同的?？梢允褂米钃跹谀ぜ夹g(shù)形成不同柵極導(dǎo)體材料。在一些實施例中，可以將可選的硬掩膜材料(未不出)定位于柵極導(dǎo)體22的頂部上。該可選的硬掩膜材料包括氧化物、氮化物、氮氧化物或包括多層堆疊的其任意組合。當(dāng)存在時，利用本領(lǐng)域技術(shù)人員熟知的包括例如CVD和PECVD的常規(guī)沉積工藝形成可選硬掩膜材料。備選地，可選硬掩膜材料可以通過諸如氧化和/或氮化之類的熱工藝形成?？蛇x硬掩膜材料的厚度可以根據(jù)采用的精確硬掩膜材料以及在其形成中使用的工藝而變化。典型地，硬掩膜材料具有從5nm到200nm的厚度，更典型地具有從IOnm到50nm的厚度。典型地當(dāng)導(dǎo)電材料為諸如多晶硅或SiGe之類的含硅材料時采用該硬掩膜材料。利用任意已知擴(kuò)展離子注入工藝形成源極/漏極擴(kuò)展區(qū)域(未示出)。在擴(kuò)展離子注入之后，可以使用退火來激活注入的擴(kuò)展離子?？蛇x的側(cè)壁間隔層24可以利用任意已知工藝來形成，包括間隔層材料的沉積以及之后的刻蝕。典型的間隔層材料包括氧化物和/或氮化物。在間隔物的形成之后，在PFET18的占用區(qū)域處將源極/漏極區(qū)域26形成到層14和16的露出表面中；pFET18用作離子注入掩膜。利用源極/漏極離子注入工藝、之后進(jìn)行退火來形成源極/漏極區(qū)域26。在圖示的特定實施例中，將諸如B之類的P型摻雜劑諸如到層14和16中。如上所述，源極/漏極區(qū)域26具有突變結(jié)。由于N或C摻雜的Si層和上覆SiGe溝道層對于P型摻雜劑具有基本相同的擴(kuò)散率，并且由于N或C摻雜的Si層阻止P型摻雜劑擴(kuò)散到下覆Si襯底中，所以形成突變源極/漏極結(jié)。在一些實施例中，現(xiàn)在可以利用能夠在半導(dǎo)體材料的頂部上形成金屬半導(dǎo)體合金的任意工藝來形成金屬半導(dǎo)體合金接觸。在一個實施例中，可以利用娃化工藝形成金屬半導(dǎo)體合金接觸。硅化工藝可以與間隔層的外邊沿自對準(zhǔn)。硅化工藝包括形成當(dāng)與半導(dǎo)體材料反應(yīng)時能夠形成金屬半導(dǎo)體合金的金屬。在形成金屬半導(dǎo)體合金接觸時使用的金屬可以包括但不限于鉭、鈦、鎢、釕、鈷、鎳或這些材料的任意合適組合?？梢栽谠摻饘夙敳可闲纬芍T如氮化鈦或氮化鉭之類的擴(kuò)散阻擋層。執(zhí)行退火使得引起在金屬和下覆半導(dǎo)體材料之間的形成金屬半導(dǎo)體合金區(qū)域的反應(yīng)。典型地，在至少250°C或以上溫度執(zhí)行退火?？梢允褂脝蝹€退火步驟或多個退火步驟。在執(zhí)行了退火之后去除任何未反應(yīng)的金屬和可選擴(kuò)散阻擋層。在一些實施例中，當(dāng)不存在可選的構(gòu)圖硬掩膜時，可以直接在構(gòu)圖的導(dǎo)電材料的頂部上形成金屬半導(dǎo)體合金接觸，并且導(dǎo)電材料由含Si材料組成?，F(xiàn)在參照圖示了本公開另一實施例的圖5至圖6，其中在形成SiGe溝道層之前形成N或C摻雜的Si層。首先參照圖5，其圖示了根據(jù)本公開另一實施例的在Si襯底12上表面上或內(nèi)形成N或C摻雜的Si層16之后的圖1的初始結(jié)構(gòu)。在本公開的一個實施例中，可以通過利用任意常規(guī)外延生長工藝，直接在Si襯底12的上表面上形成N或C摻雜的Si層16，其中該任意常規(guī)外延生長工藝采用常規(guī)Si前驅(qū)體和N摻雜劑來源或C摻雜劑來源。N摻雜劑來源的圖示示例包括基于氨的氣體種類。C摻雜劑來源的圖示示例包括甲基硅烷。當(dāng)采用外延生長時，N或C摻雜的Si層16具有與Si襯底12相同的晶向。備選地，可以利用離子注入工藝在Si襯底12的上表面區(qū)域內(nèi)形成N或C摻雜的Si層16。注入工藝的條件可以根據(jù)注入到Si襯底12的上部區(qū)域中的離子(即N或C)的類型而變化。典型地，可以在范圍從2keV到IOkeV的能量下更典型地以從4keV到7keV的能量執(zhí)行將N或C注入到Si襯底12的上部區(qū)域中。N或C離子注入工藝典型地利用N或C的劑量為從lel2原子/cm2到5el5原子/cm2、更典型地以lel3原子/cm2到5el4原子/cm2的離子劑量來執(zhí)行?？梢栽趩蝹€步驟中執(zhí)行N或C離子注入，或可以采用使用相同或不同離子注入條件的多次離子注入。形成的N或C摻雜的Si層16的厚度可以根據(jù)其形成中采用的技術(shù)而變化。典型地，形成的N或C摻雜的Si層16的厚度從Inm到35nm，更典型地具有從15nm到25nm的厚度。摻雜Si層摻雜層內(nèi)的N或C的濃度依賴于在形成N或C摻雜的Si層16時使用的技術(shù)。例如，當(dāng)采用離子注入時，N或C在摻雜Si層內(nèi)的濃度為從lel7原子/cm3到le21原子/cm3，更典型地N或C在摻雜Si層內(nèi)的濃度為從5el8原子/cm3到le20原子/cm3。當(dāng)在形成N或C摻雜的Si層16時使用外延生長工藝時，N或C在摻雜Si層內(nèi)的濃度為從
0.01原子百分比到I原子百分比，更典型地N或C在摻雜Si層內(nèi)的濃度為從0.1原子百分比到0.5原子百分比?，F(xiàn)在參照圖6，圖6圖示了在N或C摻雜的Si層16的表面上形成SiGe溝道層14之后的圖5的結(jié)構(gòu)。在圖2所示實施例中如上所述形成SiGe溝道層14。在一個實施例中，可以在不打破真空的情況下，在層16外延生長于Si襯底12的上表面上之后，形成SiGe溝道層14。在另一實施例中，在層14和16的外延生長之間打破真空。外延形成的SiGe溝道14具有與層16相同的晶向。在圖示實施例中，N或C摻雜的Si層16持續(xù)存在于SiGe溝道層14下方。可以看出，在圖6中提供結(jié)構(gòu)，在該結(jié)構(gòu)中N或C摻雜的Si層16 (夾在SiGe溝道層14和Si襯底12之間)對于P型摻雜劑具有與上覆SiGe溝道層14大致相同的擴(kuò)散速率。由于N或C摻雜的Si層16和上覆SiGe溝道層14對于p型摻雜劑具有大致相同的擴(kuò)散率，并且由于N或C摻雜的Si層16阻止P型摻雜劑擴(kuò)散到下覆Si襯底12中，所以可以隨后形成突變源極/漏極結(jié)。然后可以如上所述處理圖6所示結(jié)構(gòu)以包括位于所示有源器件區(qū)域內(nèi)的PFET18。也可以如上所述形成具有突變結(jié)分布的源極/漏極區(qū)域26。
現(xiàn)在參照圖示了本公開的另一實施例的圖7至圖9，在圖7至圖9所示的實施例中，在Si襯底12中形成N或C摻雜的Si層16’之前，形成pFET18的柵極堆疊。在本實施例中，通過將N或C與暈圈離子共同注入到Si襯底12中來形成N或C摻雜的Si層16’。首先參照圖7，圖示有在SiGe溝道層14的表面上形成pFET18的柵極堆疊之后的圖2的結(jié)構(gòu)。pFETlS的柵極堆疊即(pFET柵極堆疊)包括柵極介電層20和柵極導(dǎo)體22?？梢岳迷谛纬蓤D4所示pFET18的柵極堆疊時提及的技術(shù)之一來制造本實施例中的PFET18的柵極堆疊。而且，本實施例的柵極介電層20和柵極導(dǎo)體22提及的材料、工藝和厚度與上述圖4所示實施例中的材料、工藝和厚度相同。現(xiàn)在參照圖8，圖示有在執(zhí)行了其中將N或C與暈圈離子共同注入到Si襯底的上部區(qū)域中的注入步驟之后的圖7的結(jié)構(gòu)。注入步驟這里可以稱為暈圈離子注入，其中暈圈離子和N或C共同注入到Si襯底12的上部區(qū)域中。在圖8中，參考標(biāo)號16’表示通過將N或C注入到Si襯底12的上表面中形成的N或C摻雜的Si層(或區(qū)域)。為簡明起見，在附圖中未具體示出暈圈注入?yún)^(qū)域。然而暈圈注入?yún)^(qū)域的位置是本領(lǐng)域技術(shù)人員熟知的。在本實施例中并且如圖8所示，N或C摻雜層16部分地存在于SiGe層下方。本公開實施例中使用的用以提供圖8所示結(jié)構(gòu)的共同注入步驟包括使用暈圈離子注入工藝，其中將暈圈離子與N或C共同注入到Si襯底12中。暈圈離子包括與半導(dǎo)體襯底相同的導(dǎo)電雜質(zhì)。暈圈離子和N或C的共同注入以從Si襯底12的表面的垂直方向傾斜的角度執(zhí)行。典型地，以與Si襯底12的垂直方向成15°到45°的角度執(zhí)行共同注入，更典型地以與Si襯底12的垂直方向成20°到30°的角度執(zhí)行共同注入。典型地以從5keV到30keV的能量，更典型地以從IOkeV到20keV的能量，執(zhí)行共同注入步驟，即暈圈離子注入。在本共同注入步驟中可以采用的N或C的劑量典型地從lel2原子/cm2到5el5原子/cm2，更典型地具有從lel3原子/cm2到5el4原子/cm2的劑量。共同注入的暈圈離子的劑量典型地從5el2原子/cm2到lel4原子/cm2，更典型地為從lel3原子/cm2到5el3原子/cm2的劑量?？梢钥闯?，在圖8中，提供一種結(jié)構(gòu)，該結(jié)構(gòu)中N或C摻雜的Si層16(夾在SiGe溝道層14與Si襯底12之間)對于P型摻雜劑具有與上覆SiGe溝道層14大致相同的擴(kuò)散速率。由于N或C摻雜的Si層16和上覆SiGe溝道層14對于p型摻雜劑具有基本相同的擴(kuò)散率，并且由于N或C摻雜的Si層16阻止P型摻雜劑擴(kuò)散到下覆Si襯底12中，所以可以隨后形成突變源極/漏極結(jié)。圖9是描繪在形成可選側(cè)壁間隔層24和形成源極/漏極區(qū)域26之后的圖8的結(jié)構(gòu)的圖形圖示(通過截面圖)。關(guān)于圖1至圖4所述的實施例，可以利用與上述相同的基礎(chǔ)處理步驟和材料來形成可選側(cè)壁間隔層24和源極/漏極區(qū)域26。本實施例中的源極/漏極區(qū)域26也具有突變結(jié)分布。由于N或C摻雜的Si層對于諸如B之類的P型摻雜劑具有與上覆SiGe溝道層大致相同的擴(kuò)散速率，并且由于N或C摻雜的Si層阻止P型摻雜劑擴(kuò)散到下覆Si襯底，所以形成突變源極/漏極結(jié)。盡管已經(jīng)關(guān)于其各種實施例特別示出和描述了本公開，但本領(lǐng)域技術(shù)人員將理解至IJ，在不脫離本公開的精神和范圍的情況下可以在形式和細(xì)節(jié)上進(jìn)行上述以及其它改變。因此，并不旨在于將本公開限于描述和圖示的精確形式和細(xì)節(jié)，而是本公開落入所附權(quán)利要求的范圍內(nèi)。
工業(yè)適用性本發(fā)明發(fā)現(xiàn)工業(yè)上適用于在集成電路芯片中并入的高性能半導(dǎo)體場效應(yīng)晶體管(FET)器件的設(shè)計和制造，該集成電路芯片發(fā)現(xiàn)適用于各種大量電子和電器設(shè)備中。
權(quán)利要求
1.一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括: 提供結(jié)構(gòu)，所述結(jié)構(gòu)包括Si襯底12、位于所述Si襯底的上表面上的N或C摻雜的Si層16和位于所述N或C摻雜的Si層的上表面上的SiGe溝道層14 ； 在所述SiGe溝道層的上表面上形成pFET柵極堆疊18 ;以及 通過P型摻雜劑的離子注入，在所述SiGe層的一部分中、在所述N或C摻雜的Si層16’的一部分中和在所述pFET柵極堆疊的占用區(qū)域處形成源極區(qū)域和漏極區(qū)域26，其中所述源極區(qū)域和所述漏極區(qū)域具有突變結(jié)分布。
2.根據(jù)權(quán)利要求1所述的方法，其中所述提供結(jié)構(gòu)包括: 在所述Si襯底的上表面上形成所述SiGe層，然后通過向所述Si襯底的所述上區(qū)域16’中注入N或C，在所述Si襯底12的上部部分內(nèi)形成所述N或C摻雜的層。
3.根據(jù)權(quán)利要求1所述的方法，其中所 述在所述Si襯底的上表面上形成所述SiGe層包括外延生長工藝并且所述SiGe層是應(yīng)變的。
4.根據(jù)權(quán)利要求2所述的方法，其中使用從lel2原子/cm2到5el5原子/cm2的離子劑量在范圍從2keV到IOkeV的能量下執(zhí)行所述注入N或C。
5.根據(jù)權(quán)利要求1所述的方法，其中所述提供結(jié)構(gòu)包括: 在所述Si襯底的上表面上形成所述N或C摻雜的Si層，然后在所述N或C摻雜的Si層的上表面上形成所述SiGe溝道層14。
6.根據(jù)權(quán)利要求5所述的方法，其中所述形成所述N或C摻雜的Si層和形成所述SiGe溝道層都包括外延生長工藝。
7.根據(jù)權(quán)利要求6所述的方法，其中在形成所述N或C摻雜的Si層和形成所述SiGe溝道層期間保持真空。
8.根據(jù)權(quán)利要求1所述的方法，其中所述提供結(jié)構(gòu)包括: 在所述Si襯底的上部區(qū)域內(nèi)形成所述N或C摻雜的Si層，然后在所述N或C摻雜的Si層16的上表面上形成所述SiGe溝道層。
9.根據(jù)權(quán)利要求8所述的方法，其中所述形成所述N或C摻雜的Si層包括: 向所述Si襯底的所述上部區(qū)域中離子注入N或C。
10.根據(jù)權(quán)利要求9所述的方法，其中使用從lel2原子/cm2到5el5原子/cm2的離子劑量在范圍從2keV到IOkeV的能量下執(zhí)行所述注入N或C。
11.根據(jù)權(quán)利要求8所述的方法，其中形成所述SiGe溝道層包括外延生長工藝。
12.—種形成半導(dǎo)體結(jié)構(gòu)的方法，包括: 提供結(jié)構(gòu)，所述結(jié)構(gòu)包括位于Si襯底12的表面上的SiGe溝道層14 ； 在所述SiGe溝道層的一部分上形成pFET柵極堆疊； 在所述Si襯底的上部區(qū)域處并且在所述pFET柵極堆疊的占用區(qū)域處執(zhí)行暈圈離子注入工藝，其中N或C與暈圈離子共同注入以形成N或C摻雜的Si層16’ ；以及 通過P型摻雜劑的離子注入，在所述SiGe層14的一部分中、在所述N或C摻雜的Si層16’的一部分中和在所述pFET柵極堆疊的占用區(qū)域處形成源極區(qū)域和漏極區(qū)域26，其中所述源極區(qū)域和所述漏極區(qū)域26具有突變結(jié)分布。
13.根據(jù)權(quán)利要求12所述的方法，其中所述提供結(jié)構(gòu)包括: 在所述Si襯底的所述表面上外延生長所述SiGe溝道層。
14.根據(jù)權(quán)利要求12所述的方法，其中從所述Si襯底的垂直方向以從15°到45°的角度執(zhí)行所述暈圈離子注入。
15.根據(jù)權(quán)利要求12所述的方法，其中以從5keV到30keV的能量執(zhí)行所述暈圈離子注入。
16.根據(jù)權(quán)利要求12所述的方法，其中所述暈圈離子注入包括從原子/cm2到lel2原子/cm2的N或C劑量以及從5el2原子/cm2到lel4原子/cm2的暈圈離子劑量。
17.—種半導(dǎo)體結(jié)構(gòu),包括: Si襯底12、位于所述Si襯底的上表面上的N或C摻雜的Si層、位于所述N或C摻雜的Si層的上表面上的SiGe溝道層14、位于所述SiGe溝道層的上表面上的pFET柵極堆疊以及源極區(qū)域和漏極區(qū)域26，所述源極區(qū)域和漏極區(qū)域中的每一個位于所述SiGe層的一部分內(nèi)、位于所述N或C摻雜的Si層的一部分內(nèi)以及位于所述pFET柵極堆疊的占用區(qū)域處，并且所述源極區(qū)域和漏極區(qū)域中的每一個包括突變結(jié)。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中所述N或C摻雜的Si層為外延N或C摻雜的Si層。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中所述SiGe溝道層為外延SiGe溝道層。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中所述SiGe溝道層是應(yīng)變的。
21.根據(jù)權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中所述N或C摻雜的S`i層包括S1:N。
22.根據(jù)權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中`所述N或C摻雜的Si層包括S1: C。
23.根據(jù)權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中所述N或C摻雜的Si層連續(xù)存在于所述SiGe溝道層之下。
24.根據(jù)權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中所述N或C摻雜的層部分地存在于所述SiGe層之下。
25.根據(jù)權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中所述柵極堆疊包括疊置有柵極導(dǎo)體層22的柵極介電層20。
全文摘要
提供一種半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括位于硅鍺(SiGe)溝道14的表面上的p溝道場效應(yīng)晶體管(pFET)器件，其中源極區(qū)域和漏極區(qū)域26的結(jié)分布是突變的。在本公開中通過在直接位于Si襯底12之上的SiGe溝道層14下方形成N或C摻雜的Si層16而提供pFET器件的突變源極/漏極結(jié)。因而提供如下結(jié)構(gòu)，在該結(jié)構(gòu)中N或C摻雜的Si層16(夾在SiGe溝道層與Si襯底之間)對于p型摻雜劑具有與下覆SiGe溝道層大致相同的擴(kuò)散速率。由于N或C摻雜的Si層和上覆SiGe溝道層14對于p型摻雜劑具有基本相同的擴(kuò)散率，并且由于N或C摻雜的Si層16阻止p型摻雜劑擴(kuò)散到下覆Si襯底中，所以可以形成突變源極/漏極結(jié)。
文檔編號H01L29/78GK103155123SQ201180049254
公開日2013年6月12日 申請日期2011年7月27日 優(yōu)先權(quán)日2010年10月15日
發(fā)明者K·任, W·K·亨森, 梁玥, 王新琳 申請人:國際商業(yè)機(jī)器公司