用于減小納米線晶體管中的寄生電阻的觸點技術和配置的制作方法

文檔序號：7242347閱讀：355來源：國知局

用于減小納米線晶體管中的寄生電阻的觸點技術和配置的制作方法
【專利摘要】本發(fā)明的實施例中提供用于減小納米線晶體管中的寄生電阻的觸點技術和配置。在一實施例中，裝置包括半導體襯底、在半導體襯底上形成的隔離層、包括納米線材料的形成在隔離層上以為晶體管提供溝道的溝道層、以及與溝道層耦合的觸點，該觸點被配置為在至少一個平面維度上包圍溝道層的納米線材料且為晶體管提供源極端或漏極端。
【專利說明】用于減小納米線晶體管中的寄生電阻的觸點技術和配置

【技術領域】
[0001] 本發(fā)明實施例通常涉及集成電路領域，且更具體地，涉及用于減小納米線晶體管中的寄生電阻的觸點技術和配置。

【背景技術】
[0002] 包括例如處理器和/或存儲器的集成電路器件持續(xù)縮小到更小的尺寸。晶體管尺寸和/或間距的縮小可能會增加寄生外部電阻（Rext)，這可能會影響這些器件的性能。

【專利附圖】

【附圖說明】
[0003] 通過結合附圖進行以下詳細描述，實施例會容易理解。為了方便該描述，相同附圖標記指定相同的結構元件。實施例是通過示例而非限制的方式在附圖的圖中進行說明。
[0004] 圖1示意性示出集成電路器件的頂視圖。
[0005] 圖2示意性示出根據一些實施例的沿集成電路器件的鰭狀結構的截面?zhèn)纫晥D。
[0006] 圖3示意性示出根據一些實施例的橫跨集成電路器件的鰭狀結構的截面?zhèn)纫晥D。
[0007] 圖4是根據一些實施例的用于制造集成電路器件的方法的流程圖。
[0008] 圖5示意性示出本文描述的根據一些實施例的包括集成電路器件的示例性系統(tǒng)。

【具體實施方式】
[0009] 本發(fā)明的實施例提供用于減小納米線晶體管中的寄生電阻的觸點技術和配置。在下面詳細描述中，對構成本發(fā)明一部分的附圖進行參考，其中貫穿全文的相同的附圖標記指定相同的部分，且通過描述實施例而示出，本發(fā)明的主題可以實踐。應當理解，在不脫離本發(fā)明范圍的情況下，可以使用其它實施例且可以進行結構或邏輯的變化。因此，下面的詳細描述不應被視為限制意義的，并且實施例的范圍是由所附權利要求和它們的等價體來定義。
[0010] 各種操作以最有助于理解所要求的主題內容的方式被描述為多個離散的順序操作。然而，描述的順序不應被解釋為應用這些操作必須依賴的順序。
[0011] 對于本發(fā)明的目的，術語"A和/或B"的意思為（A)、⑶或（A和B)。對于本發(fā) 明的目的，術語"A，B，和/或C"指的是（A)、（B)、（C)、（A和B)、（A和C)、（B和C)或（A、B 和C)。
[0012] 描述將使用基于視角的描述，諸如頂部/底部、側、之上/之下等。這樣的描述只是方便討論，并不旨在將本文描述的實施例的應用限制在任何特定的方向。
[0013] 描述可使用術語"在一實施例中"或"在實施例中"，其可指一個或多個相同或不同的實施例。此外，對于本發(fā)明實施例所使用的術語"包括（comprising)"，包括 (including) "、"具有（having) " 等是同義詞。
[0014] 術語"與...耦合"及其衍生詞可在文中使用。"耦合"可意味著以下的一種或多種。"耦合"可意味著兩個或多個元件直接物理或電接觸。然而，"耦合"也可意味著兩個或多個元件互相非直接接觸，但是仍然合作或相互作用，且可意味著一個或多個其它元件耦合或元件之間連接，也就是說互相耦合。
[0015] 在不同實施例中，術語"形成或沉積在第二層上的第一層"可意味著第一層形成或沉積在第二層之上，且至少第一層的一部分可直接接觸（例如，直接物理和/或電接觸）或與第二層的至少一部分間接接觸（例如，在第一層和第二層之間有一個或多個其它層）。
[0016] 文中使用的術語"模塊"可以指的是部分或包括執(zhí)行一個或多個軟件或固件程序的專用集成電路（ASIC)、電子電路、處理器（共享、專用或群）和/或存儲器（共享、專用或群）、組合邏輯電路和/或提供描述功能的其它合適的部件。
[0017] 根據不同的實施例，本發(fā)明描述了一種裝置，包括半導體襯底；在半導體襯底上形成的隔離層；包括納米線材料的溝道層，其在隔離層上形成以為晶體管提供溝道；以及與溝道層耦合的觸點，該觸點被配置為在至少一個平面維度上包圍溝道層的納米線材料并提供晶體管的源極端或漏極端。
[0018] 在一些實施例中，至少一個平面維度基本上垂直于半導體襯底的形成有晶體管的平面。該裝置可進一步包括沉積在溝道層上且與溝道層外延耦合的外延膜，該外延膜被配置為在至少一個平面維度上包圍溝道層的納米線材料并被設置在溝道層的納米線材料和觸點的材料之間。
[0019] 在一些實施例中，溝道層的納米線材料包括N-型或P-型半導體材料，且外延膜包括III-V族半導體材料且具有從50埃到1000埃的厚度。
[0020] 在一些實施例中，溝道層與隔離層外延耦合，溝道層的納米線材料包括鍺（Ge)，夕卜延膜包括選自由鍺硅（SiGe)、鍺（Ge)和鍺銻化物（，GeSb)組成的組中的P-型半導體材料，且該隔離層包括鍺硅（SiGe)。
[0021] 在一些實施例中，隔離層是第一隔離層，且溝道層是第一溝道層。該裝置可進一步包括形成在第一溝道層上的第二隔離層和包括納米線材料的形成在第二隔離層上的第二溝道層，其中觸點與第二溝道層耦合且配置為在至少一個平面維度上包圍第二溝道層的納米線材料。
[0022] 在一些實施例中，觸點是源極端。該裝置可進一步包括與第一溝道層和第二溝道層耦合的漏極端，該漏極端被配置為在至少一個平面維度上包圍第一溝道層的納米線材料和第二溝道層的納米線材料；以及與第一溝道層和第二溝道層耦合的柵極，該柵極被設置在源極端和漏極端之間且被配置成控制晶體管的在源極端和漏極端之間的電流。
[0023] 在一些實施例中，半導體襯底包括硅（Si)，并且漏極端和源極端包括金屬。該裝置可進一步包括在第二溝道層上形成的層間電介質（ILD)。該裝置可進一步包括在半導體襯底上形成的緩沖層，其中該緩沖層設置在半導體襯底和隔離層之間。
[0024] 根據不同的實施例，本發(fā)明描述了一種方法，包括提供半導體襯底；在半導體襯底上沉積隔離層；在隔離層上沉積溝道層，該溝道層為晶體管提供溝道；以及形成與溝道層耦合的觸點，該觸點被配置為在至少一個平面維度上包圍溝道層的材料且提供晶體管的源極端或漏極端。在一些實施例中，至少一個平面維度基本垂直于半導體襯底的其上形成晶體管的平面。
[0025] 該方法可進一步包括在半導體襯底上沉積緩沖層，其中該緩沖層被設置在半導體襯底和隔離層之間。在一些實施例中，沉積溝道層包括在隔離層上外延沉積溝道層。在一些實施例中，形成觸點包括使用蝕刻工藝選擇性地去除隔離層的材料，并沉積金屬以替代隔離層的被選擇性去除的材料，從而形成觸點。在一些實施例中，形成觸點進一步包括在沉積金屬以形成觸點之前，在溝道層上外延沉積外延膜，該外延膜被配置為在至少一個平面維度上包圍溝道層的材料且被設置在溝道層的材料和觸點的材料之間。
[0026] 在一些實施例中，外延膜包括P-型材料，溝道層的材料包括鍺（Ge)納米線材料，且隔離層包括鍺硅（SiGe)。
[0027] 在一些實施例中，該隔離層是第一隔離層，且該溝道層是第一溝道層。該方法進一步包括在第一溝道層上沉積第二隔離層且在第二隔離層上沉積第二溝道層，其中觸點與第二溝道層耦合且被配置為在至少一個平面維度上包圍第二溝道層的材料。
[0028] 在一些實施例中，觸點是源極端。該方法可進一步包括形成與第一溝道層和第二溝道層耦合的漏極端，該漏極端被配置為在至少一個平面維度上包圍第一溝道層的材料和第二溝道層的材料；以及形成與第一溝道層和第二溝道層耦合的柵極，該柵極被設置在源極端和漏極端之間且被配置成控制晶體管的在源極端與漏極端之間的電流。在一些實施例中，該方法可包括在第二溝道層上沉積層間電介質（ILD)。
[0029] 根據不同的實施例，本發(fā)明描述了包括處理器和與處理器耦合的存儲設備的系統(tǒng)，該處理器或存儲設備包括半導體襯底；在半導體襯底上形成的隔離層；包括納米線材料的溝道層，其在隔離層上形成，該溝道層用于提供晶體管的溝道；以及與溝道層耦合的觸點，該觸點被配置為在至少一個平面維度上包圍溝道層的納米線材料且為晶體管提供源極端或漏極端。在一些實施例中，至少一個平面維度基本上垂直于半導體襯底的其上形成有晶體管的平面。
[0030] 該系統(tǒng)可進一步包括設置在溝道層上且與溝道層外延耦合的外延膜，該外延膜被配置為在至少一個平面維度上包圍溝道層的納米線材料且被設置在溝道層的納米線材料和觸點的材料之間。
[0031] 在一些實施例中，溝道層的納米線材料包括N-型和P-型半導體材料，且外延膜包括III-V族半導體材料且具有從50埃到1000埃的厚度。
[0032] 在一些實施例中，溝道層與隔離層外延耦合，溝道層的納米線材料包括鍺（Ge)，夕卜延膜包括選自由鍺硅（SiGe)、鍺（Ge)和鍺銻化物（GeSb)組成的組中的P-型半導體材料，并且隔離層包括鍺硅（SiGe)。
[0033] 在一些實施例中，隔離層是第一隔離層，且溝道層是第一溝道層。該系統(tǒng)可進一步包括在第一溝道層上形成的第二隔離層以及包括納米線材料的在第二隔離層上形成的第二溝道層，其中觸點與第二溝道層耦合且被配置為在至少一個平面維度上包圍第二溝道層的納米線材料。
[0034] 在一些實施例中，觸點是源極端。該系統(tǒng)可進一步包括與第一溝道層和第二溝道層耦合的漏極端，該漏極端被配置為在至少一個平面維度上包圍第一溝道層的納米線材料和第二溝道層的納米線材料；以及與第一溝道層和第二溝道層耦合的柵極，該柵極設置在源極端和漏極端之間且被配置成控制晶體管在源極端和漏極端之間的電流。
[0035] 在一些實施例中，半導體襯底包括硅（Si)，漏極端包括金屬，源極端包括金屬，且柵極包括金屬。在一些實施例中，該系統(tǒng)進一步包括在半導體襯底上形成的緩沖層，其中緩沖層設置在半導體襯底和隔離層之間。在一些實施例中，該系統(tǒng)為手持式計算裝置、平板電腦或智能手機。
[0036] 圖1示意性示出集成電路（1C)器件100的頂視圖。1C器件100可包括在半導體襯底（例如，圖2的半導體襯底102)上形成的一個或多個鰭狀結構（在下文稱為"鰭狀結構105"）。鰭狀結構105可包括例如沉積以形成1C器件100的一個或多個晶體管的堆疊層（例如，第一溝道層108,第二隔離層110和第二溝道層112)。例如，1C器件100可包括被形成以提供一個或多個晶體管的源極端116和/或漏極端118的觸點?？尚纬蓶艠O120 以控制流過晶體管的源極端116和漏極端118之間的溝道層（例如，第二溝道層112)的電流。
[0037] 電絕緣材料（諸如層間電介質（ILD)材料114)可被沉積，以隔離1C器件100的組件。在所描述的圖1的頂視圖中，可覆蓋鰭狀結構105部分的ILD材料114未顯示以避免模糊下層的特征。
[0038] 圖2示意性示出根據一些實施例的沿1C器件100的鰭狀結構的截面?zhèn)纫晥D。例如，截面?zhèn)纫晥D可表示圖1的沿線AB的視圖。在一些實施例中，鰭狀結構105包括通過隔離層互相電絕緣的至少兩個溝道層（例如，第一溝道層108、第二隔離層110和第二溝道層 112)。在一些實施例中，鰭狀結構105可附加地包括一個或多個緩沖層104、第一隔離層 106、和/或半導體襯底102的部分。在1C器件100不包括多個溝道層的一些實施例中，鰭狀結構105可僅包括第一溝道層108、或第一隔離層106和第一溝道層108。
[0039] 1C器件100可在半導體襯底102上形成。在一些實施例中，半導體襯底102可包括硅。例如，半導體襯底102可包括N-型或P-型（100)偏取向（off-oriented)硅，半導體襯底102的結晶方向按照慣例（xyz)來標識，其中X、 7和z分別代表各自在三維空間中垂直于另一個的晶面。半導體襯底102可例如包括以朝向（110)方向在大約2度到大約8 度之間的范圍內切斷（off-cut)方向（100)的材料?？墒褂闷渌袛嗳∠蚧驔]有切斷取向的另一半導體襯底102。切斷可以消除反相邊界。半導體襯底102可具有在大約1Ω- cm到大約50kQ-cm之間的高電阻率。在其它實施例中，半導體襯底102可包括其它材料。
[0040] 半導體襯底102可以是使用體硅或絕緣體上硅結構的晶體襯底。在其它實施方式中，半導體襯底102可使用替代材料來形成，其可能或可能不與硅結合，該替代材料包括但不限于鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。此外，分類為III-V族或IV 族材料的材料也可用于形成襯底。盡管本文描述了可形成半導體襯底102的材料的很少幾個示例，然而可以用作基礎（半導體器件可被構建在該基礎上）的任何材料均落在本發(fā)明的精神和范圍內。在其它實施例中，半導體襯底102可包括其它材料。在一些實施例中，半導體襯底102是晶圓的分割管芯的一部分。
[0041] 在一些實施例中，一個或多個緩沖層（例如，下文稱為"緩沖層104"）可在半導體襯底102上形成。緩沖層104可例如利用包括例如一個或多個III-V族半導體材料和/或一個或多個II-VI族半導體材料或它們的組合的半導體材料的原子雙層來填充半導體襯底102的頂部。在一些實施例中，緩沖層104可提供虛擬極性的半導體襯底102。緩沖層 104可進一步用作在半導體襯底102和其它層（例如，第一隔離層106)之間緩沖位錯線程和/或提供控制晶格失配（例如，應力松弛）。緩沖層104可包括N-型或P-型材料系統(tǒng)。在實施例中，緩沖層104包括砷化鎵（GaAs)。緩沖層104可以是外延沉積。在實施例中，一個或多個緩沖膜通過外延沉積工藝來沉積。外延沉積工藝可包括例如分子束外延（MBE)、原子層外延（ALE)、外延生長、化學束外延（CBE)、金屬有機化學氣相沉積（MOCVD)或其組合。在其它實施例中可使用其它合適的沉積方法。
[0042] 可在半導體襯底102上形成堆疊層。例如，第一隔離層106可在半導體襯底 102 (例如，在緩沖層104上）上形成，第一溝道層108可在第一隔離層106上形成，第二隔離層110可在第一溝道層108上形成，且第二溝道層112可在第二隔離層110上形成。第一隔離層106、第一溝道層108、第二隔離層110和第二溝道層112可通過外延沉積工藝形成。在一些實施例中，如所描述的，層106、108、110和112是直接接觸。在未使用緩沖層104的實施例中，第一隔離層106可與半導體襯底102直接接觸。
[0043] 第一溝道層108可為第一晶體管提供溝道，且第二溝道層112為堆疊的多晶體管配置的第二晶體管提供溝道。例如，當1C器件100處于操作時，基于通過柵極120施加到第一和/或第二溝道層108、112的電壓，電流可以均勻地從源極端116通過第一和/或第二溝道層1〇8、112注入到漏極端118。
[0044] 第一溝道層108和第二溝道層112可包括各種合適的材料，其包括N-型或P-型材料系統(tǒng)。在一些實施例中，第一和第二溝道層1〇8、112可包括例如，鍺、硅、IV、III-V或 II-VI族半導體材料的半導體材料，或相似的溝道材料。第一和第二溝道層108U12的材料可包括納米線材料。在一些實施例中，用于第一和/或第二溝道層1〇8、112的材料可包括材料系統(tǒng)，其包括鎵（Ga)、砷（As)、銦（In)、銻（Sb)、鍺（Ge)、硅（Si)等、或它們的組合。例如，第一和/或第二溝道層1〇8、112可包括鍺（Ge)、鍺硅（SiGe)、銻化銦（lnSb)、銻化鎵 (GaSb)、銻化銦鎵（lnGaSb)、砷化鎵（GaAs)、銦鎵砷（lnGaAs)等、或它們的組合。在一實施例中，第一溝道層108使用諸如砷化鎵（GaAs)納米線材料的III-V族半導體材料形成，且第二溝道層112使用鍺（Ge)納米線材料形成。第一和/或第二溝道層108U12的材料可以有比第一和/或第二隔離層106U10的材料小的帶隙。在其它實施例中，可使用其它合適的溝道材料。
[0045] 第一隔離層106和第二隔離層110可為第一溝道層108和第二溝道層112提供電絕緣勢壘。根據不同的實施例，第一和第二隔離層106U10包括相對于第一和第二溝道層 108、112材料電絕緣的材料。沉積以形成隔離層106U10的材料可包括例如IV族、III-V 族或II-VI族半導體材料和/或其它電絕緣材料，諸如二氧化硅（Si02)等。例如，在一些實施例中，第一和/或第二隔離層106U10的材料包括Si0 2、鋁（A1)、砷（As)、鎵（Ga)、銻 (Sb)、銦（In)和/或其組合。在Ge、SiGe或GaAs用于溝道（例如，第一和/或第二溝道層 108、112)的實施例中，砷化鋁（AlAs)或鎵鋁砷（AlGaAs)可用于隔離（例如，第一和/或第二隔離層106、110)。在InSb、InGaSb或GaSb用于溝道的實施例中，鋁銦銻（InAlSb)可用于隔離。在InGaAs用于溝道的實施例中，銦鋁砷（InAlAs)可用于隔離?？稍谄渌鼘嵤├?中使用其它或另外的材料。
[0046] 用于隔離層106U10的材料可基于相鄰層的晶格匹配、電隔離特性和/或用于形成觸點（例如，116U18)或柵極（例如，120)的蝕刻工藝的蝕刻選擇性來選擇。例如，可選擇的一種材料，其允許蝕刻隔離層106、110的材料，但不允許蝕刻溝道層108、112的材料。例如，在一實施例中，當GaAs和/或Ge納米線材料用于溝道層108、112時，選擇AlAs用于隔尚層106、110。
[0047] 在一些實施例中，層104、106、108、110、112每一個可由多層或多個膜（未示出）組成。例如，隔離層106U08或溝道層108U12可均具有提供晶格匹配以使第一材料可外延沉積在下層上的沉積的第一材料層、提供比第一材料層更好的溝道/隔離性能的第二材料層、和/或提供晶格匹配的第三材料層，以使另一層的材料可外延沉積在第三材料層上。層104、106、108、110、112的組件材料層可選擇其它特性，例如，在一些實施例中的蝕刻選擇性。在其它實施例中，在層104、106、108、110、112的每個中可使用比描述的更多或更少的材料層。
[0048] 在一些實施例中，柵極堆疊體（下文稱為"柵極120"）可與第一溝道層108和第二溝道層112電耦合。柵極120可配置成控制源極端116和漏極端118之間的第二溝道層 112中的電流。柵極120可進一步配置成控制源極端116和漏極端118之間的第一溝道層 108的電流。柵極120可與第一和/或第二溝道層108、112電容耦合。柵極120可包括至少兩層，柵極電介質層和柵極電極層。柵極電介質層可由諸如二氧化硅（Si02)或高-k材料之類的材料形成?？捎糜跂艠O電介質層的高_k材料的示例包括但不限于：氧化鉿、鉿硅氧化物、氧化鑭、氧化鑭錯、氧化锫、锫氧化娃、氧化鉭、鈦氧化物、鋇銀鈦氧化物、氧化鈦鋇、銀鈦氧化物、氧化釔、氧化錯、鉛氧化鉭鈧、以及鉛鋅銀酸。在一些實施例中，在使用高-k材料時，在柵極電介質層上執(zhí)行退火工藝以提高其質量。
[0049] 柵極電極層形成在柵極電介質層上且可由至少一個P-型功函數金屬或N-型功函數金屬構成，這取決于晶體管是PM0S還是NM0S晶體管。在一些實施方式中，柵極電極層可由兩層或更多的金屬層構成，其中至少一層金屬層是功函數金屬層，且至少一層金屬層是填充金屬層。
[0050] 對于PM0S晶體管，可用于柵極電極的金屬包括但不限于：釕、鈀、鉬、鈷、鎳和導電金屬氧化物，例如，氧化釕。P-型金屬層形成具有在大約4. 9eV和大約5. 2eV之間的功函數的PM0S柵極電極。對于NM0S晶體管，用于柵極電極的金屬包括但不限于：鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。N-型金屬層將形成具有在大約3. 9eV和大約4. 2eV之間的功函數的NM0S柵極電極。
[0051] 在本發(fā)明的實施方式中，一對隔離物托住柵極堆疊體。隔離物可以由諸如氮化硅、氧化硅、碳化硅、摻雜碳的氮化硅和氧氮化硅的材料形成。形成隔離物的工藝在本領域眾所周知且通常包括沉積和蝕刻工藝步驟。
[0052] 柵極絕緣體122可設置在柵極120和半導體襯底102之間，如圖所示，以電隔離柵極120和避免局部平面型器件在柵極120的最靠近半導體襯底102的底部產生電勢。在一些實施例中，柵極絕緣體122包括Si0 2。在其它實施例中，柵極絕緣體122可由其它合適的材料組成。
[0053] 源極端116和漏極端118可通過與第一和第二溝道層108、112直接接觸而耦合。在一些實施例中，源極端116可以是電壓源源極（Vss)觸點。在一些實施例中，漏極端118 可以是電壓源漏極（Vdd)觸點。
[0054] 與源極端116和漏極端118對應的源極區(qū)和漏極區(qū)相鄰于柵極120而形成。源極區(qū)和漏極區(qū)可使用注入/擴散工藝或蝕刻/沉積工藝來形成。在先前工藝中，諸如硼、鋁、銻、磷、或砷之類的摻雜物可離子注入到襯底中，以形成源極區(qū)和漏極區(qū)。離子注入工藝之后通常是退火工藝，其活化摻雜物并使其擴散。在后續(xù)工藝中，首先可蝕刻堆疊層的材料以在源極區(qū)和漏極區(qū)的位置處形成凹陷。然后執(zhí)行外延沉積工藝以利用諸如鍺硅或碳化硅的硅合金填充凹陷，從而形成源極區(qū)和漏極區(qū)。在一些實施方式中，外延沉積硅合金可利用諸如硼、砷或磷的摻雜物原位摻雜。在另外的實施方式中，可選的材料可沉積在凹陷中，以形成源極區(qū)和漏極區(qū)，例如鍺或III-V族材料或合金。
[0055] 在一些實施例中，源極端116和漏極端118可包括任何適合的導電材料，包括例如金屬。在一些實施例中，源極端116和漏極端118可包括銅（Cu)、金（Au)、鎢（W)、鈦（Ti)、鉭（Ta)、鉬（Pt)、鎳（Ni)、鈷（Co)、銠（Rh)、釕（Ru)、鈀（Pd)、鉿（Hf)、鋯（Zr)或鋁（AI)、或者它們的組合。在一些實施例中，源極端116和漏極端118可包括金屬氮化物，例如，氮化鈦 (TiN)、氮化鎢（WN)或氮化鉭（TaN)、或它們的組合。在一些實施例中，源極端116和漏極端 118可包括金屬硅化物，例如，硅化鈦（TiSi)、硅化鎢（WSi)、硅化鉭（TaSi)、硅化鈷（CoSi)，硅化鉬（PtSi)、硅化鎳（NiSi)或它們的組合。在一些實施例中，源極端116和漏極端118 可包括金屬氮化硅，例如，鈦氮化硅（TiSiN)，或鉭氮化硅（TaSiN)或它們的組合。在一些實施例中，源極端116和漏極端118可包括金屬碳化物，例如碳化鈦（TiC)、碳化鋯（ZrC)、碳化鉭（TaC)、碳化鉿（HfC)或碳化鋁（A1C)、或它們的組合。在一些實施例中，源極端116 和漏極端118可包括金屬氮化碳，例如，碳氮化鉭（TaCN)、碳氮化鈦（TiCN)、或它們的組合。在一些實施例中，源極端116和漏極端118可包括導電金屬氧化物（例如，氧化釕）。在一些實施例中，可使用不同金屬的多層，來形成源極端116和漏極端118。在其它實施例中，源極端116和漏極端118可包括其它合適的材料。
[0056] 在一些實施例中，柵極120可相對于觸點（例如，源極端116和漏極端118)具有更多的矩形形狀輪廓。也就是說，在一些實施例中，如描述的，源極端116和漏極端118相對于柵極122的輪廓具有更加錐形的輪廓。柵極122的輪廓可由于可用來形成柵極122的圖案化工藝而更加矩形化。例如，替代金屬柵極（RMG)工藝可用來形成柵極122,以致于首先使用犧牲材料形成偽柵極，該犧牲材料隨后被去除并采用另一柵極材料來替代。源極端 116和漏極端118可使用傳統(tǒng)的圖案化來形成，該傳統(tǒng)的圖案化不使用偽觸點或犧牲材料來形成用于觸點的溝槽。
[0057] -個或多個層間電介質（ILD)沉積在M0S晶體管之上。ILD層（例如，第一 ILD層 160和第二ILD層170)可使用在集成電路結構中對于其應用已知的電介質材料（例如低-k 電介質材料）來形成?？墒褂玫碾娊橘|材料的示例包括但不限于二氧化硅（Si02)、碳摻雜氧化物（CD0)、氮化硅、諸如八氟環(huán)丁烷或聚四氟乙烯的有機聚合物、氟硅玻璃（FSG)、以及諸如倍半硅氧烷、硅氧烷的有機硅酸酯、或有機硅酸鹽玻璃。ILD層包括孔或其它空隙，以進一步降低其介電常數。
[0058] 在一些實施例中，如所描述的，柵極122設置在第一 ILD層160中，且觸點（例如源極端116和漏極端118)形成/設置在第二ILD層160和第一 ILD層160中。
[0059] 如在圖2的截面?zhèn)纫晥D可看到，在一些實施例中，源極端116、漏極端118和柵極 120中的每個的部分均可設置在第一溝道層108和第二溝道層112之上和之下。根據不同的實施例，源極端116被配置為在至少一個平面維度上包圍第一和/或第二溝道層108、112 的材料。例如，源極端116的材料可環(huán)繞第一溝道層108以完全包圍溝道材料。同樣地，漏極端118和柵極120可配置為在至少一個平面維度上包圍第一和/或第二溝道層108U12 的材料。在一些實施例中，該平面維度可以垂直于半導體襯底102的形成有1C器件100的平面（例如，該平面維度處于圖1的截面線CD處的頁面的里面或外面）。
[0060] 圖3示意性示出根據一些實施例的橫跨1C器件100的鰭狀結構（例如，圖1的鰭狀結構105)的截面?zhèn)纫晥D。例如，截面?zhèn)纫晥D可示出沿著圖1的線CD的視圖。截面?zhèn)纫?圖示出觸點（例如，源極端116)材料如何定位以包圍在橫截面的平面中的第一和/或第二溝道層1〇8、112的材料。應注意到，盡管圖3僅示出穿過源極端116的橫截面，相對于第一和/或第二溝道層108、112,同樣或相似的配置可用于漏極端118或柵極120。
[0061] 根據不同的實施例，外延膜111可在第一和/或第二溝道層1〇8、112上形成。如圖所示，外延膜111可與第一和/或第二溝道層108、112外延耦合，且可配置為在至少一個平面維度上包圍第一和/或第二溝道層108、112的材料。外延膜111可設置在溝道層材料和觸點（例如，圖2的源極端116或漏極端118)材料之間?？沙练e觸點材料以封裝或基本上封裝外延膜111。外延膜111可在第一和/或第二溝道層1〇8、112的材料（例如，半導體）和觸點材料（例如，金屬）之間提供額外的表面積，其可以減小1C器件100的外部電阻（Rext)。
[0062] 外延膜111可包括各種合適的材料，包括例如半導體材料。在溝道層（例如，108 或112)由III-V族納米線材料組成的實施例中，外延膜111可包括η-摻雜材料，例如銦鎵砷（InGaAs)、鋪化銦（InSb)、砷化鎵（GaAs)等。在溝道層由鍺（Ge)納米線材料組成的實施例中，外延膜111可包括P-摻雜材料，例如鍺硅（SiGe)、鍺（Ge)、鍺銻（GeSb)等。在溝道層由硅（Si)納米線材料組成的實施例中，外延膜111包括未摻雜、η-摻雜或p-摻雜材料，例如鍺硅（SiGe)、硅（Si)等。外延膜111可具有從50埃到1000埃范圍的厚度。在其它實施例中，外延膜111可包括其它材料和/或厚度。
[0063] 圖4是根據一些實施例的用于制造1C器件（例如圖1-3中的1C器件100)的方法400的流程圖。在402中，該方法包括提供半導體襯底（例如，圖2-3中的半導體襯底 102)。
[0064] 在404中，該方法400可進一步包括在半導體襯底上沉積隔離層（例如，圖2的第一隔離層106)。在一些實施例中，在半導體襯底上形成的緩沖層（例如，圖2的緩沖層104) 上沉積隔離層。在未使用緩沖層的其它實施例中，可在半導體襯底上沉積隔離層。
[0065] 在406中，該方法400可進一步包括在隔離層上沉積溝道層（例如，圖2的第一溝道層108)。隔離層和溝道層可通過外延沉積工藝來沉積，以使隔離層與其上沉積的材料外延耦合，并且溝道層與隔離層外延耦合。根據單個溝道層用于1C器件的各種實施例，該方法400可跳過在408和410中的動作，并且可在416中形成一個或多個觸點，并且該一個或多個觸點與在406形成的溝道層耦合。
[0066] 在408中，該方法400可進一步包括在溝道層上沉積另一隔離層（例如，圖2的第二隔離層110)，并且在410中在另一隔離層上沉積另一溝道層。當使用多個溝道層（例如，圖2的第二溝道層112)來形成1C器件時，可執(zhí)行在408和410中的動作?？芍貜驮?08 和410中的動作，以提供用于1C器件的期望的多個溝道層。其它隔離層和其它溝道層可外延沉積且可外延耦合在一起。在404、406、408和410中沉積的層可外延沉積，以形成堆疊層。
[0067] 在412中，該方法400可進一步包括形成一個或多個鰭狀結構（例如，鰭狀結構 105)。在404和406中（且可能在408和410中）形成的堆疊層可使用例如光刻和/或蝕刻圖案來圖案化，以提供至少具有在406中形成的溝道層的一個或多個鰭狀結構，且在一些實施例中，進一步包括在408和410中形成的隔離層和溝道層。圖案化可包括例如定義鰭狀結構的圖案并根據提供鰭狀結構的圖案來去除堆疊層的材料的光刻和/或蝕刻工藝。在一些實施例中，一個或多個鰭狀結構可進一步包括在404中形成的隔離層。1C器件的三維（3D)晶體管結構可使用一個或多個鰭狀結構來形成。可沉積電絕緣材料（例如，圖1-3 中的ILD材料114)，以有助于圖案化工藝和/或1C器件的電隔離部件。
[0068] 在414中，該方法400可進一步包括形成與溝道層耦合的一個或多個觸點（例如，圖1-3中的源極端116和/或圖1-2中的漏極端118)，該觸點被配置為在至少一個平面維度上包圍溝道層的材料?？墒褂弥T如光刻和/或蝕刻工藝的圖案化工藝來形成一個或多個觸點。在一些實施例中，通過使用選擇性蝕刻工藝選擇性去除隔離層（例如，一個或多個鰭狀結構）的材料來形成一個或多個觸點。例如，可使用蝕刻劑來去除ILD材料和沉積的隔離層的材料但不去除沉積的溝道層的材料。在一些實施例中，外延膜（例如，圖3的外延膜 111)可在溝道層的暴露的材料上外延沉積?？沙练e導電材料（例如，金屬），以替代隔離層的被去除的材料，從而形成一個或多個觸點。在一些實施例中，可直接在溝道層的材料上沉積觸點的材料。在使用外延膜的其它實施例中，可在外延膜的材料上直接沉積觸點的材料。 [0069] 在416中，該方法400可進一步包括形成與溝道層耦合的柵極（例如，圖1-2中的柵極120)?？筛鶕魏芜m合的工藝，包括例如替代金屬柵極（RMG)流程（其可包括例如使用中間偽（例如，臨時的）柵極材料），來形成柵極。在一些實施例中，在偽柵極取出后，隔離層的材料在柵極區(qū)中通過蝕刻工藝被選擇性地去除（例如，剩下溝道層）且利用高-k/ 金屬柵極堆疊體來替代?？沙练e柵極材料，以在至少一個平面維度上包圍與觸點相似的溝道層的材料。該方法400可與圖1-3描述的實施例一致。
[0070] 本發(fā)明的實施例可使用合適的硬件和/或軟件配置為所需的，而實施到系統(tǒng)中。圖5示意性示出本文描述的根據一些實施例的包括集成電路器件（例如，圖1-3中的1C器件100)的示例性系統(tǒng)。
[0071] 在一實施例中，系統(tǒng)500包括一個或多個處理器504。系統(tǒng)500可進一步包括與處理器504中的至少一個耦合的系統(tǒng)控制模塊508、與系統(tǒng)控制模塊508耦合的系統(tǒng)存儲器 512、與系統(tǒng)控制模塊508耦合的非易失性存儲器（NVM) /儲存器516、以及與系統(tǒng)控制模塊 508耦合的一個或多個通信接口 520。在一些實施例中，一個或多個處理器504中的至少一個包括本文描述的集成電路器件（例如，圖1-3中的1C器件100)。
[0072] 用于一個實施例的系統(tǒng)控制模塊508可包括任何合適的接口控制器，以為用于處理器504中的至少一個和/或任何合適的器件或部件的任何合適的接口提供與系統(tǒng)控制模塊508的通信。
[0073] 系統(tǒng)控制模塊508可包括存儲控制器模塊510,以提供到系統(tǒng)存儲器512的接口。存儲控制器模塊510可以是硬件模塊、軟件模塊和/或固件模塊。
[0074] 系統(tǒng)存儲器512可用來加載和存儲數據和/或指令，例如用于系統(tǒng)500。用于一實施例的系統(tǒng)存儲器512可包括任何合適的易失性存儲器，例如合適的動態(tài)隨機存取存儲器 (DRAM)。在一些實施例中，系統(tǒng)存儲器512可包括本文描述的1C器件（例如，圖1-3中的 1C 器件 100)。
[0075] 用于一個實施例中的系統(tǒng)控制模塊508可包括一個或多個輸入/輸出（I/O)控制器，以提供到NVM/儲存器516和通信接口 520的接口。
[0076] 例如，NVM/儲存器516可用來存儲數據和/或指令。NVM/儲存器516可包括任何合適的非易失性存儲器，例如相變存儲器（PCM)或閃存，例如和/或可包括任何合適的非易失性存儲設備，例如一個或多個硬盤驅動器（HDD)、一個或多個光盤（CD)驅動器、和/或一個或多個數字通用光盤（DVD)驅動器。在一些實施例中，NVM/儲存器516可包括本文描述的1C器件（例如，圖1-3中的1C器件100)。
[0077] NVM/儲存器516可包括存儲資源，其物理上是安裝的系統(tǒng)500上的器件的一部分或其被器件的一部分可訪問但不是必需。例如，NVM/儲存器516可經由通信接口 520通過網絡訪問。
[0078] 通信接口 520可為系統(tǒng)500提供接口，用于通過一個或多個有線或無線網絡和/ 或與任何其它合適的器件通信。
[0079] 對于一個實施例，處理器504的至少一個可與用于系統(tǒng)控制模塊508的一個或多個控制器（例如存儲控制器模塊510)的邏輯封裝在一起。對于一個實施例，處理器504 的至少一個可與用于系統(tǒng)控制模塊508的一個或多個控制器的邏輯封裝在一起，以形成系統(tǒng)級封裝（SiP)。對于一個實施例，處理器504的至少一個可與用于系統(tǒng)控制模塊508的一個或多個控制器的邏輯集成在同一管芯上。對于一個實施例，處理器504的至少一個可與用于系統(tǒng)控制模塊508的一個或多個控制器的邏輯集成在同一管芯上，以形成片上系統(tǒng) (SoC)。
[0080] 在不同的實施例中，系統(tǒng)500可以是但不限于服務器、工作站、桌面計算裝置或移動計算裝置（例如，筆記本計算裝置、手持式計算裝置、手持裝置、平板電腦、智能手機、上網本等）。在不同實施例中，系統(tǒng)500可具有更多或更少的部件，和/或不同的架構。
[0081] 盡管為了描述的目的在本文示出和描述了特定實施例，然而在不背離本發(fā)明范圍的情況下，設計來達到同樣目的的各種可替代和/或等效的實施例或實施方式可取代所示出和描述的實施例。本申請旨在覆蓋本文討論的實施例中的任何修改或變化。因此，很顯然的意圖是本文描述的實施例僅由權利要求和其等價體來限定。
【權利要求】
1. 一種裝置，包括：半導體襯底；隔離層，其形成在所述半導體襯底上；包括納米線材料的溝道層，其在所述隔離層上形成以為晶體管提供溝道；以及與所述溝道層耦合的觸點，所述觸點被配置為在至少一個平面維度上包圍所述溝道層的納米線材料以為所述晶體管提供源極端或漏極端。
2. 根據權利要求1所述的裝置，其中所述至少一個平面維度基本上垂直于所述半導體襯底的形成有所述晶體管的平面。
3. 根據權利要求1所述的裝置，進一步包括：設置在所述溝道層上且與所述溝道層外延耦合的外延膜，所述外延膜配置為在所述至少一個平面維度上包圍所述溝道層的納米線材料且被設置在所述溝道層的納米線材料和所述觸點的材料之間。
4. 根據權利要求3所述的裝置，其中：所述溝道層的納米線材料包括N-型或P-型半導體材料；并且所述外延膜包括III-V族半導體材料和具有從50埃到1000埃的厚度。
5. 根據權利要求4所述的裝置，其中：所述溝道層與所述隔離層外延耦合；所述溝道層的納米線材料包括鍺（Ge); 所述外延膜包括P-型半導體材料，所述P-型半導體材料選自由鍺硅（SiGe)、鍺（Ge) 和鍺銻化物（GeSb)組成的組中；并且所述隔離層包括鍺硅（SiGe)。
6. 根據權利要求1所述的裝置，其中所述隔離層為第一隔離層，并且所述溝道層為第一溝道層，所述裝置進一步包括：第二隔離層，其在所述第一溝道層上形成；以及包括納米線材料的第二溝道層，其在所述第二隔離層上形成，其中所述觸點與所述第二溝道層耦合且被配置為在所述至少一個平面維度上包圍所述第二溝道層的納米線材料。
7. 根據權利要求6所述的裝置，其中所述觸點是源極端，所述裝置進一步包括：與所述第一溝道層和所述第二溝道層耦合的漏極端，所述漏極端被配置為在所述至少一個平面維度上包圍所述第一溝道層的納米線材料和所述第二溝道層的納米線材料；以及與所述第一溝道層和所述第二溝道層耦合的柵極，所述柵極被設置在所述源極端和所述漏極端之間且被配置成控制所述晶體管的在所述源極端和所述漏極端之間的電流。
8. 根據權利要求7所述的裝置，其中：所述半導體襯底包括硅（Si);并且所述漏極端和所述源極端包括金屬。
9. 根據權利要求7所述的裝置，進一步包括：形成在所述第二溝道層上的層間電介質（ILD)。
10. 根據權利要求1所述的裝置，進一步包括：形成在所述半導體襯底上的緩沖層，其中所述緩沖層設置在所述半導體襯底和所述隔離層之間。
11. 一種方法，包括：提供半導體襯底；在所述半導體襯底上沉積隔離層；在所述隔離層上沉積溝道層，所述溝道層為晶體管提供溝道；以及形成與所述溝道層耦合的觸點，所述觸點被配置為在至少一個平面維度上包圍所述溝道層的材料，且為所述晶體管提供源極端或漏極端。
12. 根據權利要求11所述的方法，其中所述至少一個平面維度基本上垂直于所述半導體襯底的形成有所述晶體管的平面。
13. 根據權利要求11所述的方法，進一步包括：在所述半導體襯底上沉積緩沖層，其中所述緩沖層設置在所述半導體襯底和所述隔離層之間。
14. 根據權利要求11所述的方法，其中沉積所述溝道層包括在所述隔離層上外延沉積所述溝道層。
15. 根據權利要求14所述的方法，其中形成所述觸點包括：使用蝕刻工藝選擇性去除所述隔離層的材料；以及沉積金屬以替代所述隔離層的被選擇性去除的材料，從而形成所述觸點。
16. 根據權利要求15所述的方法，其中形成所述觸點進一步包括：在沉積所述金屬以形成所述觸點之前在所述溝道層上外延沉積外延膜，所述外延膜被配置為在所述至少一個平面維度上包圍所述溝道層的材料，且被設置在所述溝道層的材料和所述觸點的材料之間。
17. 根據權利要求11所述的方法，其中：所述外延膜包括P-型材料；所述溝道層的材料包括鍺（Ge)納米線材料；并且所述隔離層包括硅鍺（SiGe)。
18. 根據權利要求11所述的方法，其中所述隔離層為第一隔離層，且所述溝道層為第一溝道層，所述方法進一步包括：在所述第一溝道層上沉積第二隔離層；以及在所述第二隔離層上沉積第二溝道層，其中所述觸點與所述第二溝道層耦合且被配置成在所述至少一個平面維度上包圍所述第二溝道層的材料。
19. 根據權利要求18所述的方法，其中所述觸點為源極端，所述方法進一步包括：形成與所述第一溝道層和所述第二溝道層耦合的漏極端，所述漏極端被配置為在所述至少一個平面維度上包圍所述第一溝道層的材料和所述第二溝道層的材料；以及形成與所述第一溝道層和所述第二溝道層耦合的柵極，所述柵極被設置在所述源極端和所述漏極端之間且被配置成控制所述晶體管的在所述源極端和所述漏極端之間的電流。
20. 根據權利要求18所述的方法，進一步包括：在所述第二溝道層上沉積層間電介質（ILD)。
21. 一個系統(tǒng)，包括：處理器；以及與所述處理器耦合的存儲設備，所述處理器或所述存儲設備包括：半導體襯底；隔離層，其形成在所述半導體襯底上；包括納米線材料的溝道層，其形成在所述隔離層上，所述溝道層用于為晶體管提供溝道；以及與所述溝道層耦合的觸點，所述觸點被配置為在至少一個平面維度上包圍所述溝道層的納米線材料和為所述晶體管提供源極端或漏極端。
22. 根據權利要求21所述的系統(tǒng)，其中所述至少一個平面維度基本上垂直于所述半導體襯底的形成有所述晶體管的平面。
23. 根據權利要求21所述的系統(tǒng)，進一步包括：設置在所述溝道層上且與所述溝道層外延耦合的外延膜，所述外延膜被配置為在所述至少一個平面維度上包圍所述溝道層的納米線材料并被設置在所述溝道層的納米線材料和所述觸點的材料之間。
24. 根據權利要求23所述的系統(tǒng)，其中：所述溝道層的納米線材料包括N-型或P-型半導體材料；并且所述外延膜包括III-V族半導體材料和具有從50埃到1000埃的厚度。
25. 根據權利要求24所述的系統(tǒng)，其中：所述溝道層與所述隔離層外延耦合；所述溝道層的納米線材料包括鍺（Ge); 所述外延膜包括P-型半導體材料，所述P-型半導體材料選自由鍺硅（SiGe)、鍺（Ge) 和鍺銻化物（GeSn)組成的組中；并且所述隔離層包括鍺硅（SiGe)。
26. 根據權利要求21所述的系統(tǒng)，其中所述隔離層是第一隔離層，且所述溝道層是第一溝道層，所述系統(tǒng)進一步包括：在所述第一溝道層上形成的第二隔離層；以及包括納米線材料的第二溝道層，其在所述第二隔離層上形成，其中所述觸點與所述第二溝道層耦合，且被配置為在所述至少一個平面維度上包圍所述第二溝道層的納米線材料。
27. 根據權利要求26所述的系統(tǒng)，其中所述觸點為源極端，所述系統(tǒng)進一步包括：與所述第一溝道層和所述第二溝道層耦合的漏極端，所述漏極端被配置為在所述至少一個平面維度上包圍所述第一溝道層的納米線材料和所述第二溝道層的納米線材料；以及與所述第一溝道層和所述第二溝道層耦合的柵極，所述柵極被設置在所述源極端和所述漏極端之間且被配置成控制所述晶體管的在所述源極端和所述漏極端之間的電流。
28. 根據權利要求27所述的系統(tǒng)，其中所述半導體襯底包括硅（Si); 所述漏極端包括金屬；所述源極端包括金屬；并且所述柵極包括金屬。
29. 根據權利要求21所述的系統(tǒng)，進一步包括：在所述半導體襯底上形成的緩沖層，其中所述緩沖層設置在所述半導體襯底和所述隔離層之間。
30.根據權利要求21所述的系統(tǒng)，其中所述系統(tǒng)為手持式計算裝置、平板電腦或智能手機。
【文檔編號】H01L21/336GK104160482SQ201180076136
【公開日】2014年11月19日申請日期:2011年12月28日優(yōu)先權日:2011年12月28日
【發(fā)明者】R·皮拉里塞泰, B·舒-金, W·拉赫馬迪, V·H·勒, G·杜威, N·慕克吉, M·V·梅茨, H·W·田, M·拉多薩夫列維奇申請人:英特爾公司

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