單軸應(yīng)變納米線結(jié)構(gòu)的制作方法
【專(zhuān)利摘要】描述了單軸應(yīng)變納米線結(jié)構(gòu)。例如，一種半導(dǎo)體器件包括設(shè)置在襯底之上的多個(gè)垂直堆疊的單軸應(yīng)變納米線。所述單軸應(yīng)變納米線中的每者包括設(shè)置在所述單軸應(yīng)變納米線內(nèi)的分立溝道區(qū)。所述分立溝道區(qū)具有沿所述單軸應(yīng)變的方向的電流流動(dòng)方向。在所述分立溝道區(qū)的兩側(cè)將所述源極區(qū)和漏極區(qū)設(shè)置到所述納米線內(nèi)。柵電極堆疊體完全包圍所述分立溝道區(qū)。
【專(zhuān)利說(shuō)明】單軸應(yīng)變納米線結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明的實(shí)施例屬于納米線半導(dǎo)體器件領(lǐng)域，特別是屬于單軸應(yīng)變納米線結(jié)構(gòu)領(lǐng) 域。

【背景技術(shù)】
[0002] 對(duì)于過(guò)去的幾十年而言，集成電路中的特征的按比例縮放已經(jīng)成為了不斷成長(zhǎng)的 半導(dǎo)體工業(yè)背后的驅(qū)動(dòng)力。特征不斷地按比例縮小使能了在半導(dǎo)體芯片的有限的不動(dòng)產(chǎn)上 的功能單元的增大密度。例如，縮小晶體管的尺寸允許將更高數(shù)量的存儲(chǔ)器件結(jié)合到芯片 上，從而制造出具有提高的容量的產(chǎn)品。但是，追求不斷更高的容量并非不存在問(wèn)題。優(yōu)化 每一器件的性能的必要性變得越來(lái)越顯著。
[0003] 隨著微電子器件的尺寸的縮小逾越了 15納米（nm)的節(jié)點(diǎn)，保持遷移率提高和短 溝道控制將帶來(lái)器件制造中的挑戰(zhàn)。用于制造器件的納米線提供了改善的短溝道控制。例 如，硅鍺（Si xGei_x)納米線溝道結(jié)構(gòu)（其中，x〈0.5)在適合于在很多利用較高的電壓工作 的常規(guī)產(chǎn)品中使用的相當(dāng)大的Eg上提供了遷移率提高。此外，硅鍺（Si xGei_x)納米線溝道 (其中，x>0. 5)還提供了在較低的Eg(適于移動(dòng)/手持范疇中的低電壓產(chǎn)品）上提高的遷 移率。
[0004] 已經(jīng)嘗試了很多不同的技術(shù)來(lái)提高晶體管的遷移率。但是，在半導(dǎo)體器件的電子 和/或空穴遷移率提高方面仍然需要顯著的提高。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的實(shí)施例包括單軸應(yīng)變納米線結(jié)構(gòu)。
[0006] 在實(shí)施例中，一種半導(dǎo)體器件包括設(shè)置在襯底之上的多個(gè)垂直堆疊的單軸應(yīng)變納 米線。所述單軸應(yīng)變納米線中的每者包括設(shè)置在所述單軸應(yīng)變納米線內(nèi)的分立溝道區(qū)。所 述分立溝道區(qū)具有沿單軸應(yīng)變方向的電流流動(dòng)方向。在所述分立溝道區(qū)的兩側(cè)上，將所述 源極區(qū)和漏極區(qū)設(shè)置到所述納米線內(nèi)。柵電極堆疊體完全包圍所述分立溝道區(qū)。
[0007] 在另一實(shí)施例中，一種半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體器件，所述第一半導(dǎo)體器件包 括設(shè)置在襯底之上的第一納米線。所述第一納米線具有單軸拉伸應(yīng)變，并且包括分立的溝 道區(qū)以及處于所述分立溝道區(qū)的兩側(cè)的源極區(qū)和漏極區(qū)。所述分立溝道區(qū)具有沿所述單軸 拉伸應(yīng)變的方向的電流流動(dòng)方向。所述第一半導(dǎo)體器件還包括完全圍繞所述第一納米線的 分立溝道區(qū)的第一柵電極堆疊體。所述半導(dǎo)體結(jié)構(gòu)還包括第二半導(dǎo)體器件，該器件包括設(shè) 置在所述襯底之上的第二納米線。所述第二納米線具有單軸壓縮應(yīng)變，并且包括分立的溝 道區(qū)以及處于所述分立溝道區(qū)的兩側(cè)的源極區(qū)和漏極區(qū)。所述分立溝道區(qū)具有沿所述單軸 壓縮應(yīng)變的方向的電流流動(dòng)方向。所述第二半導(dǎo)體器件還包括完全圍繞所述第二納米線的 分立溝道區(qū)的第二柵電極堆疊體。
[0008] 在另一實(shí)施例中，一種制作納米線半導(dǎo)體結(jié)構(gòu)的方法包括在襯底之上形成第一有 源層，所述第一有源層具有第一晶格常數(shù)。在所述第一有源層上形成第二有源層，所述第二 有源層具有大于所述第一晶格常數(shù)的第二晶格常數(shù)。具有單軸拉伸應(yīng)變的第一納米線由所 述第一有源層形成。第一納米線包括分立溝道區(qū)和處于分立溝道區(qū)兩側(cè)的源極區(qū)和漏極 區(qū)。所述分立溝道區(qū)具有沿所述單軸拉伸應(yīng)變的方向的電流流動(dòng)方向。具有單軸壓縮應(yīng)變 的第二納米線由第二有源層形成。第二納米線包括分立溝道區(qū)和處于分立溝道區(qū)兩側(cè)的源 極區(qū)和漏極區(qū)。所述分立溝道區(qū)具有沿所述單軸壓縮應(yīng)變的方向的電流流動(dòng)方向。將第一 柵電極堆疊體形成為完全包圍第一納米線的分立溝道區(qū)。將第二柵電極堆疊體形成為完全 包圍第二納米線的分立溝道區(qū)。
[0009] 在另一實(shí)施例中，一種PM0S半導(dǎo)體器件包括設(shè)置在襯底之上的、具有單軸壓縮應(yīng) 變的納米線。所述納米線包括具有沿所述單軸壓縮應(yīng)變的方向的電流流動(dòng)方向的分立溝道 區(qū)。所述納米線還包括設(shè)置在所述分立溝道區(qū)的兩側(cè)的P型源極區(qū)和漏極區(qū)。P型柵電極 堆疊體完全圍繞所述分立溝道區(qū)。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0010] 圖1A示出了根據(jù)本發(fā)明的實(shí)施例的基于納米線的半導(dǎo)體結(jié)構(gòu)的三維截面圖。
[0011] 圖1B示出了根據(jù)本發(fā)明的實(shí)施例的沿a-a'軸得到的圖1A的基于納米線的半導(dǎo) 體結(jié)構(gòu)的截面溝道視圖。
[0012] 圖1C示出了根據(jù)本發(fā)明的實(shí)施例的沿b-b'軸得到的圖1A的基于納米線的半導(dǎo) 體結(jié)構(gòu)的截面間隔體視圖。
[0013] 圖2示出了根據(jù)本發(fā)明的實(shí)施例的具有壓縮單軸應(yīng)變的納米線的有角度視圖。
[0014] 圖3示出了根據(jù)本發(fā)明的實(shí)施例的具有拉伸單軸應(yīng)變的納米線的有角度視圖。
[0015] 圖4A-4F示出了根據(jù)本發(fā)明的實(shí)施例的表示納米線半導(dǎo)體結(jié)構(gòu)的制造方法中的 各項(xiàng)操作的三維截面圖。
[0016] 圖5示出了根據(jù)本發(fā)明的實(shí)施例的另一基于納米線的半導(dǎo)體結(jié)構(gòu)的三維截面圖。 [0017] 圖6示出了根據(jù)本發(fā)明的一種實(shí)施方式的計(jì)算裝置。

【具體實(shí)施方式】
[0018] 描述單軸應(yīng)變納米線結(jié)構(gòu)。在下述說(shuō)明中闡述很多具體的細(xì)節(jié)，例如，具體的納 米線集成方案和材料方案，以提供對(duì)本發(fā)明的實(shí)施例的徹底理解。對(duì)于本領(lǐng)域技術(shù)人員而 言，顯然可以在不需要這些具體細(xì)節(jié)的情況下實(shí)踐本發(fā)明的實(shí)施例。在其他實(shí)例中，未描述 諸如集成電路設(shè)計(jì)布局的眾所周知的特征，以避免對(duì)本發(fā)明的實(shí)施例造成不必要的含糊不 清。此外，應(yīng)當(dāng)理解附圖所示的各種實(shí)施例只是說(shuō)明性的表示，并且未必是按比例繪制的。
[0019] 本發(fā)明的一個(gè)或多個(gè)實(shí)施例致力于提高NM0S晶體管或PM0S晶體管或兩者的溝道 遷移率。可以利用應(yīng)變，例如，溝道區(qū)域內(nèi)的應(yīng)變提高遷移率。因而，文中描述的一種或多 種方案在NM0S和PM0S晶體管兩者的溝道區(qū)內(nèi)都提供了適當(dāng)?shù)膽?yīng)變。在實(shí)施例中，提供了 應(yīng)變NM0S和PM0S納米線。
[0020] 可以采用應(yīng)變絕緣體上硅堆疊體作為制造具有應(yīng)變溝道區(qū)的基于納米線的器件 的起始點(diǎn)。例如，在一個(gè)實(shí)施例中，采用這樣的襯底的應(yīng)變硅層作為第一有源層。之后，采用 硅鍺（SiGe)在第一有源層上形成第二有源層，該硅鍺（SiGe)具有比制作初始應(yīng)變絕緣體 上硅襯底所采用的Ge%更高的Ge%。在對(duì)包括第一和第二有源層的堆疊體進(jìn)行圖案化之 后，所述SiGe層的其余部分具有沿鰭（fin)的電流流動(dòng)方向的壓縮單軸應(yīng)力，而硅層的其余 部分則具有沿鰭的電流流動(dòng)方向的拉伸單軸應(yīng)力。在替換金屬柵操作中，將硅（對(duì)于PMOS 器件而言）或者SiGe (對(duì)于NMOS器件而言）從鰭堆疊體中去除，以制作具有柵極全包圍結(jié) 構(gòu)的納米線。下文將聯(lián)系附圖更加詳細(xì)地描述上述方案連同其他用于形成基于應(yīng)變納米線 的器件的方案。
[0021] 例如，圖1A示出了根據(jù)本發(fā)明的實(shí)施例的基于納米線的半導(dǎo)體結(jié)構(gòu)的三維截面 圖。圖1B示出了沿a-a'軸取得的圖1A的基于納米線的半導(dǎo)體結(jié)構(gòu)的截面溝道視圖。圖 1C示出了沿b-b'軸得到的圖1A的基于納米線的半導(dǎo)體結(jié)構(gòu)的截面間隔體視圖。
[0022] 參考圖1A，半導(dǎo)體器件100包括設(shè)置在襯底102之上的一個(gè)或多個(gè)垂直堆疊的納 米線（104組）。文中的實(shí)施例既以單線器件為目標(biāo)，又以多線器件為目標(biāo)。作為例子，示 出了具有納米線1〇4Α、104Β和104C的基于三納米線的器件，以達(dá)到舉例說(shuō)明的目的。為了 便于描述，采用納米線104A作為例子，其中，描述的重點(diǎn)只落在所述納米線之一上。應(yīng)當(dāng)理 解，在描述一個(gè)納米線的屬性的情況下，基于多個(gè)納米線的實(shí)施例對(duì)于每一納米線可以具 有相同的屬性。
[0023] 納米線104中的每者包括設(shè)置在納米線內(nèi)的溝道區(qū)106。溝道區(qū)106具有長(zhǎng)度 (L)。參考圖1B，溝道區(qū)還具有與長(zhǎng)度（L)正交的周長(zhǎng)。參考圖1A和圖1B兩者，柵電極堆 疊體108圍繞溝道區(qū)106中的每者的整個(gè)周長(zhǎng)。柵電極堆疊體108包括柵電極連同設(shè)置在 溝道區(qū)106和柵電極（未示出）之間的柵極電介質(zhì)層。溝道區(qū)106是分立的，因?yàn)槠渫耆?被柵電極堆疊體108包圍，而沒(méi)有任何居間材料（例如，下層襯底材料或者上覆溝道制作材 料）。相應(yīng)地，在具有多個(gè)納米線104的實(shí)施例中，納米線的溝道區(qū)106也是相對(duì)于彼此分 立的，如圖1B所示。
[0024] 再次參考圖1A，納米線104中的每者還包括設(shè)置在所述溝道區(qū)的兩側(cè)上的所述納 米線內(nèi)的源極區(qū)和漏極區(qū)110和112。將一對(duì)接觸部114設(shè)置到源極區(qū)/漏極區(qū)110/112 之上。在具體實(shí)施例中，所述的一對(duì)接觸部114圍繞源極/漏極區(qū)110/112中的每者的整 個(gè)周界，如圖1A所示。也就是說(shuō)，在實(shí)施例中，源極/漏極區(qū)110/112是分立的，因?yàn)樗鼈?完全被接觸部114包圍而沒(méi)有任何居間材料（例如，下層襯底材料或上覆溝道制作材料）。 相應(yīng)地，在這樣的具有多個(gè)納米線104的實(shí)施例中，納米線的源極/漏極區(qū)110/112也是相 對(duì)于彼此分立的。
[0025] 再次參考圖1A，在實(shí)施例中，半導(dǎo)體器件100還包括一對(duì)間隔體116。間隔體116 設(shè)置于柵電極堆疊108和所述的一對(duì)接觸部114之間。如上文所述，在至少幾個(gè)實(shí)施例中， 將所述溝道區(qū)以及源極/漏極區(qū)制作成分立的。但是，并不是納米線104的所有區(qū)域都必須 是分立的，或者并不能夠?qū)⒓{米線104的所有區(qū)域都做成分立的。例如，參考圖1C，納米線 104A-104C在間隔體116下面的位置上不是分立的。在一個(gè)實(shí)施例中，納米線104A-104C的 堆疊體具有位于其間的居間半導(dǎo)體材料118,例如，介于硅納米線之間的硅鍺，或反之亦然， 如下文將聯(lián)系圖4A-4F描述那樣。在一個(gè)實(shí)施例中，底部納米線104A仍然與襯底102的一 部分接觸，例如，與設(shè)置在體塊襯底上的絕緣層部分接觸。因而，在實(shí)施例中，所述多個(gè)垂直 堆疊的納米線在所述間隔體中的一者或兩者下面的部分是非分立的。
[0026] 根據(jù)本發(fā)明的實(shí)施例，所述半導(dǎo)體器件100的一個(gè)或多個(gè)納米線104是單軸應(yīng)變 納米線。因而，半導(dǎo)體器件可以是由單個(gè)單軸應(yīng)變納米線（例如，104A)或者多個(gè)垂直堆疊 的單軸應(yīng)變納米線（104A-104C)制作的，如圖1A所示。所述單軸應(yīng)變納米線或多個(gè)納米線 可以借助拉伸應(yīng)變或壓縮應(yīng)變而發(fā)生單軸應(yīng)變。例如，根據(jù)本發(fā)明的一個(gè)或多個(gè)實(shí)施例，圖 2示出了具有壓縮單軸應(yīng)變的納米線的有角度的視圖，而圖3示出了具有拉伸單軸應(yīng)變的 納米線的有角度的視圖。
[0027] 參考圖2,納米線104-1具有設(shè)置于其內(nèi)的分立溝道區(qū)（C)。在所述溝道區(qū)（C)的 兩側(cè)將源極區(qū)（S)和漏極區(qū)（D)設(shè)置到所述納米線104-1內(nèi)。納米線104-1的分立溝道區(qū) 具有沿單軸壓縮應(yīng)變方向（指向彼此的箭頭）從源極區(qū)（S)到漏極區(qū)（D)的電流流動(dòng)方向。 在實(shí)施例中，具有單軸壓縮應(yīng)變的單軸應(yīng)變納米線104-1由硅鍺（Si xGey，其中，0〈χ〈100， 0〈y〈100)構(gòu)成。在具體的此類(lèi)實(shí)施例中，X約為30, y約為70。在實(shí)施例中，PM0S半導(dǎo)體 器件由具有單軸壓縮應(yīng)變的納米線104-1制作而成。
[0028] 參考圖3,納米線104-2具有設(shè)置于其內(nèi)的分立溝道區(qū)（C)。在所述溝道區(qū)（C)的 兩側(cè)將源極區(qū)（S)和漏極區(qū)（D)設(shè)置到所述納米線104-2內(nèi)。納米線104-2的分立溝道區(qū) 具有沿單軸拉伸應(yīng)變方向（具有相互背離的指向的箭頭）從源極區(qū)（S)到漏極區(qū)（D)的電 流流動(dòng)方向。在實(shí)施例中，具有單軸拉伸應(yīng)變的單軸應(yīng)變納米線104-2由硅構(gòu)成。在實(shí)施 例中，NM0S半導(dǎo)體器件由具有單軸拉伸應(yīng)變的納米線104-2制作而成。
[0029] 再次參考圖1A，襯底102可以由適于半導(dǎo)體器件制作的材料構(gòu)成。在一個(gè)實(shí)施 例中，襯底102包括由材料的單晶構(gòu)成的下方體塊襯底，例如，所述材料可以包括但不限于 硅、鍺、硅鍺或者III-V化合物半導(dǎo)體材料。將上方絕緣體層設(shè)置到下方體塊襯底上，上方 絕緣體層由可以包括但不限于二氧化硅、氮化硅或氧氮化硅的材料構(gòu)成。因而，可以從起始 的絕緣體上半導(dǎo)體襯底，例如，絕緣體上硅（SOI)襯底或應(yīng)變絕緣體上硅（sSOI)襯底制作 結(jié)構(gòu)100。因而，在一個(gè)實(shí)施例中，將多個(gè)垂直堆疊的單軸應(yīng)變納米線104設(shè)置到體塊晶體 襯底之上，所述襯底具有設(shè)置于其上的居間電介質(zhì)層，如圖1A-1C所示?；蛘撸Y(jié)構(gòu)100直 接由體塊襯底形成，并采用局部氧化形成電絕緣部分，以替代上文描述的上方絕緣體層。因 而，在另一實(shí)施例中，將多個(gè)垂直堆疊的單軸應(yīng)變納米線104設(shè)置到?jīng)]有設(shè)置于其上的居 間電介質(zhì)層的體塊晶體襯底之上。
[0030] 在實(shí)施例中，可以將單軸應(yīng)變納米線104的尺寸設(shè)定為線或帶（下文將描述后 者），單軸應(yīng)變納米線104可以具有方形的拐角或者圓化的拐角。在實(shí)施例中，單軸應(yīng)變納 米線104由例如但不限于娃、鍺或其結(jié)合的材料構(gòu)成。在一個(gè)這種實(shí)施例中，所述單軸應(yīng)變 納米線是單晶的。例如，對(duì)于單軸應(yīng)變納米線104而言，單晶納米線可以基于（100)全局取 向，例如，其在z方向內(nèi)具有〈100>面。在實(shí)施例中，從圖1B所示的截面的角度來(lái)看，單軸 應(yīng)變納米線104的尺寸處于納米級(jí)。例如，在具體的實(shí)施例中，單軸應(yīng)變納米線104的最小 尺寸小于大約20納米。
[0031] 在圖1B中將溝道區(qū)106中的每者的寬度和高度示為大約相同，但是它們未必如 此。例如，在另一實(shí)施例中（未示出），單軸應(yīng)變納米線104的寬度顯著大于高度。在具體 實(shí)施例中，寬度大約比高度大2-10倍?？梢詫⒕哂羞@樣的幾何結(jié)構(gòu)的納米線稱(chēng)為納米帶。 在替代實(shí)施例中（也未示出），所述納米帶被垂直取向。也就是說(shuō)，單軸應(yīng)變納米線104中 的每者具有寬度和高度，而寬度顯著小于高度。
[0032] 在一實(shí)施例中，再次參考圖1A，柵電極堆疊體108的柵電極由金屬柵極構(gòu)成，并且 柵極電介質(zhì)層由高K材料構(gòu)成。例如，在一個(gè)實(shí)施例中，構(gòu)成所述柵極電介質(zhì)層的材料可以 是但不限于氧化鉿、氮氧化鉿、硅酸鉿、氧化鑭、氧化鋯、硅酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、 鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合。此外，柵極電介質(zhì)層的一部分可 以包括一層自然（native)氧化物，所述氧化物是由納米線104的頂部的很少的幾層形成 的。在實(shí)施例中，所述柵極電介質(zhì)層由頂部高k部分和由半導(dǎo)體材料的氧化物構(gòu)成的下面 部分構(gòu)成。在一個(gè)實(shí)施例中，柵極電介質(zhì)層由氧化鉿的頂部和二氧化硅或氮氧化硅的底部 構(gòu)成。
[0033] 在一個(gè)實(shí)施例中，柵電極由金屬層構(gòu)成，所述金屬層例如是但不限于金屬氮化物、 金屬碳化物、金屬硅化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉬、鈷、鎳或?qū)щ娊饘傺趸?物。在具體實(shí)施例中，柵電極由形成于金屬功函數(shù)設(shè)置層上面的非金屬功函數(shù)設(shè)置填充材 料構(gòu)成。
[0034] 在一實(shí)施例中，間隔體116由絕緣電介質(zhì)材料構(gòu)成，絕緣電介質(zhì)材料例如是但不 限于二氧化硅、氮氧化硅或氮化硅。在實(shí)施例中，接觸部114由金屬物類(lèi)制作而成。所述金 屬物類(lèi)可以是純金屬，例如，鎳或鈷，或者可以是合金，例如，金屬一金屬合金或者金屬一半 導(dǎo)體合金（例如，硅化物材料）。
[0035] 盡管上文描述的器件100是針對(duì)單個(gè)器件的，例如，NM0S或PM0S器件，但是也可 以將CMOS架構(gòu)形成為包括設(shè)置在同一襯底上面或之上的NM0S和PM0S的基于納米線的應(yīng) 變溝道器件。例如，根據(jù)本發(fā)明的另一實(shí)施例，一種半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體器件。所述 第一半導(dǎo)體器件包括設(shè)置在襯底之上的第一納米線。所述第一納米線具有單軸拉伸應(yīng)變， 并且包括分立的溝道區(qū)以及處于所述分立溝道區(qū)的兩側(cè)的源極區(qū)和漏極區(qū)。所述分立溝道 區(qū)具有沿單軸拉伸應(yīng)變的方向的電流流動(dòng)方向。第一柵電極堆疊體將第一納米線的分立溝 道區(qū)完全包圍。
[0036] 所述CMOS半導(dǎo)體結(jié)構(gòu)還包括第二半導(dǎo)體器件，該器件包括設(shè)置在所述襯底之上 的第二納米線。所述第二納米線具有單軸壓縮應(yīng)變，并且包括分立的溝道區(qū)以及處于所述 分立溝道區(qū)的兩側(cè)的源極區(qū)和漏極區(qū)。所述分立溝道區(qū)具有沿單軸壓縮應(yīng)變的方向的電流 流動(dòng)方向。第二柵電極堆疊體將第二納米線的分立溝道區(qū)完全包圍。
[0037] 在實(shí)施例中，所述第一納米線由娃構(gòu)成，所述第二納米線由娃鍺（SixGe y，其中， 0〈x〈100,0〈y〈100)構(gòu)成。在一個(gè)這樣的實(shí)施例中，第一半導(dǎo)體器件是NM0S器件，第二半導(dǎo) 體器件是PM0S器件。在一個(gè)實(shí)施例中，X約為30，y約為70。但是，也可以選擇其他化學(xué)定 量關(guān)系，只要它們保持層內(nèi)的應(yīng)變即可，例如，作為替代可以采用Si 4(lGe6(l。在實(shí)施例中，所 述CMOS半導(dǎo)體結(jié)構(gòu)可以是從起始的絕緣體上半導(dǎo)體襯底制作而成的。因而，在一個(gè)實(shí)施例 中，將第一和第二納米線設(shè)置到體塊晶體襯底之上，所述襯底具有設(shè)置于其上的居間電介 質(zhì)層。
[0038] 在實(shí)施例中，所述第一和第二納米線中的每者的源極區(qū)和漏極區(qū)是分立的。而且， 在一個(gè)這樣的實(shí)施例中，第一半導(dǎo)體器件還包括第一對(duì)完全包圍所述第一納米線的分立源 極區(qū)和漏極區(qū)的接觸部，所述第二半導(dǎo)體器件還包括第二對(duì)完全包圍所述第二納米線的分 立源極區(qū)和漏極區(qū)的接觸部。在實(shí)施例中，所述CMOS半導(dǎo)體結(jié)構(gòu)還包括設(shè)置在所述第一柵 電極堆疊體和所述第一對(duì)接觸部之間的第一對(duì)間隔體以及設(shè)置在所述第二柵電極堆疊體 和所述第二對(duì)接觸部之間的第二對(duì)間隔體。
[0039] 在實(shí)施例中，所述第一和第二納米線中的每者的一部分是非分立的。在實(shí)施例中， 第一半導(dǎo)體器件還包括具有單軸拉伸應(yīng)變并且與所述第一納米線垂直堆疊的一個(gè)或多個(gè) 額外的納米線。同時(shí)，所述第二半導(dǎo)體器件還包括具有單軸壓縮應(yīng)變并且與所述第二納米 線垂直堆疊的一個(gè)或多個(gè)額外的納米線。
[0040] 在另一方面中，提供了制作納米線半導(dǎo)體結(jié)構(gòu)的方法。例如，圖4A-4F示出了根據(jù) 本發(fā)明的實(shí)施例的表示納米線半導(dǎo)體結(jié)構(gòu)的制造方法中的各項(xiàng)操作的三維截面圖。
[0041] 在實(shí)施例中，一種制作納米線半導(dǎo)體結(jié)構(gòu)的方法可以包括既形成PM0S的基于納 米線的半導(dǎo)體器件，又形成相鄰的NM0S的基于納米線的半導(dǎo)體器件。可以通過(guò)在襯底之上 形成納米線來(lái)制作每一器件。在最終將兩個(gè)單軸應(yīng)變納米線的形成提供用于NM0S和PM0S 的基于納米線的半導(dǎo)體器件中的每者的具體實(shí)施例中，圖4A示出了初始結(jié)構(gòu)400,該結(jié)構(gòu) 具有襯底402 (例如，由體塊襯底硅襯底402A連同其上的絕緣硅氧化物層402B構(gòu)成）以及 設(shè)置于其上的硅層404/硅鍺層406/硅層408/硅鍺層410的堆疊體。
[0042] 根據(jù)本發(fā)明的實(shí)施例，使硅層404、硅鍺層406、硅層408和硅鍺層410中的每者都 產(chǎn)生應(yīng)變。在一個(gè)這樣的實(shí)施例中，硅層404和408具有拉伸應(yīng)變，而硅鍺層406和410則 具有壓縮應(yīng)變。再次參考圖4A，在示范性實(shí)施例中，通過(guò)在具有形成于處于下層體塊襯底 的頂部的絕緣體層上的初始應(yīng)變硅層的晶片上生長(zhǎng)存在應(yīng)變的硅鍺層和硅層，來(lái)提供結(jié)構(gòu) 400。在具體的實(shí)施例中，初始結(jié)構(gòu)是處于這樣的晶片上的雙軸拉伸應(yīng)變硅層。在特殊實(shí)施 例中，娃層404所具有的應(yīng)變相當(dāng)于該層是在馳豫（relaxed) Si7(lGe3(l上生長(zhǎng)的，例如包含 "虛擬襯底"。接下來(lái)，生長(zhǎng)Si3QGe 7Q層（層406)。由于應(yīng)變硅層404和Si3QGe7Q晶格參數(shù)之 間的變動(dòng)量（Λ)的原因，Si 3(lGe7(l層406受到壓縮應(yīng)變，其具有相當(dāng)于對(duì)40%硅鍺的雙軸 應(yīng)變。之后生長(zhǎng)第二拉伸應(yīng)變硅層408和第二壓縮應(yīng)變Si 3(lGe7(l層410。
[0043] 參考圖4B，采用（例如）掩模和等離子體蝕刻工藝將硅層404/硅鍺層406/硅層 408/硅鍺層410堆疊體的一部分以及二氧化硅層402B的頂部圖案化成鰭式結(jié)構(gòu)412。因 而，在實(shí)施例中，通過(guò)圖案化提供了鰭式結(jié)構(gòu)412,由此在硅層和硅鍺層的每者的兩側(cè)形成 了自由表面。在一個(gè)這種實(shí)施例中，沿寬度方向引入所述自由表面在某種程度上降低了硅 層和硅鍺層內(nèi)的雙軸應(yīng)力。于是，在形成分立納米線之后（如下文聯(lián)系圖4E所述），將硅層 和硅鍺層中殘余的雙軸應(yīng)力轉(zhuǎn)換為占優(yōu)勢(shì)的（如果不是全部的話）單軸應(yīng)力，如上文聯(lián)系 圖2和圖3所述。
[0044] 在說(shuō)明三柵極結(jié)構(gòu)的形成的具體例子中，圖4C示出了具有設(shè)置于其上的三個(gè)犧 牲柵極414A、414B和414C的鰭式結(jié)構(gòu)412。在一個(gè)這樣實(shí)施例中，所述三個(gè)犧牲柵極414A、 414B和414C由犧牲柵極氧化物層416和犧牲多晶硅柵極層418構(gòu)成，例如，所述層是毯式 沉積的并采用等離子體蝕刻工藝來(lái)圖案化。
[0045] 緊隨進(jìn)行圖案化以形成三個(gè)犧牲柵極414A、414B和414C之后，可以在三個(gè)犧牲柵 極414A、414B和414C的側(cè)壁上形成間隔體，可以在圖4C所示的鰭式結(jié)構(gòu)412的區(qū)域420 中執(zhí)行摻雜（例如，尖端和/或源極和漏極類(lèi)型的摻雜），并且可以形成層間電介質(zhì)層，以覆 蓋繼而重新暴露所述的三個(gè)犧牲柵極414A、414B和414C。之后，可以對(duì)所述層間電介質(zhì)層 拋光，從而暴露所述三個(gè)犧牲柵極414A、414B和414C，以供替換柵極或后柵極（gate-last) 工藝之需。參考圖4D，使三個(gè)犧牲柵極414A、414B和414C連同間隔體422和層間電介質(zhì)層 424露出。
[0046] 之后，可以在替換柵極或后柵極工藝流程中去除犧牲柵極414A、414B和414C，以 露出鰭式結(jié)構(gòu)412的溝道部分。參考圖4E的左手側(cè)部分，在采用鰭式結(jié)構(gòu)412制作NMOS器 件的情況下，去除犧牲柵極414A、414B和414C，以提供溝槽426。去除硅鍺層406和410的 通過(guò)溝槽426露出的部分以及絕緣二氧化硅層402B的暴露部分，從而留下硅層404和408 的分立部分，例如，以留下具有單軸拉伸應(yīng)變的分立硅納米線。
[0047] 參考圖4E的右手側(cè)部分，在采用鰭式結(jié)構(gòu)412制作PM0S器件的情況下，去除犧牲 柵極414A、414B和414C，以提供溝槽428。去除硅層404和408的通過(guò)溝槽428暴露的部 分，從而留下硅鍺層406和410的分立部分，例如，以留下具有單軸壓縮應(yīng)變的硅鍺納米線。
[0048] 在實(shí)施例中，采用濕法蝕刻選擇性地蝕刻硅層404和408,該濕法蝕刻選擇性地去 除娃404、408,而不對(duì)娃鍺納米線結(jié)構(gòu)406和410進(jìn)行蝕刻。例如，可以利用諸如水成氫氧 化物化學(xué)試劑的蝕刻化學(xué)試劑（例如包括氫氧化銨和氫氧化鉀）對(duì)硅進(jìn)行選擇性地蝕刻。 在另一實(shí)施例中，采用濕法蝕刻選擇性地蝕刻硅鍺層406和410,該濕法蝕刻選擇性地去除 硅鍺，而不對(duì)硅納米線結(jié)構(gòu)404和408進(jìn)行蝕刻。例如，可以利用諸如羧酸/硝酸/HF化學(xué) 試劑和檸檬酸/硝酸/HF的蝕刻化學(xué)試劑選擇性地蝕刻硅鍺。因而，可以從鰭式結(jié)構(gòu)412中 去除硅層以形成硅鍺納米線，或者可以從鰭式結(jié)構(gòu)412去除硅鍺層以形成硅溝道納米線。
[0049] 在一個(gè)實(shí)施例中，圖4E所示的硅層404和408 (NM0S)或者硅鍺層（PM0S)的分立部 分最終將變成基于納米線的結(jié)構(gòu)中的溝道區(qū)。因而，在圖4E所示的處理階段中，可以執(zhí)行 溝道工程設(shè)計(jì)或者調(diào)節(jié)。例如，在一個(gè)實(shí)施例中，采用氧化和蝕刻工藝減薄圖4E的左手側(cè) 部分所示的硅層404和408的分立部分或者圖4E的右手側(cè)部分所示的硅鍺層406和410的 分立部分。可以在通過(guò)蝕刻相對(duì)的硅層或者硅鍺層而分離所述線的同時(shí)執(zhí)行這樣的蝕刻過(guò) 程。相應(yīng)地，由硅層404和408或者由硅鍺層406和410形成的初始線開(kāi)始較厚，繼而被減 薄到適于納米線器件中的溝道區(qū)的尺寸，其不依賴于器件的源極區(qū)和漏極區(qū)的尺寸設(shè)定。
[0050] 緊隨圖4E所示的分立溝道區(qū)的形成，可以執(zhí)行高k柵極電介質(zhì)和金屬柵極處理， 并且可以添加源極和柵極接觸部。在說(shuō)明兩個(gè)硅納米線（NM0S)之上的或者兩個(gè)硅鍺納米 線（PM0S)之上的三個(gè)柵極結(jié)構(gòu)的形成的具體例子中，圖4F示出了在NM0S柵極堆疊體430 或PM0S柵極堆疊體432的沉積之后的結(jié)構(gòu)。柵極堆疊體可以由高k柵極電介質(zhì)層以及相 應(yīng)的N型或P型金屬柵電極層構(gòu)成。此外，圖4F示出了在形成永久性柵極堆疊體之后接著 去除層間電介質(zhì)層424得到的結(jié)果?？梢源嬖趫D4E中剩余的層間電介質(zhì)層424來(lái)形成 接觸部。在實(shí)施例中，在去除424和形成接觸部434的過(guò)程中的某一階段上，還可以執(zhí)行源 極和漏極工程設(shè)計(jì)。
[0051] 因而，或許更一般而言，在一實(shí)施例中，一種制作納米線半導(dǎo)體結(jié)構(gòu)的方法包括在 襯底之上形成第一有源層。所述第一有源層具有第一晶格常數(shù)。之后，在第一有源層上形 成第二有源層。第二有源層具有大于第一晶格常數(shù)的第二晶格常數(shù)。在一個(gè)這樣的實(shí)施例 中，第一有源層由硅構(gòu)成，第二有源層由硅鍺（31 !￡6\，其中，0〈1〈100,0〈7〈100)構(gòu)成。例如， 對(duì)于具有單線PM0S器件和單線NM0S器件的CMOS結(jié)構(gòu)而言，有源層的數(shù)量可以到此為止。 或者，如上文所例示，可以重復(fù)額外的第一和第二有源層，直到最終提供了多線器件。
[0052] 在實(shí)施例中，在具有設(shè)置于其上的居間電介質(zhì)層的體塊晶體襯底之上形成所述第 一有源層。在所述居間電介質(zhì)層上形成所述第一有源層。在一個(gè)這樣的實(shí)施例中，所述第 一有源層由硅構(gòu)成，并且通過(guò)首先在具有大致為Si 7(lGe3(l的頂層的襯底上形成硅層來(lái)形成 第一有源層。之后將所述硅層從所述Si 7(lGe3(l層轉(zhuǎn)移至所述居間電介質(zhì)層。在具體的此類(lèi) 實(shí)施例中，第二有源層大致由Si3(lGe7(l構(gòu)成。
[0053] 所述方法然后包括由所述第一有源層形成具有單軸拉伸應(yīng)變的第一納米線。第一 納米線包括分立溝道區(qū)以及處于分立溝道區(qū)兩側(cè)的源極區(qū)和漏極區(qū)。所述分立溝道區(qū)具有 沿所述單軸拉伸應(yīng)變的方向的電流流動(dòng)方向。具有單軸壓縮應(yīng)變的第二納米線由第二有源 層形成。第二納米線包括分立溝道區(qū)和處于分立溝道區(qū)兩側(cè)的源極區(qū)和漏極區(qū)。所述分立 溝道區(qū)具有沿所述單軸壓縮應(yīng)變的方向的電流流動(dòng)方向。在實(shí)施例中，由所述第一有源層 形成第一納米線包括選擇性地去除第二有源層的一部分。同時(shí)，由所述第二有源層形成第 二納米線包括選擇性地去除第一有源層的一部分。
[0054] 之后，所述方法包括形成第一柵電極堆疊體，使之完全包圍所述第一納米線的分 立溝道區(qū)。將第二柵電極堆疊體形成為完全包圍第二納米線的分立溝道區(qū)。之后，可以執(zhí) 行后續(xù)處理操作，例如，接觸部形成和后端互連形成。
[0055] 在替代實(shí)施例中，在體塊晶片上而不是絕緣體上硅晶片上制作與上文描述的納米 線器件類(lèi)似的器件。例如，圖5示出了根據(jù)本發(fā)明的實(shí)施例的另一基于納米線的半導(dǎo)體結(jié) 構(gòu)的三維截面圖。
[0056] 參考圖5，采用馳豫硅鍺緩沖層502提供用于應(yīng)變硅層504和508 (NM0S)或者應(yīng)變 硅鍺層506和510(PM0S)的模板。采用摻雜（例如，使得底部線是omega-FET)或者緊隨鰭 圖案化的鰭下柱（post under fin)氧化過(guò)程將上面形成了馳豫硅鍺緩沖層502的襯底與所 述線隔離。之后，在實(shí)施例中，在形成于具有頂部表面層（例如，緩沖層）的體塊晶體襯底 上的第一有源層（例如硅）上形成第二有源層（例如，具有第一化學(xué)定量關(guān)系的SiGe)，所 述頂部表面層（例如，具有第二不同的化學(xué)定量關(guān)系的SiGe層）具有處于所述第一和第二 晶格常數(shù)之間的晶格常數(shù)。在第一有源層和體塊襯底的所述緩沖層之間不設(shè)置居間全局電 介質(zhì)層。在具體實(shí)施例中，將拉伸應(yīng)變硅納米線和壓縮應(yīng)變硅鍺納米線兩者都制作到馳豫 娃錯(cuò)襯底上。
[0057] 因此，本發(fā)明的一個(gè)或多個(gè)實(shí)施例包括用于獲得基于納米線的PM0S器件的提高 的空穴遷移率的壓縮應(yīng)變以及用于獲得基于納米線的NM0S器件的提高的電子遷移率的拉 伸應(yīng)變。在一個(gè)實(shí)施例中，在同一襯底之上制作一個(gè)或多個(gè)應(yīng)變娃層（例如，與馳豫Si 7(lGe3(l 匹配的晶格）以及一個(gè)或多個(gè)應(yīng)變SiGe層。在實(shí)施例中，應(yīng)變硅器件和應(yīng)變硅鍺器件由這 樣的層形成，以提高器件性能或者使器件性能最大化。在實(shí)施例中，可以通過(guò)一個(gè)或多個(gè)上 文所述的方案制作NM0S和PM0S單軸應(yīng)變納米線或納米帶器件。PM0S晶體管可以包括具有 沿電流流動(dòng)方向的單軸壓縮應(yīng)變的SiGe，而NM0S晶體管可以包括具有沿電流流動(dòng)方向的 單軸拉伸應(yīng)變的硅。
[0058] 圖6示出了根據(jù)本發(fā)明的一種實(shí)施方式的計(jì)算裝置600。所述計(jì)算裝置600包含 板602。板602可以包括若干部件，其包括但不限于處理器604和至少一個(gè)通信芯片606。 將處理器604物理和電稱(chēng)合至板602。在一些實(shí)施方式中，還將至少一個(gè)通信芯片606物理 和電稱(chēng)合至板602。在其他的實(shí)施方式中，通信芯片606是處理器604的部分。
[0059] 根據(jù)其應(yīng)用，計(jì)算裝置600可以包括其他部件，這些部件可以物理和電耦合至板 602,也可以不物理和電耦合至板602。這些其他部件包括但不限于易失性存儲(chǔ)器（例如， DRAM)、非易失性存儲(chǔ)器（例如，ROM)、閃速存儲(chǔ)器、圖形處理器、數(shù)字信號(hào)處理器、加密處理 器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼譯碼器、視頻編碼 譯碼器、功率放大器、全球定位系統(tǒng)（GPS)裝置、羅盤(pán)、加速度計(jì)、陀螺儀、揚(yáng)聲器、相機(jī)和大 容量存儲(chǔ)裝置（例如，硬盤(pán)驅(qū)動(dòng)器、光盤(pán)（CD)、數(shù)字通用盤(pán)（DVD)等）。
[0060] 通信芯片606能夠?qū)崿F(xiàn)用于向數(shù)據(jù)傳輸?shù)接?jì)算裝置600和傳輸來(lái)自計(jì)算裝置600 的數(shù)據(jù)的無(wú)線通信。術(shù)語(yǔ)"無(wú)線"及其派生詞可以用來(lái)描述通過(guò)使用調(diào)制電磁輻射通過(guò)非固 態(tài)介質(zhì)來(lái)傳輸數(shù)據(jù)的電路、裝置、系統(tǒng)、方法、技術(shù)、通信信道等。該術(shù)語(yǔ)并非暗示相關(guān)裝置 不含有任何布線，雖然在一些實(shí)施例中它們可能不含有。通信芯片606可以實(shí)施若干無(wú)線 標(biāo)準(zhǔn)或協(xié)議中的任何標(biāo)準(zhǔn)或協(xié)議，其包括但不限于Wi-Fi (IEEE 802. 11系列）、WiMAX (IEEE 802. 16 系列）、IEEE 802. 20、長(zhǎng)期演進(jìn)（LTE)、Ev-D0、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、 GPRS、CDMA、TDMA、DECT、藍(lán)牙及其衍生物以及任何其他被命名為3G、4G、5G或更高代的無(wú)線 協(xié)議。計(jì)算裝置600可以包括多個(gè)通信芯片606。例如，第一通信芯片706可以專(zhuān)用于較短 范圍的無(wú)線通信，例如，Wi-Fi和藍(lán)牙，第二通信芯片606可以專(zhuān)用于較長(zhǎng)范圍的無(wú)線通信， 例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO 及其他。
[0061] 計(jì)算裝置600的處理器604包括封裝在處理器604內(nèi)的集成電路裸片。在本發(fā)明 的一些實(shí)施方式中，處理器的集成電路裸片包括一個(gè)或多個(gè)器件，例如，根據(jù)本發(fā)明的實(shí)施 方式構(gòu)建的納米線晶體管。術(shù)語(yǔ)"處理器"可以指任何對(duì)來(lái)自寄存器和/或存儲(chǔ)器的電子 數(shù)據(jù)進(jìn)行處理從而將該電子數(shù)據(jù)變換為其他可以存儲(chǔ)在寄存器和/或存儲(chǔ)器內(nèi)的其他電 子數(shù)據(jù)的裝置或裝置的部分
[0062] 通信芯片606也包括封裝在通信芯片606內(nèi)的集成電路裸片。根據(jù)本發(fā)明的另一 實(shí)施方式，通信芯片的集成電路裸片包括一個(gè)或多個(gè)器件，例如，根據(jù)本發(fā)明的實(shí)施方式構(gòu) 建的納米線晶體管。
[0063] 在其他的實(shí)施方式中，容納在計(jì)算裝置600內(nèi)的另一部件可以包含集成電路裸 片，所述集成電路裸片包括一個(gè)或多個(gè)器件，例如，根據(jù)本發(fā)明的實(shí)施方式構(gòu)建的納米線晶 體管。
[0064] 在各種實(shí)施方式中，計(jì)算裝置600可以是膝上型電腦、上網(wǎng)本、筆記本、超級(jí)本、智 能電話、平板電腦、個(gè)人數(shù)字助理（PDA)、超級(jí)移動(dòng)PC、移動(dòng)電話、臺(tái)式計(jì)算機(jī)、服務(wù)器、打印 機(jī)、掃描儀、監(jiān)視器、機(jī)頂盒、娛樂(lè)控制單元、數(shù)字照相機(jī)、便攜式音樂(lè)播放器或數(shù)字視頻記 錄儀。在其他實(shí)施方式中，計(jì)算裝置600可以是任何其他處理數(shù)據(jù)的電子裝置。
[0065] 因而，公開(kāi)了單軸應(yīng)變納米線結(jié)構(gòu)。在實(shí)施例中，半導(dǎo)體器件包括設(shè)置在襯底之上 的多個(gè)垂直堆疊的單軸應(yīng)變納米線。所述單軸應(yīng)變納米線中的每者包括設(shè)置在所述單軸應(yīng) 變納米線內(nèi)的分立溝道區(qū)。所述分立溝道區(qū)具有沿單軸應(yīng)變方向的電流流動(dòng)方向。在所述 分立溝道區(qū)的兩側(cè)將源極區(qū)和漏極區(qū)設(shè)置到所述納米線內(nèi)。柵電極堆疊體完全包圍所述分 立溝道區(qū)。在一個(gè)實(shí)施例中，單軸應(yīng)變納米線的每者由硅構(gòu)成，而單軸應(yīng)變?yōu)閱屋S拉伸應(yīng) 變。在一個(gè)實(shí)施例中，單軸應(yīng)變納米線中的每者由硅鍺（Si xGey，其中，0〈1〈100,0〈7〈100)構(gòu) 成，而單軸應(yīng)變是單軸壓縮應(yīng)變。
【權(quán)利要求】
1. 一種半導(dǎo)體器件，包括： 設(shè)置在襯底之上的多個(gè)垂直堆疊的單軸應(yīng)變納米線，所述單軸應(yīng)變納米線中的每者包 括： 設(shè)置在所述單軸應(yīng)變納米線內(nèi)的分立溝道區(qū)，所述分立溝道區(qū)具有沿所述單軸應(yīng)變的 方向的電流流動(dòng)方向；以及 設(shè)置在所述分立溝道區(qū)的兩側(cè)、在所述納米線內(nèi)的源極區(qū)和漏極區(qū)；以及 完全包圍所述分立溝道區(qū)的柵電極堆疊體。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述單軸應(yīng)變納米線中的每者基本上由 硅構(gòu)成，并且所述單軸應(yīng)變是單軸拉伸應(yīng)變。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述半導(dǎo)體器件是NMOS器件。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述單軸應(yīng)變納米線中的每者基本上由 硅鍺（SixGey，其中，0〈 X〈100,0〈y〈100)構(gòu)成，并且所述單軸應(yīng)變是單軸壓縮應(yīng)變。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中，所述半導(dǎo)體器件是PMOS器件。
6. 根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中，X約為30,且y約為70。
7. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述多個(gè)垂直堆疊的單軸應(yīng)變納米線被 設(shè)置到體塊晶體襯底之上，所述體塊晶體襯底具有設(shè)置于其上的居間電介質(zhì)層。
8. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，將所述多個(gè)垂直堆疊的單軸應(yīng)變納米線 設(shè)置到體塊晶體襯底之上，所述體塊晶體襯底不具有設(shè)置于其上的居間電介質(zhì)層。
9. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述源極區(qū)和漏極區(qū)是分立的，所述半導(dǎo) 體器件還包括： 完全包圍所述分立源極區(qū)的第一接觸部；以及 完全包圍所述分立漏極區(qū)的第二接觸部。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，還包括： 設(shè)置到所述柵電極堆疊體與所述第一和第二接觸部之間的一對(duì)間隔體。
11. 根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其中，所述多個(gè)垂直堆疊的單軸應(yīng)變納米線 在所述間隔體中的一個(gè)或兩個(gè)下面的部分是非分立的。
12. -種半導(dǎo)體結(jié)構(gòu)，包括： 第一半導(dǎo)體器件，其包括： 設(shè)置于襯底之上的第一納米線，所述第一納米線具有單軸拉伸應(yīng)變并且包括分立溝道 區(qū)以及處于所述分立溝道區(qū)的兩側(cè)的源極區(qū)和漏極區(qū)，所述分立溝道區(qū)具有沿所述單軸拉 伸應(yīng)變的方向的電流流動(dòng)方向；以及 完全包圍所述第一納米線的所述分立溝道區(qū)的第一柵電極堆疊體；以及 第二半導(dǎo)體器件，其包括： 設(shè)置于所述襯底之上的第二納米線，所述第二納米線具有單軸拉伸應(yīng)變并且包括分立 溝道區(qū)以及處于所述分立溝道區(qū)的兩側(cè)的源極區(qū)和漏極區(qū)，所述分立溝道區(qū)具有沿所述單 軸壓縮應(yīng)變的方向的電流流動(dòng)方向；以及 完全包圍所述第二納米線的所述分立溝道區(qū)的第二柵電極堆疊體。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一納米線基本上由硅構(gòu)成，并且 所述第二納米線基本上由硅鍺（SixGe y，其中，0〈x〈100,并且0〈y〈100)構(gòu)成。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一半導(dǎo)體器件是NMOS器件，并且 所述第二半導(dǎo)體器件是PM0S器件。
15. 根據(jù)權(quán)利要求13所述的半導(dǎo)體結(jié)構(gòu)，其中，X約為30,且y約為70。
16. 根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中，將所述第一和第二納米線設(shè)置到體塊 晶體襯底之上，所述體塊晶體襯底具有設(shè)置于其上的居間電介質(zhì)層。
17. 根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中，將所述第一和第二納米線設(shè)置到體塊 晶體襯底之上，所述體塊晶體襯底不具有設(shè)置于其上的居間電介質(zhì)層。
18. 根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一和第二納米線中的每者的源 極區(qū)和漏極區(qū)是分立的，所述第一半導(dǎo)體器件還包括完全包圍所述第一納米線的分立的源 極區(qū)和漏極區(qū)的第一對(duì)接觸部，并且所述第二半導(dǎo)體器件還包括完全包圍所述第二納米線 的分立的源極區(qū)和漏極區(qū)的第二對(duì)接觸部。
19. 根據(jù)權(quán)利要求18所述的半導(dǎo)體結(jié)構(gòu)，還包括： 設(shè)置于所述第一柵電極堆疊體和所述第一對(duì)接觸部之間的第一對(duì)間隔體；以及 設(shè)置于所述第二柵電極堆疊體和所述第二對(duì)接觸部之間的第二對(duì)間隔體。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一和第二納米線中的每者的一 部分是非分立的。
21. 根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一半導(dǎo)體器件還包括具有單軸 拉伸應(yīng)變并且與所述第一納米線垂直堆疊的一個(gè)或多個(gè)額外的納米線，并且所述第二半導(dǎo) 體器件還包括具有單軸壓縮應(yīng)變并且與所述第二納米線垂直堆疊的一個(gè)或多個(gè)額外的納 米線。
22. -種制作納米線半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括： 在襯底之上形成第一有源層，所述第一有源層具有第一晶格常數(shù)； 在所述第一有源層上形成第二有源層，所述第二有源層具有大于所述第一晶格常數(shù)的 第二晶格常數(shù)； 由所述第一有源層形成第一納米線，所述第一納米線具有單軸拉伸應(yīng)變并且包括分立 溝道區(qū)和處于所述分立溝道區(qū)的兩側(cè)的源極區(qū)和漏極區(qū)，所述分立溝道區(qū)具有沿所述單軸 拉伸應(yīng)變的方向的電流流動(dòng)方向； 由所述第二有源層形成第二納米線，所述第二納米線具有單軸壓縮應(yīng)變并且包括分立 溝道區(qū)和處于所述分立溝道區(qū)的兩側(cè)的源極區(qū)和漏極區(qū)，所述分立溝道區(qū)具有沿所述單軸 壓縮應(yīng)變的方向的電流流動(dòng)方向； 形成完全包圍所述第一納米線的所述分立溝道區(qū)的第一柵電極堆疊體；以及 形成完全包圍所述第二納米線的所述分立溝道區(qū)的第二柵電極堆疊體。
23. 根據(jù)權(quán)利要求22所述的方法，其中，由所述第一有源層形成所述第一納米線包括 選擇性地去除所述第二有源層的一部分，并且由所述第二有源層形成所述第二納米線包括 選擇性地去除所述第一有源層的一部分。
24. 根據(jù)權(quán)利要求22所述的方法，其中，所述第一有源層基本上由硅構(gòu)成，并且所述第 二有源層基本上由硅鍺（SixGe y，其中，0〈x〈100,且0〈y〈100)構(gòu)成。
25. 根據(jù)權(quán)利要求22所述的方法，其中，在體塊晶體襯底之上形成所述第一有源層，所 述體塊晶體襯底具有設(shè)置于其上的居間電介質(zhì)層，所述第一有源層形成于所述居間電介質(zhì) 層上。
26. 根據(jù)權(quán)利要求25所述的方法，其中，所述第一有源層基本上由硅構(gòu)成，并且通過(guò)首 先在具有頂部馳豫的大致Si7(lGe 3(l層的襯底上形成硅層，然后將所述硅層從所述馳豫的大 致Si7(lGe3(l層轉(zhuǎn)移至所述居間電介質(zhì)層，來(lái)形成所述第一有源層，并且其中，所述第二有源 層基本上大致由Si 3(lGe7(l構(gòu)成。
27. 根據(jù)權(quán)利要求22所述的方法，其中，在具有頂部表面層的體塊晶體襯底之上形成 所述第一有源層，所述頂部表面層具有處于所述第一和第二晶格常數(shù)之間的第三晶格常 數(shù)。
28. -種PMOS半導(dǎo)體器件，其包括： 設(shè)置于襯底之上的并且具有單軸壓縮應(yīng)變的納米線，所述納米線包括： 具有沿所述單軸壓縮應(yīng)變的方向的電流流動(dòng)方向的分立溝道區(qū)；以及 設(shè)置于所述分立溝道區(qū)的兩側(cè)的P型源極區(qū)和漏極區(qū)；以及完全包圍所述分立溝道區(qū) 的P型柵電極堆疊體。
29. 根據(jù)權(quán)利要求28所述的PMOS半導(dǎo)體器件，其中，所述納米線基本上由硅鍺 (SixGey，其中，0〈x〈100,并且 0〈y〈100)構(gòu)成。
30. 根據(jù)權(quán)利要求29所述的PMOS半導(dǎo)體器件，其中，X約為30,且y約為70。
【文檔編號(hào)】H01L21/336GK104126222SQ201180076446
【公開(kāi)日】2014年10月29日 申請(qǐng)日期:2011年12月23日 優(yōu)先權(quán)日:2011年12月23日
【發(fā)明者】S·M·塞亞, S·金, A·卡佩拉尼 申請(qǐng)人:英特爾公司