專利名稱：應(yīng)變溝道的場(chǎng)效應(yīng)晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及應(yīng)變溝道的場(chǎng)效應(yīng)晶體管。
背景技術(shù)：
為了改善可制造性和性能，已經(jīng)開發(fā)了金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)結(jié)構(gòu)的變型例。一種變型例被稱作“鰭狀場(chǎng)效應(yīng)晶體管(finFET)”，該晶體管包括諸如硅的材料的帶或“鰭”;和形成圍繞位于三個(gè)露出側(cè)面上的鰭的柵極。器件的溝道區(qū)域位于鰭內(nèi)，并且已經(jīng)開發(fā)了將應(yīng)力引入這種帶或鰭。硅鍺(SiGe)鰭位于互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件的溝道區(qū)域內(nèi)，將該硅鍺鰭用于提高場(chǎng)效應(yīng)晶體管(FET)的性能。然而，當(dāng)將鰭長(zhǎng)度按比例放大至更大長(zhǎng)度時(shí)，傳遞到鰭上軸應(yīng)力分量可能弛豫，并且導(dǎo)致小于最佳finFET性能。

發(fā)明內(nèi)容
本發(fā)明提供了多個(gè)不同實(shí)施例。根據(jù)一個(gè)實(shí)施例，提供了半導(dǎo)體器件。該器件包括襯底，包括至少兩個(gè)隔離部件；鰭狀襯底，被設(shè)置在至少兩個(gè)隔離部件之間和上方；以及外延層，被設(shè)置在鰭狀襯底的露出部分的上方。根據(jù)一方面，可以將外延層設(shè)置在鰭狀襯底的頂面和側(cè)壁上。根據(jù)另一方面，鰭狀襯底可以基本上完全被設(shè)置在至少兩個(gè)隔離部件的上方。其中，襯底、鰭狀襯底、以及外延層中的每一個(gè)均包括硅(Si)、鍺(Ge)、Si和Ge的組合、III-V族化合物、或者其組合。其中，鰭狀襯底或者外延層具有形成PMOS器件的壓縮單軸向應(yīng)變，或者其中，鰭狀襯底或者外延層具有形成NMOS器件的拉伸單軸向應(yīng)變。其中，鰭狀襯底垂直地基本上完全設(shè)置在至少兩個(gè)隔離部件上方。其中，外延層垂直地設(shè)置在至少兩個(gè)隔離部件的蝕刻區(qū)域上方，并且設(shè)置在鰭狀襯底的頂面和側(cè)壁上。其中，外延層為由硅組成的鈍化層。該器件還包括鰭狀襯底緩沖區(qū)域，設(shè)置在鰭狀襯底的下方。該器件還包括柵電極，設(shè)置在外延層上方，或者設(shè)置在鰭狀襯底上方。在又一實(shí)施例中，半導(dǎo)體器件包括襯底，包括至少兩個(gè)隔離部件；襯底緩沖區(qū)域，被設(shè)置在至少兩個(gè)隔離部件之間，以及鰭狀襯底，被設(shè)置在襯底緩沖區(qū)域的上方，在至少兩個(gè)隔離部件之間，以及垂直地基本上完全位于至少兩個(gè)隔離部件的上方。該器件還包括源極/漏極外延層，被設(shè)置在鰭狀襯底的頂面和側(cè)壁上。其中，襯底、襯底緩沖區(qū)域、鰭狀襯底、以及外延層中的每一個(gè)均包括硅(Si)、鍺(Ge)、Si和Ge的組合、III-V族化合物、或者其組合。其中，鰭狀襯底為應(yīng)變的SiGe溝道層，由在約25 %和約50 %之間的Ge組成，具有在約IOOnm和約200nm之間的長(zhǎng)度，在約IOnm和約20nm之間的寬度，以及在約IOnm和約40nm之間的厚度。其中，鰭狀襯底為應(yīng)變的SiGe溝道層，由約50%的Ge組成，具有約IOOnm的長(zhǎng)度，約IOnm的寬度，以及位于至少兩個(gè)隔離部件上方約IOnm的高度。該器件還包括柵電極，設(shè)置在應(yīng)變的SiGe溝道層上方；以及隔離件，與柵電極的側(cè)面相鄰設(shè)置。本發(fā)明還提供了制造半導(dǎo)體器件的方法。在一個(gè)實(shí)施例中，該方法包括提供襯底，該襯底包括至少兩個(gè)隔離部件；形成鰭狀襯底，該鰭狀襯底位于至少兩個(gè)隔離部件之間，以及垂直地位于至少兩個(gè)隔離部件的上方；以及形成外延層，該外延層位于鰭狀襯底的露出部分的上方。根據(jù)一方面，可以將外延層沉積在鰭狀襯底的頂面和側(cè)壁上。根據(jù)另一方面，可以將鰭狀襯底基本上完全沉積在至少兩個(gè)隔離部件的上方。其中，襯底、鰭狀襯底、以及外延層中的每一個(gè)均包括硅(Si)、鍺(Ge)、Si和Ge的組合、III-V族化合物、或者其組合。 其中，將鰭狀襯底沉積為應(yīng)變的SiGe溝道層，由在約25%和約50%之間的Ge組成，具有在約IOOnm和約200nm之間的長(zhǎng)度，在約IOnm和約20nm之間的寬度，以及在約IOnm和約40nm之間的厚度。其中，沉積鰭狀襯底或者外延層，從而具有形成PMOS器件的壓縮單軸向應(yīng)變，或者其中，沉積鰭狀襯底或外延層，從而具有形成NMOS器件的拉伸單軸向應(yīng)變。其中，外延層垂直地形成在至少兩個(gè)隔離部件的蝕刻區(qū)域上方，并且形成在鰭狀襯底的頂面和側(cè)壁上。其中，將外延層沉積為由硅組成的鈍化層。該方法還包括形成鰭狀襯底緩沖區(qū)域，鰭狀襯底緩沖區(qū)域設(shè)置在鰭狀襯底下方；各向異性地蝕刻至少兩個(gè)隔離部件；以及形成柵電極，柵電極設(shè)置在外延層上方或者設(shè)置在鰭狀襯底上方。


當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的各方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒有被按比例繪制。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。圖IA和IB為根據(jù)本發(fā)明的實(shí)施例制造半導(dǎo)體器件的方法的流程圖。圖2A至2D以及3A至3C為根據(jù)本發(fā)明的各個(gè)實(shí)施例在制造的各個(gè)階段處的半導(dǎo)體器件的立體橫截面圖。圖4A和圖4B為根據(jù)本發(fā)明的實(shí)施例沿著線A-A'的圖3B的半導(dǎo)體器件的實(shí)施例的橫截面圖。圖5為根據(jù)本發(fā)明的實(shí)施例沿著線B-B'的圖3C的半導(dǎo)體器件的立體橫截面圖。圖6為根據(jù)本發(fā)明的實(shí)施例的另一半導(dǎo)體器件的立體橫截面圖。圖7A至7D為根據(jù)本發(fā)明的實(shí)施例在制造的各個(gè)階段處的另一半導(dǎo)體器件的立體橫截面圖。圖8A至8G、圖9A至9G、以及IOA至IOG為根據(jù)本發(fā)明的實(shí)施例沿著線C-C'的圖7D的半導(dǎo)體器件的實(shí)施例的橫截面圖。
具體實(shí)施例方式可以理解，為了實(shí)施本發(fā)明的不同部件，以下發(fā)明提供了許多不同的實(shí)施例或示例。以下描述元件和布置的特定實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然這些僅僅是實(shí)例并不旨在進(jìn)行限定。再者，以下描述中第一部件形成在第二部件上方或之上可以包括第一部件和第二部件直接接觸形成的實(shí)施例，還可包括將附加部件形成插入到第一部件和第二部件之間，從而使得第一部件和第二部件不直接接觸的實(shí)施例。為了簡(jiǎn)明和清楚，可以任意地以不同的尺寸繪制各種部件。應(yīng)該注意，為了簡(jiǎn)明和清楚，在附圖中類似地標(biāo)示出相同或相似部件。另夕卜，為了清楚，可以簡(jiǎn)化某些附圖。因此，附圖可能沒有示出給定裝置(例如，器件)或方法的所有元件。在本文中，參考作為本發(fā)明的理想配制的示意圖的附圖來描述本發(fā)明的各個(gè)方面。這樣，可以預(yù)期諸如制造技術(shù)和/或公差可能導(dǎo)致示意圖的形狀變化。因此，通過本發(fā)明所提出本發(fā)明的各個(gè)方面不應(yīng)該被理解為局限于在本文中所示出和描述的元件(例如，區(qū)域、層、部分、襯底等)的特定形狀，而是包括例如由于制造而導(dǎo)致的形狀的偏差。例如，作為矩形所示和所述的元件可以在其邊緣處具有圓形或曲線特性和/或梯度密度，而不是 從一個(gè)元件至另一個(gè)元件的不連續(xù)變化。因此,在圖中示出的元件實(shí)際上是示意性的，并且其形狀不用于示出元件的實(shí)際形狀，并且不用于限定本發(fā)明的范圍?？梢岳斫?，當(dāng)將諸如區(qū)域、層、部分、襯底等的元件稱作位于另一元件“上方”時(shí)，該元件可以直接位于其他元件的“上方”或者還可能具有中間元件。相反，當(dāng)將元件稱作直接處于另一元件的上方時(shí)，不存在中間元件。應(yīng)該進(jìn)一步理解，當(dāng)將元件稱作形成在另一元件的上方時(shí)，可以在其他元件或中間元件的上方生長(zhǎng)、沉積、蝕刻、附接、連接、耦合、或者相反，制備或制造該元件。另外，本文可能使用空間相對(duì)術(shù)語(諸如，“下”或“底部”和“上”或“頂部”)，以描述如附圖所示的一個(gè)元件與另一元件的關(guān)系。應(yīng)該理解，除了在圖中示出的定向之外，這些相對(duì)位置術(shù)語旨在包括裝置的不同定向。例如，如果翻轉(zhuǎn)在附圖中的裝置，則所述的位于另一元件“下”側(cè)的元件定位在另一元件的“上”側(cè)。因此，術(shù)語“下”可以根據(jù)裝置的具體定向包括“下”和“上”這兩個(gè)定向。類似地，如果翻轉(zhuǎn)在附圖中的元件，則所述的位于另一元件“下方”或“之下”的元件定向?yàn)槲挥诹硪辉摹吧戏健?。因此，術(shù)語“下方”或“之下”可以包括上方和下方這兩個(gè)定向。除非另有定義，否則本文所用的所有術(shù)語(包括技術(shù)上的和理論上的術(shù)語)的含義與本發(fā)明所屬領(lǐng)域的普通技術(shù)人員通常理解的含義相同。應(yīng)當(dāng)進(jìn)一步理解，例如通用字典中限定的術(shù)語的含義應(yīng)該被解釋為與相關(guān)技術(shù)和本發(fā)明的上下文中的意思相一致的含義。如這里所用的，除非文中明確說明，否則單數(shù)形式“一個(gè)(a，an)”和“該(the) ”也包括復(fù)數(shù)形式。還應(yīng)當(dāng)進(jìn)一步理解，術(shù)語“包括”和/或“包含”用在本說明書中時(shí)，其指明存在所述特征、整數(shù)、步驟、操作、元件和/或成分，但并不排除存在或者增加一個(gè)或多個(gè)其它特征、整數(shù)、步驟、操作、元件、成分和/或它們的組合。術(shù)語“和/或”包括所列相關(guān)術(shù)語中的一個(gè)或多個(gè)的任何一個(gè)和所有組合。應(yīng)該理解，盡管這里使用術(shù)語“第一”和“第二”來描述各種區(qū)域、層和/或部分，但是沒有通過這些術(shù)語限定這些區(qū)域、層、和/或部分。僅將這些術(shù)語用于區(qū)分一區(qū)域、一層、或一部分和另一區(qū)域、另一層、或另一部分。因此，可以把下文中所討論的第一區(qū)域、第一層、或第一部分稱為第二區(qū)域、第二層、或第二部分，并且類似地，在不背離本發(fā)明的教導(dǎo)的情況下，可以將第二區(qū)域、第二層、或第二部分稱為第一區(qū)域、第一層、或第一部分。應(yīng)該理解，可以僅簡(jiǎn)要描述器件的若干處理步驟和/或部件，這些步驟和/或部件對(duì)于本領(lǐng)域中的普通技術(shù)人員來說是眾所周知的。此外，可以增加額外的工藝步驟或部件，并且可以去除和/或改變某一以下工藝步驟或部件，同時(shí)仍實(shí)現(xiàn)權(quán)利要求。因此，應(yīng)該將以下描述理解為僅表示實(shí)例，并不旨在提出需要一個(gè)或多個(gè)步驟或部件?，F(xiàn)在，參考圖1A，示出了根據(jù)本發(fā)明的實(shí)施例示出用于制造半導(dǎo)體器件的方法100A的流程圖。方法100A包括在框101中，提供襯底，該襯底包括至少兩個(gè)隔離部件；在框103中，在至少兩個(gè)隔離部件之間和上方沉積鰭狀襯底；以及在框105中，在鰭狀襯底的露出部分的上方沉積外延層?，F(xiàn)在，參考圖1B，示出了根據(jù)本發(fā)明的另一實(shí)施例示出用于制造半導(dǎo)體器件的方 法100B的流程圖。方法100B從框102開始，其中，提供包括至少兩個(gè)隔離部件的襯底。隔離部件可以包括淺溝槽隔離(STI)部件，該隔離部件填充有氧化物或電介質(zhì)，但是可以使用其他隔離部件，并且其他隔離部件在本發(fā)明的范圍內(nèi)。襯底可以包括各種半導(dǎo)體器件，和/或其他有源和/或無源器件。示例性半導(dǎo)體器件包括集成電路，該集成電路包括金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，包括互補(bǔ)MOSFET (CMOS)部件；CIS ;和/或其他適當(dāng)有源和/或無源器件。在實(shí)施例中，襯底可以包括使用基于CMOS的工藝設(shè)計(jì)和形成的集成電路(或者集成電路的部分)。具有通過其他半導(dǎo)體制造技術(shù)所形成的器件的(例如，集成電路)的襯底也在所述方法的范圍內(nèi)。在框104中，方法100B還包括摻雜位于至少兩個(gè)隔離部件之間的襯底緩沖區(qū)域。在框106中，方法100B還包括沉積鰭狀襯底(例如，應(yīng)變的硅鍺(SiGe)溝道層)，該鰭狀襯底位于襯底緩沖區(qū)域的上方，位于至少兩個(gè)隔離部件之間，以及垂直地位于至少兩個(gè)隔離部件的上方。在框108中，方法100B還包括各向異性蝕刻至少兩個(gè)隔離部件。在框110中，方法100B還包括在鰭狀襯底(例如，應(yīng)變的SiGe溝道層)的露出部分的上方沉積源極/漏極外延層。在一實(shí)例中，沉底源極/漏極外延層，從而覆蓋露出的表面(例如，應(yīng)變SiGe溝道層的)。在另一實(shí)例中，外延層垂直地沉積在至少兩個(gè)隔離部件的蝕刻區(qū)域(例如，隔離部件的蝕刻氧化物)的上方。在又一實(shí)例中，在鰭狀襯底的頂面和側(cè)壁的上方沉積外延層?？梢酝ㄟ^各種沉積、圖案化、和/或蝕刻技術(shù)形成上述方法100A和100B的各種結(jié)構(gòu)。應(yīng)該注意，對(duì)方法100A和100B的操作重新配置，或者相反，對(duì)該方法的修改在各個(gè)方面的范圍內(nèi)。還應(yīng)該注意,可以在圖IA的方法100A和圖IB的方法100B之前、之中、以及之后，提供額外工藝，并且本文中，可能僅簡(jiǎn)單描述了一些其他工藝。因此，其他實(shí)施例可能在本文所述的各種方法的范圍內(nèi)。在一實(shí)例中，方法100A和100B還可以包括直接在鰭狀襯底(或應(yīng)變SiGe溝道層)的上方，或者直接在外沿層的上方形成柵電極，和/或與柵電極的側(cè)面相鄰地形成隔離件。換句話說，在一實(shí)施例中，可以沉積外延層，從而覆蓋沒有通過柵電極和/或隔離件掩蓋(mask)的鰭狀襯底的表面,或者在另一實(shí)施例中，可以在外延層的上方形成柵電極和/或隔離件。在另一實(shí)例中，襯底、鰭狀襯底、以及外延層可以均由硅(Si)、鍺(Ge)、或者Si和Ge的組合組成。在其他實(shí)施例中，襯底、鰭狀襯底、以及外延層可以由其他材料組成，例如，III-V族化合物或者其組合(例如，InGaAs、InAs、GaSb、或者InGaSb作為溝道材料和AlAsSb作為緩沖材料)。襯底、鰭狀襯底、以及外延層的材料均可以進(jìn)行選擇，從而使得生成的應(yīng)力根據(jù)制造的器件的類型有益于空穴或電子。在又一實(shí)例中，可以將鰭狀襯底沉積為應(yīng)變SiGe溝道層，該溝道層由在約25%和約50 %之間的Ge組成，具有在約IOOnm和在約200nm之間的長(zhǎng)度，在約IOnm和約20nm之間的寬度，以及在約IOnm和約40nm之間的厚度。在其他實(shí)例中，鰭狀襯底可以具有約IOOnm的下限長(zhǎng)度，并且實(shí)際上沒有上限長(zhǎng)度。在又一實(shí)例中，可以將鰭狀襯底沉積為應(yīng)變SiGe溝道層，由約50% Ge的組成，具 有約大于等于IOOnm的長(zhǎng)度，約IOnm的寬度，以及約IOnm的位于至少兩個(gè)隔離部件上方的高度。在又一實(shí)例中，可以沉積鰭狀襯底或外延層，從而具有形成PMOS器件的壓縮單軸向應(yīng)變，或者其中，沉積鰭狀襯底，從而具有形成NMOS器件的拉伸單軸向應(yīng)變。在又一實(shí)例中，可以將外延層沉積為由硅組成的鈍化層?，F(xiàn)在，參考圖2A至2D，根據(jù)本發(fā)明的實(shí)施例示出了在制造的各個(gè)階段的半導(dǎo)體器件的立體橫截面圖。圖2A不出了具有包括開多個(gè)(和至少兩個(gè))隔尚部件204的襯底202的半導(dǎo)體器件200。在一個(gè)實(shí)施例中，襯底202可以包括快半導(dǎo)體襯底，并且可以由硅組成，或者備選的，可以包括硅鍺、砷化鎵、或者其他適當(dāng)半導(dǎo)體材料。襯底還可以包括摻雜的有源區(qū)域和諸如隱埋層的其他部件，和/或外延層。此外，襯底可以為半導(dǎo)體或絕緣體，例如絕緣體上硅(SOI)。在其他實(shí)施例中，半導(dǎo)體襯底可以包括摻雜的外延層、梯度半導(dǎo)體層，和/或還可以包括位于不同類型的另一半導(dǎo)體層上方的半導(dǎo)體層，例如，位于硅鍺層上的硅層。在另一實(shí)例中，化合物半導(dǎo)體襯底可以包括多層硅襯底，或者硅襯底可以包括多層化合物半導(dǎo)體結(jié)構(gòu)。有源區(qū)域可以被配置為NMOS器件(例如nFET)，或者PMOS器件(例如，pFET)。半導(dǎo)體襯底可以包括在現(xiàn)有工藝步驟期間形成的下層、器件、結(jié)、以及其他部件(未示出)，或者可以在隨后的工藝步驟中形成的該下層、器件、結(jié)、以及其他部件。在一實(shí)施例中，根據(jù)制造PMOS還是NMOS器件，襯底202由硅(Si)、鍺(Ge)、或Si和Ge的組合組成。在一實(shí)例中，襯底202由硅組成，并且襯底緩沖區(qū)域203摻雜有p型摻雜物，從而制造PMOS器件。在另一實(shí)例中，襯底202由鍺或者硅和鍺的組合組成，并且襯底緩沖區(qū)域203摻雜有n型摻雜物，從而制造NMOS器件。隔離部件204可以包括淺溝槽隔離(STI)部件，淺溝槽隔離部件填充有氧化物或者電介質(zhì)，但是可以使用其他隔離部件，并且其他隔離部件在本發(fā)明的范圍內(nèi)?？梢酝ㄟ^各種工藝，例如，熱氧化和/或等離子增強(qiáng)化學(xué)汽相沉積(PECVD)來形成隔離部件204的氧化物或電介質(zhì)。在一實(shí)施例中，半導(dǎo)體襯底202可以由以〈100〉結(jié)晶定向?yàn)樘卣鞯膯尉w、P型硅組成。其他結(jié)晶定向在本發(fā)明的范圍內(nèi)。例如，可以經(jīng)由低壓化學(xué)汽相沉積(LPCVD)、或者等離子增強(qiáng)的化學(xué)汽相沉積(PECVD)步驟在半導(dǎo)體襯底202的頂面上形成氮化硅層，例如，該氮化硅層具有在約1000至2000埃之間的厚度?？梢詫鹘y(tǒng)的光刻和反應(yīng)離子蝕刻(RIE)步驟用于限定穿過氮化硅層的淺溝槽形狀，并且用于限定在半導(dǎo)體襯底202中的約3000埃至6000埃之間的深度。可以使用Cl2作為氮化硅層和半導(dǎo)體襯底這兩者的蝕刻劑實(shí)施RIE步驟。在經(jīng)由氧等離子體灰化步驟去除用于限定淺溝槽形狀的光刻形狀以后，例如，可以經(jīng)由LPCVD或PECVD步驟使用正硅酸乙醇(TEOS)作為汽源以約4000至約10000埃的厚度沉積氧化硅層，從而完全填充淺溝槽形狀。然后，可以采用化學(xué)機(jī)械拋光(CMP)步驟，從而從頂面去除氧化硅層的多部分，生成填充的氧化硅、STI區(qū)域、或者隔離部件204。圖2B示出了諸如通過離子注入或沉積工藝205在隔離部件204之間形成襯底緩沖區(qū)域或鰭狀襯底緩沖區(qū)域203。當(dāng)期望制造PMOS區(qū)域和/或NMOS區(qū)域時(shí)，可以利用光刻形狀(在附圖中沒有示出)實(shí)現(xiàn)襯底緩沖區(qū)域的形成，從而防止半導(dǎo)體襯底的一部分使用P型摻雜物或n型摻雜物實(shí)施的離子注入步驟?？梢砸栽诩s20至400KeV之間的能量，和在約lel2和約lel4個(gè)原子/cm2之間的劑量施加P型摻雜物,例如,硼離子。在其他情況下，或者在其他制造區(qū)域中，可以以在約20至500KeV之間的能量，和在約lel2和約lel4個(gè)原 子/cm2之間的劑量實(shí)施n型注入，例如，砷或磷離子。如果先前沒有實(shí)施，則還可以實(shí)施閾值調(diào)節(jié)和防止貫穿注入(anti-punch through implant)。可以使用其他的離子注入步驟?？梢越?jīng)由氧等離子灰化步驟實(shí)現(xiàn)去除光刻膠阻止形狀(photoresist block out shape)。在又一實(shí)例中，襯底緩沖區(qū)域203可以以在約lel7cm_3和約le_19cm_3之間變動(dòng)的等級(jí)摻雜有P型摻雜物，并且在一實(shí)例中，該襯底緩沖區(qū)域?yàn)橐詌el8cm_3摻雜的硅緩沖區(qū)域。在又一實(shí)例中，可以通過去除硅襯底的部分和在原位摻雜層中外延再生來形成襯底緩沖區(qū)域。圖2C示出了設(shè)置在襯底202的上方和在至少兩個(gè)隔離部件204之間的多個(gè)鰭狀襯底206 (例如，應(yīng)變硅鍺(SiGe)溝道層)。在一實(shí)例中，鰭狀襯底206進(jìn)一步位于襯底緩沖區(qū)域203的上方并且垂直地位于至少兩個(gè)隔離部件204的上方。在一方面，鰭狀襯底206垂直地基本上完全形成在至少兩個(gè)隔離部件的上方。在另一方面，形成鰭狀襯底206，從而具有垂直地位于至少兩個(gè)隔離部件的上方的一部分。在另一實(shí)例中，將鰭狀襯底206形成為應(yīng)變SiGe溝道層，該溝道層由在約25%和在約50%之間的Ge組成，具有在約IOOnm和約200nm之間的長(zhǎng)度,在約IOnm和約20nm之間的寬度，以及在約IOnm和約40nm之間的厚度。在又一實(shí)例中，鰭狀襯底206為應(yīng)變SiGe溝道層，該溝道層由約50%的Ge組成，具有約IOOnm的長(zhǎng)度，約IOnm的寬度，以及約IOnm的位于至少兩個(gè)隔離部件上方的高度。在本發(fā)明的一方面，如在美國(guó)申請(qǐng)第11/861,931號(hào)中所公開的，其全部?jī)?nèi)容結(jié)合于此作為參考，鰭狀襯底206可以通過GiGe或Ge冷凝技術(shù)(condensation technique)或者外延生長(zhǎng)形成。例如，鰭狀襯底206可以通過在任何適當(dāng)外延沉積系統(tǒng)中的選擇外延生長(zhǎng)和諸如金屬有機(jī)化合物化學(xué)汽相沉積(MOCVD)、常壓CVD(APCVD)Jg (或者降低)壓CVD(LPCVD)、超高真空CVD(UHCVD)、分子束外延(MBE)、或者原子層沉積(ALD)的工藝來形成。在CVD工藝中，選擇外延生長(zhǎng)通常包括將氣源引入腔。氣源可以包括至少一種前體氣體和載氣。例如通過RF加熱來加熱反應(yīng)腔，并且根據(jù)要形成的鰭狀襯底的晶體材料的成分，腔中的生長(zhǎng)溫度可以從約300攝氏度至約900攝氏度的范圍內(nèi)變動(dòng)。外延生長(zhǎng)系統(tǒng)可以為單晶圓或者多晶圓組或線性反應(yīng)器(inline reactor)。圖2D示出了形成在與溝道層206垂直的方向上的柵極208的形成，但是柵極208不僅限于該特定方向。在一實(shí)例中，柵極208形成在鰭狀襯底206和隔離部件204的正上方。在另一實(shí)例中，如關(guān)于圖7A-7D所公開的，柵極208可以形成在先前生長(zhǎng)的外延層的上方。因此,柵極208可以形成在鰭狀襯底206的頂面和側(cè)壁上(例如，參見圖2D和3A)，或者形成在先前生長(zhǎng)的外延層的頂面和側(cè)壁上(例如，參見圖7D)。在一實(shí)例中，可以通過沉積形成柵極208，并且選擇去除柵極介電材料和導(dǎo)電柵極材料。柵極介電材料可以包括Si02、Si3N4, HfO2, HfSiONJP /或HfSiO。導(dǎo)電柵極材料可以包括多晶硅、非晶Si、Ge或者SiGe柵極材料、和/或金屬或金屬合金?，F(xiàn)在，參考圖3A至3C，根據(jù)本發(fā)明的實(shí)施例示出了在制造的各個(gè)階段處的器件200的更接近的立體橫截面圖。圖3A示出了在兩個(gè)隔離部件204之間具有單個(gè)鰭狀襯底206和襯底緩沖區(qū)域203 的器件200的更接近的示圖。在一實(shí)例中，當(dāng)形成PMOS器件時(shí)，將鰭狀襯底206沉積為具有壓縮單軸向應(yīng)變的應(yīng)變溝道層，并且當(dāng)形成匪OS器件時(shí)，沉積為具有拉伸單軸向應(yīng)變的應(yīng)變溝道層。如上文所述的，鰭狀襯底206可以由硅(Si)、鍺(Ge)、Si和Ge的組合、和III-V族化合物、或者其組合組成。在一實(shí)例中，鰭狀襯底206包括應(yīng)變SiGe溝道層，其中，由于鰭尺寸橫向應(yīng)力分量完全弛豫(relax)(例如，寬度方向上，因?yàn)榕c鰭長(zhǎng)度或縱向方向相比較，鰭的寬度相對(duì)較小，所以應(yīng)變弛豫)，產(chǎn)生在溝道長(zhǎng)度或縱向方向上的單軸應(yīng)力。在使用稀釋或緩沖的氟化氫酸溶液實(shí)施預(yù)清洗步驟以后，例如，可以在位于襯底緩沖區(qū)域203的上方的露出半導(dǎo)體表面上選擇生長(zhǎng)鰭狀襯底206。可以使用各種沉積工藝。在一實(shí)例中，可以采用超高真空化學(xué)汽相沉積(UHV-CVD)步驟。添加氟氣或HCl氣體可以提高外延生長(zhǎng)的選擇性?？梢允褂霉柰?SiH4)或者乙硅烷(Si2H6)和鍺烷(GeH4)或乙鍺烷作為蝕刻劑選擇沉積鰭狀襯底206的生長(zhǎng)。在一實(shí)例中，可以使用約25%至約50%之間的鍺重量百分比來實(shí)現(xiàn)應(yīng)變SiGe層。選擇充分厚度足以包含反轉(zhuǎn)電荷，然而，沒有厚到具有導(dǎo)致不必要的器件泄露的缺陷。在另一實(shí)施例中，可以通過生長(zhǎng)非選擇層形成鰭狀襯底206，并且隨后使用圖案化步驟從非有源器件區(qū)域，例如，從隔離部件204的頂面去除非選擇溝道層的多部分。在一實(shí)例中，接下來，可以沉積未摻雜的多晶硅層(例如，經(jīng)由LPCVD步驟)，并且可以將傳統(tǒng)光刻和各向異性RIE步驟(例如，使用Cl2或者SF6作為蝕刻劑)用于限定多晶硅柵極結(jié)構(gòu)208?？梢越?jīng)由氧等離子體灰化步驟和仔細(xì)的濕法清洗去除光刻膠形狀(在附圖中沒有示出)，該光刻膠形狀用作多晶硅柵極結(jié)構(gòu)的限定掩模。如圖5所示，然后，可以經(jīng)由LPCVD或者PECVD步驟沉積氮化硅層，并且將使用SF6作為蝕刻劑的各向異性RIE步驟用于限定位于多晶硅柵電極結(jié)構(gòu)的側(cè)面上的氮化硅間隔件 230。圖3B示出了隔離部件204的各向異性蝕刻210，例如，淺溝槽隔離部件的場(chǎng)氧化層的各向異性蝕刻。蝕刻210形成在隔離部件204內(nèi)的凹槽212?？梢詫⒏鞣N蝕刻技術(shù)(例如，干和/或濕蝕刻技術(shù))用于蝕刻隔離部件204。在一實(shí)例中，可以結(jié)合圖案化光刻膠使用具有氟化蝕刻氣體的氧化物蝕刻機(jī)。在另一實(shí)例中，可以使用各向異性RIE步驟(例如，使用Cl2或者SF6作為蝕刻劑)。
然后，圖3C示出了設(shè)置在鰭狀襯底206的露出部分，例如，應(yīng)變SiGe溝道層上方的外延層220的形成。在一實(shí)例中，外延層220形成在鰭狀襯底206的頂面和側(cè)壁表面上，并且在另一實(shí)例中，該外延層基本上覆蓋鰭狀襯底206的所有露出部分。在一實(shí)例中，外延層220可以由硅組成，并且可以使用硅烷(SiH4)或乙硅烷(Si2H6)通過外延生長(zhǎng)選擇地沉底該外延層。在另一實(shí)例中，外延層220可以用作器件200的源極和漏極區(qū)域。在該實(shí)施例中，預(yù)先在鰭狀襯底206的正上方形成柵極208，并且隨后，將外延層220形成在鰭狀襯底206的露出部分的上方，該露出部分包括鰭狀襯底206的側(cè)面和頂面。在其他實(shí)施例中，如上文所述的，可以在形成柵極208以前，形成外延層，并且因此，柵極208可以形成在先前形成的外延層的上方。在一實(shí)例中，外延層220可以通過在任何適當(dāng)?shù)耐庋映练e系統(tǒng)中的選擇外延生長(zhǎng)和諸如金屬有機(jī)化合物化學(xué)汽相沉積(MOCVD)、常壓CVD(APCVD)Jg (或者降低)壓CVD (LPCVD)、超高真空CVD (UHCVD)、分子束外延(MBE)、或者原子層沉積(ALD)的工藝形成。在CVD工藝中，選擇外延生長(zhǎng)通常包括將源氣引入腔。源氣可以包括至少一種前體氣體和載氣。例如，可以通過RF加熱來加熱反應(yīng)腔，并且根據(jù)要形成的外延層的晶體材料的成分，腔中的生長(zhǎng)溫度可以從約300攝氏度至約900攝氏度的范圍內(nèi)變動(dòng)。外延生長(zhǎng)系統(tǒng)可以為 單晶圓或者多晶圓組或線性反應(yīng)器。優(yōu)選地，外延層220彌補(bǔ)在鰭狀襯底206的縱向上的縱向應(yīng)力分量的弛豫，因此提供了改善的晶體管性能?，F(xiàn)在，參考圖4A和圖4B，根據(jù)本發(fā)明的實(shí)施例示出了沿著線A-A'的圖3B的半導(dǎo)體器件200的不同實(shí)施例的橫截面圖。圖4A和圖4B示出了位于襯底緩沖層203的上方的鰭狀襯底206的尺寸,包括通過Wfin所標(biāo)示的鰭寬度,通過Hfin所標(biāo)示位于蝕刻的隔離部件204的上方的鰭高度；以及通過Tsiee所標(biāo)示的鰭厚度。圖3B示出了通過Lfin所標(biāo)示的鰭長(zhǎng)度。在一實(shí)例中，鰭狀襯底206為由在約25%和約50%之間的Ge組成的應(yīng)變SiGe溝道層，并且該鰭狀襯底具有在約IOOnm和約200nm之間的鰭長(zhǎng)度Lfin,在約IOnm和約20nm之間的鰭寬度Wfin,并且在約IOnm和約40nm之間的鰭厚度TSiee?，F(xiàn)在，參考圖5，根據(jù)本發(fā)明的實(shí)施例示出了沿著線B-B'的圖3C的半導(dǎo)體器件200的立體橫截面圖。應(yīng)該注意，圖5沒有示出柵極208。器件200包括外延層220，該外延層位于鰭狀襯底206的露出部分(例如應(yīng)變SiGe溝道層的端部)的上方。在一實(shí)例中，柵電極208具有約200nm的寬度(即，沿著鰭狀襯底206的縱軸)，并且隔離件230均具有約15納米的長(zhǎng)度。在一實(shí)例中，如圖4B和圖5所示，應(yīng)變SiGe溝道層由約50 % Ge組成，并且具有約IOOnm的鰭長(zhǎng)度Lfin,約IOOnm的鰭寬度Wfin,以及約IOnm的位于至少兩個(gè)隔離部件上方的鰭高度。對(duì)SiGe溝道層206的平均單軸向壓縮應(yīng)力水平進(jìn)行建模，從而大于約3GPa。如在圖4B和圖5的一個(gè)實(shí)施例中所示的，應(yīng)變鰭狀襯底206 (例如，硅鍺(SiGe)溝道層)位于襯底緩沖區(qū)域203的上方、在至少兩個(gè)隔離部件204之間，以及垂直地基本上完全位于至少兩個(gè)隔離部件204的上方。例如，根據(jù)本發(fā)明的一個(gè)方面，圖4A示出了位于至少兩個(gè)隔離部件204的上方的鰭狀襯底206的一部分，并且根據(jù)本發(fā)明的另一方面，圖4B示出了基本上完全位于至少兩隔離部件204的上方的鰭狀襯底206。在一實(shí)例中，圖4B和圖5進(jìn)一步示出了通過Hfin所標(biāo)示的蝕刻隔離部件204的上方的鰭高度基本上等于通過Tsice所標(biāo)示的鰭厚度。在一實(shí)例中，沉積外延層220 (例如，漏源區(qū)域)，從而覆蓋鰭狀襯底206的露出表面(例如，應(yīng)變SiGe溝道層)，并且在另一實(shí)例中，沉積外延層220，從而覆蓋沒有通過柵極208和/或隔離件230掩蓋(mask)的應(yīng)變SiGe溝道層206的露出表面，包括鰭狀襯底206的側(cè)壁和頂面。在又一實(shí)例中，將外延層220的多部分沉積在蝕刻隔離部件204的多部分(例如，隔離部件的蝕刻氧化物)的上方。在又一實(shí)例中，外延層220由與襯底相同的材料組成，并且在一實(shí)例中，該外延層由硅組成。使隔離部件凹進(jìn)為外延層220的外延沉積提供了外形或模板。對(duì)于外延層220由硅組成的情況，發(fā)明人認(rèn)為SiGe溝道適用于硅晶格結(jié)構(gòu)并且彌補(bǔ)縱向應(yīng)力分量的弛豫。優(yōu)選地，外延層220通過彌補(bǔ)鰭狀襯底206的縱向應(yīng)力分量的弛豫來優(yōu)化晶體管性能。現(xiàn)在，參考圖6，根據(jù)本發(fā)明的另一實(shí)施例示出了半導(dǎo)體器件300的立體橫截面圖。器件300包括襯底202 ;多個(gè)(和至少兩個(gè))隔離部件204 ;以及多個(gè)鰭狀襯底206 (例 如，應(yīng)變硅鍺(SiGe)溝道層)，位于襯底202的上方，和位于至少兩個(gè)隔離部件204之間，并且垂直地位于至少兩個(gè)隔離部件204的上方。橫跨鰭狀襯底206形成柵極208。在器件200中的類似標(biāo)號(hào)的部件(例如，襯底202、隔離部件204、鰭狀襯底206、以及柵極208)完全可應(yīng)用在關(guān)于器件300的該實(shí)施例中，但是為了避免重復(fù)描述，這里可能沒有重復(fù)描述。在該實(shí)施例中，器件300還包括鍺襯底302，在該鍺襯底的上方形成用于形成NMOS器件的相應(yīng)SiGe溝道層。現(xiàn)在，參考圖7A至7D，根據(jù)本發(fā)明的實(shí)施例示出了在制造的各個(gè)階段處的另一半導(dǎo)體器件400的立體橫截面圖。圖7A示出了半導(dǎo)體器件400，包括襯底402，至少兩個(gè)隔離部件204，以及位于至少兩個(gè)隔離部件204之間的鰭狀襯底404、406。襯底402和隔離部件204基本上與上文關(guān)于器件200 (圖2A至5)所述的襯底202和隔離部件204類似，并且以上襯底202和隔離部件204的描述完全可應(yīng)用于該實(shí)施例，但是為了避免重復(fù)描述，下文中可能不包括相關(guān)描述。在一實(shí)例中，鰭狀襯底包括位于襯底402的上方的第一鰭狀襯底404和位于第一鰭狀襯底404的上方的第二鰭狀襯底406。鰭狀襯底404、406位于隔離部件204之間。襯底402由第一半導(dǎo)體材料組成，第一鰭狀襯底404由第二半導(dǎo)體材料組成，以及第二鰭狀襯底406由第三半導(dǎo)體材料組成，以及在一實(shí)例中，襯底402、第一鰭狀襯底404、以及第二鰭狀襯底406可以均由硅(Si)、鍺(Ge)、或者Si和Ge的組合組成。在一實(shí)施例中，隔離部件204的介電材料可以形成在襯底402的上方，并且然后，溝槽可以限定在介電層中，延伸到襯底402的頂面。然后，如在美國(guó)申請(qǐng)第11/861，931號(hào)中所公開的，其全部?jī)?nèi)容結(jié)合于此作為參考，通過任何適當(dāng)工藝，例如，通過SiGe或Ge冷凝技術(shù)或外延生長(zhǎng)在溝槽內(nèi)形成第一鰭狀襯底404和第二鰭狀襯底406的晶體材料。圖7B示出了蝕刻隔離部件204，從而露出鰭狀襯底406的側(cè)壁?？梢詫⒅T如干和/或濕蝕刻技術(shù)的各種蝕刻技術(shù)用于蝕刻隔離部件204。在一實(shí)例中，可以結(jié)合圖案化光刻膠使用具有氟化蝕刻氣體的氧化物蝕刻機(jī)。在另一實(shí)例中，可以使用各向異性RIE步驟(例如，使用Cl2或SF6作為蝕刻劑)。圖7C示出了形成外延層408，該外延層位于鰭狀襯底406的露出部分的上方，例如，位于鰭狀襯底406的頂面和側(cè)壁上。在一實(shí)例中，外延層408基本上覆蓋鰭狀襯底406的所有露出部分。外延層408由第四半導(dǎo)體材料組成，并且在一實(shí)例中，該外延層可以由硅(Si)、鍺(Ge)、或者Si和Ge的組成組成。根據(jù)本發(fā)明的一方面，外延層408可以通過在任何適當(dāng)外延沉積系統(tǒng)中的選擇外延生長(zhǎng)和諸如金屬有機(jī)化合物化學(xué)汽相沉積(MOCVD)、常壓CVD (APCVD)Jg (或者降低)壓CVD(LPCVD)、超高真空CVD(UHCVD)、分子束外延(MBE)、或者原子層沉積(ALD)的工藝來形成。在CVD工藝中，選擇外延生長(zhǎng)通常包括將源氣引入腔。源氣可以包括至少一種前體氣體和載氣。例如，可以通過RF加熱來加熱反應(yīng)腔，并且根據(jù)要形成的外延層的晶體材料的成分，腔中的生長(zhǎng)溫度可以從約300攝氏度至約900攝氏度的范圍內(nèi)變動(dòng)。外延生長(zhǎng)系統(tǒng)可以為單晶圓或者多晶圓組或線性反應(yīng)器。圖7D示出了形成在外延層408的上方的柵極410。在該實(shí)施例中，柵極410形成在外延層408的正上方，包括外延層408的側(cè)面和頂面，并且外延層408可以用作應(yīng)變溝道層。柵極410可以基本上與上文關(guān)于圖2D-3C所述的柵極208類似，并且以上柵極208的 描述完全可應(yīng)用于該實(shí)施例中，但是為了避免重復(fù)描述，下文可能不包括相關(guān)描述。 現(xiàn)在，參考圖8A至8G、9A至9G、以及IOA至10G，根據(jù)本發(fā)明的實(shí)施例示出了沿著線C-C'的圖7D的半導(dǎo)體器件400的橫截面圖。如上文所述的，襯底402、鰭狀襯底404、406、以及外延層408分別由第一半導(dǎo)體材料、第二半導(dǎo)體材料、第三半導(dǎo)體材料、以及第四半導(dǎo)體材料組成，并且第一半導(dǎo)體材料、第二半導(dǎo)體材料、第三半導(dǎo)體材料、以及第四半導(dǎo)體材料可以相同或者不同，并且第一半導(dǎo)體材料、第二半導(dǎo)體材料、第三半導(dǎo)體材料、以及第四半導(dǎo)體材料可以具有相同或者不同的晶格常數(shù)。在一實(shí)例中，襯底402、鰭狀襯底404、406、以及外延層408可以均由硅(Si)、鍺(Ge)、Si和Ge的組合、III-V族材料(例如，InGaAs、InAs、GaSb、InGaSb、AlAsSb)，或者其組合組成。圖 8A_8G、9A_9G、以及 10A-10G 分別根據(jù)以下表1、2、以及3示出了用于鰭狀襯底和外延層的Si、Ge、以及SiGe的不同排列。在表1、2、以及3中，“r”前綴代表“弛豫”，“c”前綴代表“壓縮應(yīng)力”，以及“t”前綴代表“拉伸應(yīng)力”。表I
權(quán)利要求
1.一種半導(dǎo)體器件，包括 襯底，包括至少兩個(gè)隔離部件； 鰭狀襯底，設(shè)置在所述至少兩個(gè)隔離部件之間以及上方；以及 外延層，設(shè)置在所述鰭狀襯底的露出部分上方。
2.根據(jù)權(quán)利要求I所述的器件，其中，所述襯底、所述鰭狀襯底、以及所述外延層中的每一個(gè)均包括硅(Si)、鍺(Ge)、Si和Ge的組合、III-V族化合物、或者其組合。
3.根據(jù)權(quán)利要求I所述的器件，其中，所述鰭狀襯底或者所述外延層具有形成PMOS器件的壓縮單軸向應(yīng)變，或者其中，所述鰭狀襯底或者所述外延層具有形成NMOS器件的拉伸單軸向應(yīng)變。
4.根據(jù)權(quán)利要求I所述的器件，其中，所述鰭狀襯底垂直地基本上完全設(shè)置在所述至少兩個(gè)隔離部件上方。
5.根據(jù)權(quán)利要求I所述的器件，其中，所述外延層垂直地設(shè)置在所述至少兩個(gè)隔離部件的蝕刻區(qū)域上方，并且設(shè)置在所述鰭狀襯底的頂面和側(cè)壁上。
6.根據(jù)權(quán)利要求I所述的器件，其中，所述外延層為由硅組成的鈍化層。
7.根據(jù)權(quán)利要求I所述的器件，還包括鰭狀襯底緩沖區(qū)域，設(shè)置在所述鰭狀襯底的下方。
8.根據(jù)權(quán)利要求I所述的器件，還包括柵電極，設(shè)置在所述外延層上方，或者設(shè)置在所述鰭狀襯底上方。
9.一種半導(dǎo)體器件，包括 襯底，包括至少兩個(gè)隔離部件； 襯底緩沖區(qū)域，設(shè)置在所述至少兩個(gè)隔離部件之間； 鰭狀襯底，設(shè)置在所述襯底緩沖區(qū)域上方，在所述至少兩個(gè)隔離部件之間，并且垂直地基本上完全設(shè)置在所述至少兩個(gè)隔離部件上方；以及 源極/漏極外延層，設(shè)置在所述鰭狀襯底的頂面和側(cè)壁上。
10.一種制造半導(dǎo)體器件的方法，所述方法包括 提供襯底，所述襯底包括至少兩個(gè)隔離部件； 形成鰭狀襯底，所述鰭狀襯底設(shè)置在所述至少兩個(gè)隔離部件之間，并且垂直地設(shè)置在所述至少兩個(gè)隔離部件上方；以及 形成外延層，所述外延層設(shè)置在所述鰭狀襯底的露出部分上方。
全文摘要
本發(fā)明提供了具有應(yīng)變SiGe溝道的半導(dǎo)體和用于制造這種器件的方法。在實(shí)施例中，半導(dǎo)體器件包括襯底，襯底包括至少兩個(gè)隔離部件；鰭狀襯底，位于至少兩個(gè)隔離部件之間并且位于至少兩個(gè)隔離部件的上方；以及外延層，位于鰭狀襯底的露出部分的上方。根據(jù)一方面，外延層可以位于鰭狀襯底的頂面和側(cè)面上。根據(jù)另一方面，鰭狀襯底可以基本上完全位于至少兩個(gè)隔離部件的上方。
文檔編號(hào)H01L29/423GK102832236SQ20121006225
公開日2012年12月19日 申請(qǐng)日期2012年3月9日 優(yōu)先權(quán)日2011年6月16日
發(fā)明者馬克·范·達(dá)爾, 戈本·多恩伯斯, 喬治斯·威廉提斯, 李宗霖, 袁鋒 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司