N型鰭式場效應晶體管及其形成方法
【專利摘要】一種N型鰭式場效應晶體管及其形成方法，其中，一種N型鰭式場效應晶體管的形成方法，包括：提供半導體襯底，所述半導體襯底具有鰭部；形成橫跨所述鰭部的柵極結構；在所述鰭部表面形成摻雜有源漏離子的第一半導體材料層；在所述第一半導體材料層上形成摻雜有勢壘降低離子的第二半導體材料層；在所述第二半導體材料層上形成金屬層；對所述金屬層進行退火處理，形成接觸電阻減小層。采用本發(fā)明的方法形成的N型鰭式場效應晶體管降低了后續(xù)形成的N型鰭式場效應晶體管的源極和漏極上的寄生電阻，提高了后續(xù)形成的N型鰭式場效應晶體管的性能。
【專利說明】
N型鰭式場效應晶體管及其形成方法
技術領域
[0001]本發(fā)明涉及半導體制造，尤其涉及N型鰭式場效應晶體管及其形成方法。
【背景技術】
[0002]隨著半導體產業(yè)向更低的技術節(jié)點的發(fā)展，漸漸開始從平面CMOS晶體管向三維鰭式場效應晶體管(FinFET)過渡。FinFET中，柵極結構至少可以從兩側對溝道進行控制，具有比平面MOSFET器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應。而且相對其它器件具有更好的與現有的集成電路生產技術的兼容性。
[0003]參考圖1至圖5，現有技術中的N型鰭式場效應晶體管的形成方法如下:
[0004]首先，參考圖1和圖2，提供半導體襯底10，所述半導體襯底10具有鰭部11。具體如下:
[0005]所述半導體襯底10包括具有至少兩個分立的凸起結構的娃襯底101和位于凸起結構之間的絕緣層102，絕緣層102低于所述凸起結構。高于絕緣層102的凸起結構為鰭部
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[0006]接著，形成橫跨鰭部11的柵極結構12。其中柵極結構12包括柵氧層121和位于柵氧層121之上的柵極層122。
[0007]接著，在半導體襯底10、鰭部11的頂部和側壁、柵極結構12的頂部和側壁形成側墻材料層13’。
[0008]接著，參考圖3，在柵極結構12的周圍形成柵極結構側墻(圖未示)，此時，鰭部11的周圍形成側墻13a，側墻13a包括位于底部的氧化硅側墻131和位于氧化硅側墻131上的氮化硅側墻132。
[0009]接著，參考圖4，在鰭部11頂面原位摻雜生長有源漏離子的碳化硅層14，形成了 N型鰭式場效應晶體管的源極和漏極。其中，源漏離子為磷離子。
[0010]接著，參考圖5，在碳化硅層14的表面外延生長硅帽(Si Cap)層15。
[0011]接著，在硅帽層15上形成金屬層(圖未示)，對金屬層進行退火，金屬層與硅帽層熔合形成金屬硅化物層(圖未示)。
[0012]采用現有技術的方法形成的N型鰭式場效應晶體管的性能不佳。

【發(fā)明內容】

[0013]本發(fā)明解決的問題是采用現有技術的方法形成的N型鰭式場效應晶體管的性能不佳。
[0014]為解決上述問題，本發(fā)明提供一種鰭式場效應晶體管的形成方法，包括:
[0015]提供半導體襯底，所述半導體襯底具有鰭部；
[0016]形成橫跨所述鰭部的柵極結構；
[0017]在所述鰭部表面形成摻雜有源漏離子的第一半導體材料層；
[0018]在所述第一半導體材料層上形成摻雜有勢皇降低離子的第二半導體材料層；
[0019]在所述第二半導體材料層上形成金屬層；
[0020]對所述金屬層進行退火處理，形成接觸電阻減小層。
[0021]可選的，所述摻雜有勢皇降低離子的第二半導體材料層的形成方法包括:在所述第一半導體材料層上原位摻雜生長有勢皇降低離子的第二半導體材料層，或者，
[0022]在所述第一半導體材料層上外延生長第二半導體材料層；
[0023]對所述外延生長的第二半導體材料層進行勢皇降低離子注入。
[0024]可選的，所述勢皇降低離子包括硫離子、砸離子、砷離子、銻離子和鍺離子中的至少一種。
[0025]可選的，所述勢皇降低離子為硫離子、砸離子、砷離子、銻離子中的至少一種時，所述勢皇降低離子摻雜劑量為大于等于lE13atom/cm2且小于等于lE15atom/cm
[0026]所述勢皇降低離子為鍺離子時，所述勢皇降低離子摻雜劑量為大于等于lE13atom/cm2且小于等于 lE14atom/cm2。
[0027]可選的，形成第二半導體材料層的過程還包括對所述第二半導體材料層摻雜有磷離子。
[0028]可選的，所述磷離子的摻雜劑量大于所述勢皇降低離子的摻雜劑量。
[0029]可選的，所述第一半導體材料層和第二半導體材料層的材料為娃或碳化娃。
[0030]可選的，所述接觸電阻減小層的材料為金屬硅化物。
[0031]可選的，形成所述柵極結構步驟之后，形成第一半導體材料層的步驟之前還包括:
[0032]在所述鰭部周圍形成鰭部側墻；
[0033]降低所述鰭部側墻的高度至預設高度。
[0034]可選的，所述預設高度為大于等于原始鰭部高度的三分之一且小于等于原始鰭部高度的三分之二。
[0035]為解決上述問題，本發(fā)明提供一種鰭式場效應晶體管，包括:
[0036]具有鑛部的半導體襯底；
[0037]橫跨所述鰭部的柵極結構；
[0038]位于所述鰭部表面的摻雜有源漏離子的第一半導體材料層；
[0039]位于所述第一半導體材料層上的接觸電阻減小層；
[0040]所述接觸電阻減小層的底部界面具有電偶極子層。
[0041]可選的，所述電偶極子層包括硫離子、砸離子、砷離子、銻離子和鍺離子中的至少一種的電偶極子層。
[0042]可選的，所述接觸電阻減小層的材料為金屬硅化物。
[0043]可選的，所述第一半導體材料層的材料為娃或碳化娃。
[0044]可選的，所述接觸電阻減小層與所述第一半導體材料層之間具有第二半導體材料層，所述第二半導體材料層的材料為摻雜有磷離子的硅或碳化硅。
[0045]與現有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0046]在形成接觸電阻減小層的退火處理的過程中，摻入第二半導體材料層的勢皇降低離子會發(fā)生在接觸電阻減小層的固溶度值小，在第二半導體材料層的固溶度值大的現象。因此，形成接觸電阻減小層的過程中，大量的勢皇降低離子會在接觸電阻減小層的底部邊界析出，并且在接觸電阻減小層的底部邊界形成電偶極子(dipole)層。該電偶極子層會產生一個和電子運動方向相同的電場，從而降低了肖特基勢皇寬度和高度，進而降低了后續(xù)形成的N型鰭式場效應晶體管的源極和漏極上的寄生電阻，提高了后續(xù)形成的N型鰭式場效應晶體管的性能。
【附圖說明】
[0047]圖1是現有技術中的半導體襯底及在其上形成有柵極結構和側墻材料層的立體結構示意圖；
[0048]圖2是沿圖1中AA方向的剖面結構示意圖；
[0049]圖3至圖5是繼圖2的步驟之后形成的現有技術的鰭式場效應晶體管的剖面流程結構示意圖；
[0050]圖6是本發(fā)明中的半導體襯底及在其上形成有柵極結構和側墻材料層的立體結構示意圖；
[0051]圖7是沿圖6中BB方向的剖面結構示意圖；
[0052]圖8至圖11是繼圖7的步驟之后形成的本發(fā)明具體實施例的鰭式場效應晶體管的剖面流程結構示意圖；
【具體實施方式】
[0053]發(fā)明人發(fā)現，采用現有技術的方法形成的N型鰭式場效應晶體管的性能不佳的原因為在源極和漏極上形成的金屬硅化物層的寄生電阻太大。
[0054]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。
[0055]首先，參考圖6和圖7，提供半導體襯底20，所述半導體襯底20具有鰭部21。
[0056]本實施例中，所述半導體襯底20包括具有至少兩個分立的凸起結構的硅襯底201和位于凸起結構之間的絕緣層202，絕緣層202低于所述凸起結構。高于絕緣層202的凸起結構為鰭部21。其中，絕緣層202的材料為氧化硅。
[0057]其他實施例中，所述半導體襯底還可以為絕緣體上硅襯底，所述絕緣體上硅襯底包括底部硅層、位于底部硅層上的絕緣層、位于絕緣層上的頂部硅層?？涛g頂部硅層形成鰭部。
[0058]具體為本領域技術人員熟知技術，在此不再贅述。
[0059]接著，繼續(xù)參考圖6和圖7，形成橫跨所述鰭部21的柵極結構22。
[0060]本實施例中，所述柵極結構22包括柵介質層221和位于所述柵介質層221上的柵極層222。柵介質層221的材料為氧化硅時，柵極層222的材料為多晶硅。柵介質層221的材料為高k柵介質層時，柵極層222的材料為金屬。其中，高k柵介質層的材料為Hf02、A1203、Zr02、HfS1、HfS1N、HfTaO 和 HfZrO。
[0061 ] 柵極結構22的具體形成方法為本領域技術人員的熟知技術。
[0062]接著，結合參考圖7和圖8，在柵極結構22的周圍形成柵極側墻(圖未示)，在鰭部21的周圍形成鰭部側墻23a。
[0063]具體形成方法如下:參考圖7，在半導體襯底20、鰭部21的頂部和側壁、柵極結構22的頂部和側壁形成側墻材料層23’。側墻材料層23’包括底部的氧化硅層231’和位于底部的氧化硅層231’上的氮化硅層232’。氮化硅層232’之所以在外側，是因為，氮化硅層232’的硬度和機械強度較高，后續(xù)形成的柵極結構側墻中，在外側的氮化硅層231’能夠更好的保護柵極結構22在后續(xù)工藝步驟中不受損傷。氧化硅層231’為氮化硅層的應力緩沖層。
[0064]接著，參考圖8，對側墻材料層23’進行回刻，形成柵極結構側墻和鰭部側墻23a。柵極結構側墻與鰭部側墻23a的組成成分相同。以鰭部側墻23a為例，鰭部側墻23a包括位于內側的氧化硅側墻231和位于氧化硅側墻231上的氮化硅側墻232。如果沒有氧化硅側墻231的存在，氮化硅側墻232會對鰭部21產生較大應力，再加上鰭部21的尺寸較小，該較大應力會使鰭部21中的硅產生位錯，從而嚴重影響后續(xù)形成的鰭式場效應晶體管的性能。
[0065]接著，結合參考圖9，降低鰭部側墻23a的高度至預設高度Hl。
[0066]其中，所述預設高度小于鰭部高度。
[0067]本實施例中，降低鰭部側墻23a的高度至預設高度Hl的方法為干法刻蝕。先干法刻蝕去除氮化硅側墻232至預設高度Hl，接著，干法刻蝕去除氧化硅側墻231至剩余的氮化硅側墻232處。
[0068]其他實施例中，也可以將氧化硅側墻231和氮化硅側墻232同時干法刻蝕去除至預設高度Hl，也屬于本發(fā)明的保護范圍。
[0069]具體方法為本領域技術人員熟知技術。
[0070]之所以將鰭部側墻23a的高度降低的原因如下:在鰭部21上會原位摻雜生長或外延生長第一半導體材料層，而正因為后續(xù)形成的鰭式場效應晶體管的類型為N型，則第一半導體材料層的材料為碳化硅。而碳化硅在鰭部21的生長過程是非常緩慢的。降低部分高度的鰭部側墻23a，可以使鰭部的頂部完全露出，從而容易提高在鰭部21上生長第一半導體材料層的速度，進而還可以加大第一半導體材料層的體積，以提高后續(xù)形成的N型鰭式場效應晶體管的性能。
[0071]本實施例中，所述預設高度Hl為大于等于原始鰭部高度的三分之一且小于等于原始鰭部高度的三分之二。之所以將鰭部側墻23a的高度降低至預設高度H1，原因如下:如果將鰭部側墻23a的高度降低的高度太大，則后續(xù)在鰭部21上形成的第一半導體材料層的體積會過大，容易造成相鄰的鰭部21上生長形成的第一半導體材料層相互連接的現象。如果將鰭部側墻23a的高度降低的高度過小，則在相鄰的鰭部21上生長形成的第一半導體材料層的速度會很慢，從而影響后續(xù)形成的鰭式場效應晶體管的性能。另一方面，在該位置處生長形成的第一半導體材料層能夠對溝道施加最佳效果的拉應力，而且生長的時間最短。
[0072]其他實施例中，所述預設高度Hl等于原始鰭部高度，也就是說，不將鰭部高度側墻高度降低，也屬于本發(fā)明的保護范圍。
[0073]其他實施例中，鰭部側墻的材料只為氧化硅層，也屬于本發(fā)明的保護范圍。
[0074]接著，參考圖10，在露出的所述鰭部21表面形成摻雜有源漏離子的第一半導體材料層24。
[0075]本實施例中，第一半導體材料層24的材料為碳化娃。摻雜在第一半導體材料層24的源漏離子為磷離子。
[0076]本實施例中，形成摻雜有源漏離子的第一半導體材料層24的方法為:原位摻雜生長。之所以采用原位摻雜生長的方法形成摻雜有源漏離子的第一半導體材料層24，是因為，該生長工藝相對于離子注入工藝容易控制，能夠實現梯度摻雜。
[0077]所述原位摻雜生長第一半導體材料層后，對第一半導體材料層進行源漏離子注入，之后，對第一半導體材料進行退火，形成源極和漏極。
[0078]具體形成工藝為本領域技術人員的熟知技術，在此不再贅述。
[0079]其他實施例中，也可以在露出的鰭部上外延生長第一半導體材料層。之后，對第一半導體材料層進行源漏離子注入和退火。也屬于本發(fā)明的保護范圍。
[0080]形成第一半導體材料層后，第一半導體材料層24對后續(xù)形成的N型鰭式場效應晶體管廣生拉應力，以提尚后續(xù)形成的N型鑛式場效應晶體管的性能。
[0081]接著，參考圖11，在所述第一半導體材料層24上形成摻雜有勢皇降低離子的第二半導體材料層25。
[0082]本實施例中，第二半導體材料層25的材料為硅。則勢皇降低離子包括硫離子、砸離子、砷離子、銻離子和鍺離子中的至少一種。其他實施例中，第二半導體材料層的材料為碳化硅，也屬于本發(fā)明的保護范圍。
[0083]本實施例中，形成摻雜有勢皇降低離子的第二半導體材料層25的方法為:原位摻雜生長。在外延生長硅材料的過程中原位摻入含硫離子、砸離子、砷離子、銻離子和鍺離子中的至少一種摻雜氣體
[0084]之所以采用原位摻雜生長的方法形成摻雜有勢皇降低離子的第二半導體材料層25，是因為，原位摻雜生長工藝相對于離子注入工藝容易控制，可以實現梯度摻雜。另一方面可以防止向第二半導體材料層注入勢皇降低離子過程中的對第二半導體材料層晶格造成損傷。
[0085]本實施例中，采用原位摻雜生長的方法形成摻雜有勢皇降低離子的第二半導體材料層25的同時，還在第二半導體材料層25中摻雜有磷離子。而且，磷離子的摻雜劑量大于勢皇降低離子的摻雜劑量。原因如下:磷離子的摻入可以使磷離子處于第二半導體材料層25晶格中的非替代位上，形成接觸電阻減小層的退火處理過程中，磷離子被激活，占據第二半導體材料層的晶格。因為，第二半導體材料層25的接觸電阻與摻入磷離子的劑量(Nd，n-type doping concentrat1n)成反比，所以在第二半導體材料層25中摻雜有磷離子，并且增大磷離子的摻雜劑量可中，以降低第二半導體材料層25的接觸電阻。
[0086]其他實施例中，采用原位摻雜生長的方法形成摻雜有勢皇降低離子的第二半導體材料層的同時，不在第二半導體材料層中摻雜有磷離子，也屬于本發(fā)明的保護范圍。因為，后續(xù)的退火工藝中，第一半導體材料層中的磷離子會擴散至第二半導體材料層。
[0087]其他實施例中，也可以在露出的鰭部上外延生長第二半導體材料層。之后，對第二半導體材料層進行勢皇降低離子注入。
[0088]接著，在第二半導體材料層25上形成金屬層(圖未示)。
[0089]本實施例中，金屬層的材料為鎳金屬。鎳金屬層的方法為化學氣相沉積法或者為物理濺射法。本實施例中，之所以選擇鎳金屬，是因為:后續(xù)退火工藝中形成的鎳硅化物顆粒比較小，低電阻相被完全成核并且長大。另外，正因為鎳硅化物顆粒比較小，它的電接觸也比較容易形成。
[0090]其他實施例中，金屬層還可以為鈷金屬、鉬金屬、鉑金屬、鉭金屬、鈦金屬或鎢金屬等難熔金屬，也屬于本發(fā)明的保護范圍。
[0091]接著，對金屬層進行退火處理，形成接觸電阻減小層(圖未示)。
[0092]本實施例中，所述接觸電阻減小層的材料為金屬硅化物。具體材料為鈷硅化物(NiSi2)。退火處理為快速熱退火(RTA)處理。具體溫度范圍為大于等于150°C且小于等于900。。。
[0093]形成接觸電阻減小層的過程如下:金屬層與第二半導體材料層在一起發(fā)生反應，具體為金屬層與第二半導體材料層熔合形成硅化物，也就是說，形成接觸電阻減小層，以減小后續(xù)在源極和漏極上形成的金屬插塞與源極和漏極之間的接觸電阻。
[0094]本實施例中，第二半導體材料層25的厚度大于接觸電阻減小層的厚度。正因為，第二半導體材料層25內摻雜有磷離子，才使第二半導體材料層25的阻值減小。后續(xù)工藝形成的源極插塞和漏極插塞與對應的源極和漏極之間的接觸電阻值也不會受到影響。本實施例中，形成摻雜有勢皇降低離子的第二半導體材料層25的原因如下:
[0095]在形成接觸電阻減小層的退火處理的過程中，摻入第二半導體材料層25的勢皇降低離子會發(fā)生在接觸電阻減小層的固溶度值小，在第二半導體材料層25的固溶度值大的現象。因此，形成接觸電阻減小層的過程中，大量的勢皇降低離子會在接觸電阻減小層的底部邊界析出。也就是說，會在接觸電阻減小層與第二半導體材料層25的界面析出，并且在接觸電阻減小層與第二半導體材料層25的界面形成電偶極子(dipole)層，該電偶極子層會產生一個和電子運動方向相同的電場，從而降低了第二半導體材料層25內的載流子向金屬躍迀的勢皇寬度和高度至載流子可以直接向金屬躍進，也就是說，降低了肖特基勢皇寬度和肖特基勢皇高度(Schottky Barrier Height，ΦΒη)，進而降低了后續(xù)形成的N型鰭式場效應晶體管的源極和漏極上的寄生電阻P C，提高了后續(xù)形成的N型鰭式場效應晶體管的性能。
[0096]需要說明的是，(I)摻入第二半導體材料層的勢皇降低離子為硫離子、砸離子、砷離子和銻離子中的至少一種時，勢皇降低離子的劑量為大于等于lE13atom/cm2且小于等于lE15atom/cm2。其中，當勢皇降低離子為一種以上的離子種類時，則勢皇降低離子的劑量為一種以上離子的總劑量。勢皇降低離子的劑量如果太大，容易在第二半導體材料層25內引入過多的晶格缺陷，從而影響后續(xù)形成的N型鰭式場效應晶體管的性能。勢皇降低離子的劑量如果太小，降低了后續(xù)形成的N型鰭式場效應晶體管的源極和漏極上的寄生電阻的效果不是最佳。
[0097](2)如果勢皇降低離子為鍺離子，則摻入鍺離子的第二半導體材料層25在退火工藝不容易形成金屬硅化物層。因此，摻入至第二半導體材料層25的鍺離子的劑量要小。本實施例為大于等于lE13atom/cm2且小于等于lE14atom/cm 2。如果摻入第二半導體材料層25的鍺離子的劑量太大，除了會在第二半導體材料層25內引入過多的缺陷外，還不利于后續(xù)金屬硅化物的形成。如果摻入第二半導體材料層25的鍺離子的劑量太小降低了后續(xù)形成的N型鰭式場效應晶體管的源極和漏極上的寄生電阻的效果不是最佳。
[0098](3)如果勢皇降低離子為鍺離子與其他勢皇降低離子的混合物，則勢皇降低離子的總劑量為大于等于lE13atom/cm2且小于等于lE15atom/cm2。其中，相對于其他勢皇降低離子，鍺離子的劑量的含量最少。
[0099](4)為什么不在第一半導體材料層中摻雜勢皇降低離子的原因如下:只有在形成硅化物的快速熱退火處理的過程中，勢皇降低離子只在接觸電阻減小層與第二半導體材料層的界面析出，并且在接觸電阻減小層與第二半導體材料層的界面形成電偶極子。因此，如果在第一半導體材料層中摻雜勢皇降低離子，并不會被析出，從而也不會產生電偶極子。
[0100]當然，其他實施例中，接觸電阻減小層的厚度等于第二半導體材料層的厚度也屬于本發(fā)明的保護范圍。則形成接觸電阻減小層的過程中，大量的勢皇降低離子會在接觸電阻減小層的底部邊界析出。也就是說，會在接觸電阻減小層與第一半導體材料層24的界面析出，并且在接觸電阻減小層與第一半導體材料層24的界面形成電偶極子(dipole)層，該電偶極子層會產生一個和電子運動方向相同的電場，從而降低了第一半導體材料層24內的載流子向金屬躍迀的勢皇寬度，也就是說，降低了肖特基勢皇寬度，進而降低了后續(xù)形成的N型鰭式場效應晶體管的源極和漏極上的寄生電阻，提高了后續(xù)形成的N型鰭式場效應晶體管的性能。也屬于本發(fā)明的保護范圍。
[0101]參考圖11，本發(fā)明還提供一種N型鰭式場效應晶體管，包括:
[0102]具有鰭部21的半導體襯底20 ;
[0103]橫跨所述鰭部21的柵極結構(圖未示);
[0104]位于所述鰭部21表面的摻雜有源漏離子的第一半導體材料層24 ;
[0105]位于所述第一半導體材料層24上的接觸電阻減小層；
[0106]所述接觸電阻減小層的底部界面具有電偶極子層。
[0107]本實施例中，所述電偶極子層包括硫離子、砸離子、砷離子、銻離子和鍺離子中的至少一種的電偶極子層。
[0108]本實施例中，所述接觸電阻減小層的材料為金屬硅化物。
[0109]本實施例中，所述第一半導體材料層24的材料為娃或碳化娃。
[0110]本實施例中，所述接觸電阻減小層與所述第一半導體材料層24之間具有第二半導體材料層25，所述第二半導體材料層25的材料為摻雜有磷離子的硅或碳化硅。
[0111]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
【主權項】
1.一種N型鰭式場效應晶體管的形成方法，其特征在于，包括: 提供半導體襯底，所述半導體襯底具有鰭部； 形成橫跨所述鰭部的柵極結構； 在所述鰭部表面形成摻雜有源漏離子的第一半導體材料層； 在所述第一半導體材料層上形成摻雜有勢皇降低離子的第二半導體材料層； 在所述第二半導體材料層上形成金屬層； 對所述金屬層進行退火處理，形成接觸電阻減小層。2.如權利要求1所述的方法，其特征在于，所述摻雜有勢皇降低離子的第二半導體材料層的形成方法包括: 在所述第一半導體材料層上原位摻雜生長有勢皇降低離子的第二半導體材料層，或者， 在所述第一半導體材料層上外延生長第二半導體材料層； 對所述外延生長的第二半導體材料層進行勢皇降低離子注入。3.如權利要求1所述的方法，其特征在于，所述勢皇降低離子包括硫離子、砸離子、砷離子、銻離子和鍺離子中的至少一種。4.如權利要求1所述的方法，其特征在于，所述勢皇降低離子為硫離子、砸離子、砷離子、銻離子中的至少一種時，所述勢皇降低離子摻雜劑量為大于等于lE13atom/cm2且小于等于 lE15atom/cm2; 所述勢皇降低離子為鍺離子時，所述勢皇降低離子摻雜劑量為大于等于lE13atom/cm2且小于等于lE14atom/cm2。5.如權利要求1所述的方法，其特征在于，形成第二半導體材料層的過程還包括對所述第二半導體材料層摻雜有磷離子。6.如權利要求5所述的方法，其特征在于，所述磷離子的摻雜劑量大于所述勢皇降低離子的摻雜劑量。7.如權利要求1所述的方法，其特征在于，所述第一半導體材料層和第二半導體材料層的材料為硅或碳化硅。8.如權利要求7所述的方法，其特征在于，所述接觸電阻減小層的材料為金屬硅化物。9.如權利要求1所述的方法，其特征在于，形成所述柵極結構步驟之后，形成第一半導體材料層的步驟之前還包括: 在所述鰭部周圍形成鰭部側墻； 降低所述鰭部側墻的高度至預設高度。10.如權利要求9所述的方法，其特征在于，所述預設高度為大于等于原始鰭部高度的三分之一且小于等于原始鰭部高度的三分之二。11.一種N型鰭式場效應晶體管，包括: 具有鰭部的半導體襯底； 橫跨所述鰭部的柵極結構； 位于所述鰭部表面的摻雜有源漏離子的第一半導體材料層； 位于所述第一半導體材料層上的接觸電阻減小層； 其特征在于，所述接觸電阻減小層的底部界面具有電偶極子層。12.如權利要求11所述的晶體管，其特征在于，所述電偶極子層包括硫離子、砸離子、砷離子、銻離子和鍺離子中的至少一種的電偶極子層。13.如權利要求11所述的晶體管，其特征在于，所述接觸電阻減小層的材料為金屬硅化物。14.如權利要求11所述的晶體管，其特征在于，所述第一半導體材料層的材料為硅或碳化娃。15.如權利要求11所述的晶體管，其特征在于，所述接觸電阻減小層與所述第一半導體材料層之間具有第二半導體材料層，所述第二半導體材料層的材料為摻雜有磷離子的硅或碳化硅。
【文檔編號】H01L21/28GK105826188SQ201510005631
【公開日】2016年8月3日
【申請日】2015年1月6日
【發(fā)明人】李勇, 居建華, 陳林林
【申請人】中芯國際集成電路制造(上海)有限公司