專利名稱：用于高-k金屬柵極技術的增強柵極替換工藝的制作方法
技術領域：
本發(fā)明一般地涉及半導體技術領域，更具體地來說，涉及半導體器件及其制造方法。
背景技術：
半導體集成電路(IC)工業(yè)經歷了快速發(fā)展。IC材料和設計方面的技術進步產生了多個IC時代，其中，每一代都比前一代具有更小和更復雜的電路。然而，這些進步增加了加工和制造IC的復雜性，并且對于將被實現(xiàn)的這些進步，需要IC加工和制造的類似發(fā)展。在集成電路演進的過程中，在幾何尺寸(即，可以使用制造工藝制造的最小組件(或線))減小的同時，功能密度(即，每單位芯片面積上的互連器件的數(shù)量)通常增加。為了增強IC的性能，近年來使用金屬柵極晶體管。然而，形成金屬柵極晶體管的傳統(tǒng)方法可能復雜并且昂貴。例如，NMOS和PMOS柵極可能要求其本身的形成工藝，這不僅由于增加的復雜性增加了制造成本，而且還導致潛在工藝缺陷和不均勻性問題。因此，雖然制造金屬柵極晶體管的現(xiàn)有方法通常足夠用于實現(xiàn)其期望目的，但是現(xiàn)有方法不能在所有方面都完全令人滿意。

發(fā)明內容
本公開內容的一種寬泛形式涉及半導體器件。半導體器件包括:襯底；NM0S柵極，設置在襯底上方，其中， OS柵極包括:高-k柵極介電層、設置在高_k柵極介電層上方的第一保護層、以及設置在第一保護層上方的第二保護層，并且其中，第一保護層和第二保護層被配置成共同調節(jié)NMOS柵極的功函；以及PMOS柵極，設置在襯底上方，其中，PMOS柵極包括:高_k柵極介電層、以及設置在高_k柵極介電層上方的第三保護層，并且其中，第三保護層被配置成調節(jié)PMOS柵極的功函。在一些實施例中，第三保護層是第二保護層的氧化形式。在一些實施例中，第二保護層包括氮化鈦；以及第三保護層包括氮氧化鈦。在一些實施例中，第一保護層包括氧化鑭。在一些實施例中，高_k柵極介電層的介電常數(shù)大于二氧化硅的介電常數(shù)。在一些實施例中，NMOS柵極和PMOS柵極中的每個都包括金屬柵電極。在一些實施例中，金屬柵電極包括設置在第二保護層和第三保護層上方的功函金屬層。本公開內容的另一寬泛形式涉及半導體結構。半導體結構包括:nFET晶體管和PFET晶體管，其中:nFET晶體管包括:高_k柵極介電層；以及形成在高_k柵極介電層上方的nFET功函層，nFET功函層包括金屬氧化物成分和金屬氮化物成分；以及pFET晶體管包括:高_k柵極介電層；以及在高_k柵極介電層上方形成的pFET功函層，pFET功函層包括金屬氮氧化物成分。在一些實施例中，金屬氧化物成分包含氧化鑭。
在一些實施例中，金屬氮化物成分包括氮化鈦。在一些實施例中，金屬氮氧化物成分包括氮氧化鈦。在一些實施例中，高_k柵極介電層的介電常數(shù)大于二氧化硅的介電常數(shù)；以及nFET晶體管和pFET晶體管包括分別形成在nFET功函層和pFET功函層上方的金屬柵電極。在一些實施例中，nFET和pFET晶體管的金屬柵電極包括形成在nFET功函層和PFET功函層上方的額外功函金屬層。本公開內容的又一寬泛形式涉及制造半導體器件的方法。該方法包括:在襯底上方形成高-k介電層；在高_k介電層的一部分上方形成第一保護層；在第一保護層和高_k介電層上方形成第二保護層；在第二保護層上方形成偽柵電極層；圖案化偽柵電極層、第二保護層、第一保護層、以及高_k介電層，以形成NMOS柵極和PMOS柵極，其中，NMOS柵極包括第一保護層，并且PMOS柵極沒有第一保護層；去除PMOS柵極的偽柵電極層，從而暴露PMOS柵極的第二保護層；以及將PMOS柵極的第二保護層轉換為第三保護層。在一些實施例中，第一保護層包括氧化鑭。在一些實施例中，第二保護層包括氮化鈦。 在一些實施例中，第三保護層包括氮氧化鈦。在一些實施例中，轉換包括對PMOS柵極的第二保護層實施氧處理工藝。在一些實施例中，該方法進一步包括，在轉換之后:去除NMOS柵極的偽柵電極層；在NMOS柵極的第二保護層和PMOS柵極的第三保護層上方形成導電材料；以及對導電材料實施拋光工藝。在一些實施例中，高_k柵極介電層的介電常數(shù)大于二氧化硅的介電常數(shù)；以及偽柵電極層包含多晶硅。


當結合附圖進行閱讀時，通過以下詳細描述更好地理解本公開內容的多個方面。應該強調的是，根據工業(yè)中的標準實踐，各個部件沒有按比例繪制。事實上，為了論述的清楚起見，各個部件的尺寸可以任意增加或減小。圖1是示出根據本公開內容的多個方面的制造半導體器件的方法的流程圖；以及圖2至圖9示出根據圖1的方法的處于各個制造階段的半導體器件的橫截面圖。
具體實施例方式應該理解，以下公開內容提供用于實現(xiàn)多個實施例的不同部件的多個不同實施例或實例。以下描述組件和布置的特定實例，以簡化本公開內容。當然，這些僅是實例并不旨在限定。例如，在以下說明中，第一部件形成在第二部件上方或上可以包括第一部件和第二部件直接接觸形成的實施例，并且還可以包括額外的部件可以形成在第一部件和第二部件之間，使得第一部件和第二部件可以不直接接觸的實施例。另外，本公開內容可以在多個實例中重復參考數(shù)字和/或字母。該重復用于簡單和清楚的目的，并且其本身沒有指定所論述的多個實施例和/或結構之間的關系。圖1示出用于制造半導體器件的方法20的流程圖。圖2至圖9是在多個制造階段期間的半導體器件的示意性部分橫截面?zhèn)纫晥D。半導體器件可以包括集成電路(IC)芯片、芯片上系統(tǒng)(SoC)、或其部分，半導體器件可以包括多種無源微電子器件和有源微電子器件，諸如:電阻器、電容器、電感器、二極管、金屬氧化物半導體場效應晶體管(M0SFET)、互補金屬氧化物半導體(CMOS)晶體管、雙極結型晶體管(BJT)、橫向擴散MOS (LDMOS)晶體管、大功率MOS晶體管、或其他類型的晶體管。應該理解，為了更好地理解本公開內容的創(chuàng)造性概念，簡化了圖2-圖9。從而，應該注意，可以在圖1的方法20之前、之間、以及之后提供額外工藝，并且在此僅簡單地描述一些其他工藝。參考圖1，方法20包括框22，其中，在襯底上方形成高-k介電層。方法20包括框24，其中，在高-k介電層的一部分上方形成第一保護層。在一些實施例中，第一保護層包括氧化鑭。方法20包括框26，其中，在第一保護層和高-k介電層上方形成第二保護層。在一些實施例中，第二保護層包括氮化鈦。方法20包括框28，其中，在第二保護層上方形成偽柵電極層。在一些實施例中，偽柵電極層包括多晶硅。方法20包括框30，其中，圖案化偽柵電極層、第二保護層、第一保護層、以及高_k介電層以形成NMOS柵極和PMOS柵極。NMOS柵極包括第一保護層，并且PMOS柵極沒有第一保護層。方法20包括框32，其中，去除PMOS柵極的偽柵電極層，從而暴露PMOS柵極的第二保護層。方法20包括框34，其中，PMOS柵極的第二保護層被轉換為第三保護層。在一些實施例中，轉換包括氧處理，并且第三保護層包括氮氧化鈦。參考圖2，根據圖1的方法20制造半導體器件35。半導體器件35具有襯底40。襯底40是摻雜有諸如硼的P-型摻雜劑的硅襯底(例如，P-型襯底)?？蛇x地，襯底40可以是另一種合適的半導體材料。例如，襯底40可以是摻雜有諸如磷或砷的N-型摻雜劑的硅襯底(N-型襯底)?？蛇x地，襯底40可以由以下材料制成:一些其他合適元素半導體，諸如，金剛石或鍺；合適的化合物半導體，諸如，碳化硅、砷化銦、或磷化銦；或合適的合金半導體，諸如，碳化硅鍺、磷砷化鎵、或磷化鎵銦。而且，襯底40可以包括外延層(印i層)，可以產生應變以提高性能，并且可以包括絕緣體上硅(SOI)結構。返回參考圖2，在襯底40中形成淺溝槽隔離(STI)部件45。通過在襯底45中蝕刻凹槽(或溝槽)并且凹槽填充有介電材料來形成STI部件45。在本實施例中，STI部件45的介電材料包括氧化硅。在可選實施例中，STI部件45的介電材料可以包括:氮化硅、氮氧化硅、摻氟硅化物(FSG)、和/或本領域中已知的低_k介電材料。在其他實施例中，可以代替或與STI部件45結合形成深溝槽隔離(DTI)部件。此后，在襯底40上方可選地形成界面層50。界面層50通過原子層沉積(ALD)工藝形成并且包括氧化硅(SiO2)。然后,在界面層50上方形成柵極介電層60。柵極介電層60通過ALD工藝形成。柵極介電層60包括高_k介電材料。高_k介電材料是介電常數(shù)大于SiO2的介電常數(shù)的材料，該高k介電材料的介電常數(shù)約為4。在實施例中，柵極介電層60包括氧化鉿(HfO2)，該柵極介電層的介電常數(shù)在約18至約40的范圍內。在可選實施例中，柵極介電層60可以包括:Zr02、Y2O3> La2O5' Gd2O5' TiO2, Ta2O5' HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO,HfTaO、以及SrTiO中的一種。在柵極介電層60的一部分上方形成保護層70。保護層70的形成包括一次或多次沉積和圖案化工藝。在一些實施例中，保護層70包括氧化鑭材料(LaOx，其中，X是整數(shù))。在預定形成NMOS晶體管的襯底40的區(qū)域上方形成保護層70。保護層的LaOx材料幫助調節(jié)NMOS晶體管的柵極功函。用于保護層70的合適材料可以是稀土氧化物，諸如，La0x、Gd0x、DyOx、或ErOx。保護層70具有厚度80。在一些實施例中，厚度80在約5埃至約20埃的范圍內。在保護層70和柵極介電層60上方形成保護層90。在一些實施例中，保護層90包括氮化鈦(TiN)材料。形成在保護層70上方的保護層90的該部分和保護層70共同用于調節(jié)NMOS晶體管的柵極功函。保護層90還用作隨后工藝的蝕刻停止層。另外，保護層90可以防止不期望的金屬擴散。保護層90具有厚度100。在一些實施例中，厚度100在約10埃到約50埃的范圍內。參考圖3，形成柵極結構120A-120B。在襯底40的NMOS區(qū)上方形成柵極結構120A，并且在襯底40的PMOS區(qū)上方形成柵極結構120B。從而，柵極結構120A是NMOS柵極，并且柵極結構120B是PMOS柵極。柵極結構120A-120B分別包括:柵電極130A和130B、硬掩模140A和140B、以及隔離件150A和150B。柵極結構120A-120B的形成可以包括沉積柵電極層130，并且此后通過圖案化的硬掩模140A和140B圖案化柵電極層130及其下面的層。柵電極130A-130B是偽柵電極。在一些實施例中，柵電極130A-130B包括多晶硅材料。硬掩模140A-140B包括介電材料，諸如氧化硅或氮化硅。柵極隔離件150A-150B包括介電材料。在一些實施例中，柵極隔離件150A-150B包括氮化娃。在可選實施例中,柵極隔離件150A-150B可以包括:氧化硅、碳化硅、氮氧化硅、或其組合。此后，在襯底40的NMOS和PMOS部分中分別形成重摻雜的源極區(qū)和漏極區(qū)200A和200B(還稱為S/D區(qū))?？梢酝ㄟ^本領域中已知的離子注入工藝或擴散工藝形成S/D區(qū)200A-200B?？梢允褂弥T如磷或砷的N-型摻雜劑形成NMOS S/D區(qū)200A，并且可以使用諸如硼的P-型摻雜劑形成PMOS S/D區(qū)200B。如圖3所示，S/D區(qū)200A-200B分別與柵極隔離件150A-150B的外部邊界對準。由于不要求光刻工藝來限定S/D區(qū)200A-200B的面積或邊界，所以可以說是以“自對準”的方式形成S/D區(qū)200A-200B。對半導體器件35實施一次或多次退火工藝，以激活S/D區(qū)200A-200B。還應該理解，在一些實施例中，在形成柵極隔離件之前，在襯底的NMOS和PMOS區(qū)中形成輕摻雜的源極/漏極(LDD)區(qū)。為了簡單，這里沒有具體示出LDD區(qū)?，F(xiàn)在參考圖4，在襯底40和柵極結構120上方形成層間(inter-layer或inter-level)介電(ILD)層220。ILD層220可以通過化學汽相沉積(CVD)、高密度等離子體CVD、旋涂、濺射、或其他合適方法來形成。在實施例中，ILD層220包括氧化硅。在其他實施例中，ILD層220可以包括氮氧化硅、氮化硅、或低_k材料。參考圖5A，對ILD層220實施化學機械拋光(CMP)工藝230，以暴露柵極結構120A-120B的偽柵電極的頂面。通過CMP工藝230去除硬掩模140A-140B。在CMP工藝230之后，柵極結構120A-120B的頂面與柵極結構120A-120B的一側上方的ILD層220的頂面
基本共面。為了提供更清楚和詳細的制造工藝，圖5B示出在不同方向上截取的半導體器件35的示意性部分橫截面?zhèn)纫晥D，并且圖5C示出半導體器件35的示意性部分俯視圖。特別地，沿著圖5C的俯視圖的虛線A-A'截取圖5A的橫截面圖，并且沿著圖5C的俯視圖的虛線B-Bi截取圖5B的橫截面圖。如圖5A和圖5C中所示，柵電極130A和130B分別是NMOS柵電極和PMOS柵電極，其中，NMOS柵電極和PMOS柵電極相互隔離開。如圖5B和圖5C中所示，柵電極130A和130C分別是NMOS柵電極和PMOS柵電極，其中，NMOS柵電極和PMOS柵電極相互毗鄰或鄰接。圖6A-圖9A和圖6B-圖9B也是對應于隨后制造階段的不同橫截面?zhèn)纫晥D(類似于圖5A-圖5B的橫截面?zhèn)纫晥D)。然而，為了簡單的原因，沒有示出這些制造階段的俯視圖?，F(xiàn)在參考圖6A-圖6B，在NMOS晶體管上方形成圖案化的光刻膠掩模250，使得暴露PMOS晶體管。圖案化的光刻膠掩模250的形成可能涉及一次或多次旋涂、曝光、顯影、烘焙、以及清洗工藝(沒有必要按該順序)。此后，實施干蝕刻工藝260，以去除PMOS偽柵電極130B和130C，從而形成開口或溝槽270和271。保護層90B-90C用作蝕刻工藝260的蝕刻停止層，使得當?shù)竭_保護層90B-90C時停止蝕刻，并且在干蝕刻工藝260期間保護(即，不蝕刻)保護層90B-90C下面的層。隨后使用剝離或灰化工藝去除光刻膠掩模250。參考圖7A-圖7B，對保護層90B (在PMOS晶體管中)實施處理工藝280，從而將保護層90B-90C(如圖6A-圖6B中所示)轉換為功函層290。在一些實施例中，處理工藝280包括氧處理工藝。從而，在保護層90B-90C包含TiN的實施例中，處理工藝280將保護層90B的TiN轉換為功函層290的TiON。由于TiON是P-型金屬，所以功函層290可用于調節(jié)PMOS晶體管的柵極功函，從而實現(xiàn)理想閾值電壓。功函層290還用作隨后工藝的蝕刻停止層。使用包括02、O3或H2O的源氣體，在約200W至1000W的源功率，以及約2毫托至約5毫托的壓力下實施該氧處理工藝280。參考圖8A-圖8B，實施濕蝕刻工藝300，以去除NMOS晶體管的偽柵電極130A。偽柵電極130A的去除將開口 271轉換為比之前更大的開口 271A。換句話說，現(xiàn)在開口 271A橫跨NMOS晶體管和PMOS晶體管。保護層90A和功函層290在濕蝕刻工藝300中用作蝕刻停止層。換句話說，保護層90A的TiN材料和功函層290的TiON材料中的每個都具有對在濕蝕刻工藝300中被去除的偽柵電極130A的多晶硅材料的高蝕刻選擇性。在一些實施例中，濕蝕刻工藝300使用氫氧化四甲基銨(TMAH)作為蝕刻劑。掩模不必須用于濕蝕刻工藝300。在制造的該階段，已經形成用于NMOS晶體管和PMOS晶體管的功函層。對于NMOS晶體管，保護層90A和保護層70A共同用作功函金屬層，以調節(jié)NMOS晶體管的功函，使得可以實現(xiàn)NMOS晶體管的理想閾值電壓。對于PMOS晶體管，功函層290調節(jié)PMOS晶體管的功函，使得可以實現(xiàn)PMOS晶體管的理想閾值電壓?，F(xiàn)在參考圖9A-圖9B，通過導電材料310填充溝槽271A和270中的每個。導電材料310可以通過本領域中已知的一種或多種沉積工藝形成，例如，CVD、PVD、ALD、或其結合。導電材料310可以包括勢壘層和填充金屬層。勢壘層被配置成阻擋或減小在其下的層(例如，功函金屬層)和其上的層(例如，填充金屬層)之間的擴散。在一些實施例中，勢壘層包括TiN或TaN。填充金屬層被配置成分別用作NMOS柵電極和PMOS柵電極的主要導電部分。在一些實施例中，填充金屬層包含鋁(Al)。可選地，填充金屬層可以包含其他導電材料，諸如，鎢(W)、銅(Cu)、或其組合。在其他實施例中，可以在勢壘層和填充金屬層之間形成浸潤層(wetting layer)(例如,包含Ti)。為了簡單起見,在此不特別說明勢魚層、浸潤層、以及填充金屬層。應該理解，NMOS和PMOS晶體管的功函分別被配置為基于保護層90A-70A和290的初始值。這些保護層的厚度可以指示功函值。然而，在期望進一步調節(jié)功函值的實施例中，可以在沉積導電材料310之前,在保護層90A和290上方形成額外功函金屬層。額外功函金屬層可以是N-型功函金屬，例如，該額外功函金屬層可以包含:TiAl、TiAlN, TaC、TaCN、或TaSiN。額外功函金屬層可以是P-型功函金屬，例如，額外功函金屬層可以包含:TiN、W、WN、或 WA1。如果形成N-型額外功函金屬層，則最終結果是NMOS晶體管更偏向于N-型，并且PMOS晶體管不太偏向于P-型(因為N-型額外功函金屬層“取消了”保護層290的P-型性質)。相反地，如果形成P-型額外功函金屬層，則最終結果是PMOS晶體管更偏向于P-型，并且NMOS晶體管不太偏向于N-型(因為P-型額外功函金屬層“取消了”保護層90A和70A的N-型性質)。以此方式，可以進一步調節(jié)NMOS和PMOS晶體管的功函值。然后，實施拋光工藝320，以平坦化導電材料310的暴露表面。實施拋光工藝320，直到導電材料310的暴露表面與ILD層220的暴露表面基本共面為止。在一些實施例中，拋光工藝320包括CMP工藝。由于NMOS和PMOS晶體管“共享”相同填充金屬層，所以單個CMP工藝足以平坦化填充金屬層的表面。應該理解，可以實施額外工藝，以完成半導體器件35的制造。例如,這些額外工藝可以包括:沉積鈍化層、形成接觸件、以及形成互連結構(例如，線和通孔、金屬層、以及層間介電層，提供與包括所形成的金屬柵極的器件的電互連)。為了簡單起見，在此不描述這些額外工藝。還應該理解，可以根據設計需要和制造要求結合上述多個實施例的一些制造工藝?；谝陨险撌?，可以看出，本公開內容提供優(yōu)于傳統(tǒng)方法的優(yōu)點。然而，應該理解，其他實施例可以提供額外優(yōu)點，并且不是所有優(yōu)點都必須在此公開，并且不是所有實施例都要具備特定優(yōu)點。一個優(yōu)點在于，可以省去額外干蝕刻工藝(即，不再需要)。在傳統(tǒng)柵極替換制造工藝中，分別去除NMOS偽柵電極和PMOS偽柵電極。換句話說，使用一次干蝕刻工藝以去除PMOS晶體管的偽柵電極，并且使用不同的干蝕刻工藝去除NMOS晶體管的偽柵電極。每次干蝕刻工藝都可能涉及多個工藝步驟，并且可以需要使用昂貴制造工具。因此，如果可能，期望減小或消除干蝕刻工藝的使用。根據本公開內容的實施例，僅使用一次干蝕刻工藝(以去除PMOS晶體管的偽柵電極)。使用濕蝕刻工藝以去除NMOS晶體管的偽柵電極，然而，該步驟在現(xiàn)有方法中要求干蝕刻工藝。濕蝕刻工藝比干蝕刻工藝更簡單并且更便宜，從而與傳統(tǒng)制造方法相比，本公開內容允許制造更簡單和更便宜。另一個優(yōu)點在于，本公開內容的實施例要求單次拋光工藝(而不是如在傳統(tǒng)制造工藝中的兩次獨立拋光工藝)以平坦化金屬柵電極表面。如上所述，現(xiàn)有金屬柵極制造方法分別形成金屬柵極。更詳細地，在去除PMOS偽柵電極之后，實施多次沉積工藝，以形成PMOS功函金屬組件和填充金屬組件作為PMOS金屬柵電極(代替PMOS偽柵電極)。然后，實施諸如CMP工藝的拋光工藝以平坦化PMOS金屬柵電極表面。當該拋光工藝完成時，實施類似過程，以形成NMOS金屬柵電極代替NMOS偽柵電極，并且然后實施另一次拋光工藝，以平坦化NMOS金屬柵電極表面。從而，現(xiàn)有金屬柵極制造方法需要兩次獨立拋光工藝:一次是拋光PMOS金屬柵極,并且另一次是拋光NMOS金屬柵極。相比較，根據本公開內容的實施例，在同一工藝中形成用于PMOS和NMOS晶體管的金屬柵電極(填充金屬部分)。實施單次拋光工藝，以平坦化NMOS和PMOS金屬柵電極的表面。因此，可以消除額外拋光工藝，進一步減少制造成本并且縮短工藝時間。而且，由于NMOS和PMOS晶體管“共享”金屬柵電極的相同部分(而不是功函金屬層)并且“共享”同一拋光工藝，所以增加了工藝均勻性。例如，PMOS和NMOS晶體管之間的柵極高度差異(由于不同拋光工藝)會大幅減小或消除。以上概述了多個實施例的特征，使得本領域技術人員可以更好地理解以下詳細說明。本領域技術人員將想到，他們可以容易地使用本公開內容作為基礎來設計或修改用于實現(xiàn)與在此介紹的實施例的相同的目的和/或實現(xiàn)與其相同的優(yōu)點的其他工藝和結構。本領域技術人員還應該認識到，這樣的等效結構不脫離本公開內容的主旨和范圍，并且他們可以在不脫離本公開內容的主旨和范圍的情況下，在其中進行多種改變、替換和更改。
權利要求
1.一種半導體器件，包括: 襯底； NMOS柵極，設置在所述襯底上方，其中，所述NMOS柵極包括:高_k柵極介電層；第一保護層，設置在所述高_k柵極介電層上方；以及第二保護層，設置在所述第一保護層上方，并且其中，所述第一保護層和第二保護層被配置成共同調節(jié)所述NMOS柵極的功函；以及PMOS柵極，設置在所述襯底上方，其中，所述PMOS柵極包括:高_k柵極介電層；以及第三保護層，設置在所述高-k柵極介電層上方，并且其中，所述第三保護層被配置成調節(jié)所述PMOS柵極的功函。
2.根據權利要求1所述的半導體器件，其中，所述第三保護層是所述第二保護層的氧化形式。
3.根據權利要求2所述的半導體器件，其中: 所述第二保護層包括氮化鈦；以及 所述第三保護層包括氮氧化鈦。
4.根據權利要求1所述的半導體器件，其中，所述第一保護層包括氧化鑭。
5.根據權利要求1所述的半導體器件，其中，所述高_k柵極介電層的介電常數(shù)大于二氧化硅的介電常數(shù)。
6.根據權利要求1所述的半導體器件，其中，所述NMOS柵極和所述PMOS柵極中的每個都包括金屬柵電極。
7.根據權利要求6所述的半導體器件，其中，所述金屬柵電極包括:設置在所述第二保護層和第三保護層上方的功函金屬層。
8.—種半導體結構,包括: nFET晶體管和pFET晶體管，其中: 所述nFET晶體管包括: 高_k柵極介電層；以及 nFET功函層，形成在所述高_k柵極介電層上方，所述nFET功函層包括金屬氧化物成分和金屬氮化物成分；以及所述pFET晶體管包括: 高_k柵極介電層；以及 PFET功函層，形成在所述高_k柵極介電層上方，所述pFET功函層包括金屬氮氧化物成分。
9.根據權利要求8所述的半導體器件，其中，所述金屬氧化物成分包含氧化鑭。
10.一種制造半導體器件的方法，包括: 在襯底上方形成高_k介電層； 在所述高-k介電層的一部分上方形成第一保護層； 在所述第一保護層和所述高-k介電層上方形成第二保護層； 在所述第二保護層上方形成偽柵電極層； 圖案化所述偽柵電極層、所述第二保護層、所述第一保護層、以及所述高-k介電層，以形成NMOS柵極和PMOS柵極，其中，所述NMOS柵極包括所述第一保護層，并且所述PMOS柵極沒有所述第一保護層；去除所述PMOS柵極的所述偽柵電極層，從而暴露所述PMOS柵極的所述第二保護層；以 及將所述PMOS柵極的所 述第二保護層轉換為第三保護層。
全文摘要
本公開內容提供一種制造半導體器件的方法。在襯底上方形成高-k介電層。在高-k介電層的一部分上方形成第一保護層。在第一保護層和高-k介電層上方形成第二保護層。在第二保護層上方形成偽柵電極層。圖案化偽柵電極層、第二保護層、第一保護層、以及高-k介電層，以形成NMOS柵極和PMOS柵極。NMOS柵極包括第一保護層，并且PMOS柵極沒有第一保護層。去除PMOS柵極的偽柵電極層，從而暴露PMOS柵極的第二保護層。PMOS柵極的第二保護層被轉換為第三保護層。本發(fā)明還提供了用于高-k金屬柵極技術的增強柵極替換工藝。
文檔編號H01L21/8238GK103165606SQ20121010722
公開日2013年6月19日 申請日期2012年4月12日 優(yōu)先權日2011年12月16日
發(fā)明者莊學理, 朱鳴 申請人:臺灣積體電路制造股份有限公司