Mos晶體管結(jié)構(gòu)及其制造方法
【專利摘要】本發(fā)明公開了一種MOS晶體管結(jié)構(gòu)，包括：一襯底；形成于所述襯底中的隔離體；形成于所述襯底和隔離體上的輕摻雜層；以及形成于所述輕摻雜層上的無摻雜層和柵極結(jié)構(gòu)。同時，本發(fā)明公開了一種MOS晶體管結(jié)構(gòu)的制造方法，包括：提供一襯底；在所述襯底上形成隔離體；在所述襯底和隔離體上生長外延層；所述外延層進行第一次離子注入形成輕摻雜層；在所述輕摻雜層上形成無摻雜層。本發(fā)明的技術(shù)方案消除了器件的尺寸縮小和降低功耗之間的矛盾。
【專利說明】MOS晶體管結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，特別涉及一種MOS晶體管結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]隨著集成電路在各種便攜式電子產(chǎn)品中的廣泛應(yīng)用。移動通訊、便攜式計算機和移動式多媒體設(shè)備等已經(jīng)成為增長率最高的產(chǎn)品之一，形成了巨大的市場。它們的應(yīng)用往往受到電池壽命的限制，而電池壽命的改進余地已經(jīng)不大，功耗自然的成為今后集成電路的發(fā)展需要關(guān)注的重要指標。同時，集成電路的集成度還在逐步提高，器件尺寸還需要進一步縮小，更小尺寸的器件也是今后集成電路的所追求的目標。
[0003]隨著亞微米、深亞微米、納米MOS工藝技術(shù)的發(fā)展，納米級的MOS晶體管的溝道中，因為電離雜質(zhì)很少，導致雜質(zhì)的分布隨機漲落，從而導致閾值電壓也隨空間位置隨機變化，即通常所說的摻雜隨機波動效應(yīng)(random dopant fluctuation, RDF)。另外,器件尺寸的減小導致熱載流子效應(yīng)，工作電源電壓必須降低，為了保證電路性能，閾值電壓也要隨之降低，閾值電壓的降低又導致關(guān)態(tài)漏電流的迅速增加，漏電流的增加會導致器件靜態(tài)功耗的增加。此外，MOS晶體管中的柵極長度不斷縮短，源/漏極之間的寄生電阻以及其他的寄生電容的影響逐步顯現(xiàn)。由此可見，器件尺寸的縮小和降低功耗之間存在一定的矛盾，已經(jīng)無法適應(yīng)現(xiàn)在集成電路的發(fā)展要求了。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種MOS晶體管結(jié)構(gòu)及其制造方法，以在縮小MOS器件尺寸的同時降低功耗。
[0005]為解決上述技術(shù)問題，本發(fā)明提供下一種MOS晶體管結(jié)構(gòu)，包括:
[0006]一襯底；
[0007]形成于所述襯底中的隔離體；
[0008]形成于所述襯底以及隔離體上的輕摻雜層；以及
[0009]形成于所述輕摻雜層上的無摻雜層和柵極結(jié)構(gòu)。
[0010]可選的，還包括:形成于所述隔離體兩側(cè)的源極區(qū)域和漏極區(qū)域。
[0011]可選的，所述隔離體為氧化硅，所述隔離體的厚度范圍為10nnT200nm。
[0012]可選的，所述輕摻雜層的厚度范圍為lOnnTlOOnm。
[0013]可選的,所述無摻雜層為娃,所述無摻雜層的厚度范圍為2nnT20nm。
[0014]可選的，所述無摻雜層的截面寬度小于或等于所述隔離體的截面寬度。
[0015]可選的，所述隔離體被分割為第一隔離塊和第二隔離塊，所述無摻雜層的截面寬度小于或等于所述第一隔離塊和第二隔離塊的間距。
[0016]本發(fā)明還提供一種MOS晶體管結(jié)構(gòu)的制造方法，包括:
[0017]提供一襯底；
[0018]在所述襯底上形成隔離體；[0019]在所述襯底和隔離體上生長外延層；
[0020]對所述外延層進行第一次離子注入形成輕摻雜層；
[0021 ] 在所述輕摻雜層上形成無摻雜層。
[0022]可選的，在所述輕摻雜層上形成無摻雜層之后，還包括:
[0023]在所述無摻雜層上形成柵極結(jié)構(gòu)；
[0024]以所述柵極結(jié)構(gòu)為掩膜對所述襯底進行第二次離子注入；
[0025]在所述柵極結(jié)構(gòu)側(cè)壁形成柵極側(cè)墻；以及
[0026]以所述柵極側(cè)墻為掩膜對所述襯底進行第三次離子注入形成源極區(qū)域和漏極區(qū)域。
[0027]可選的，所述無摻雜層的截面寬度小于或等于所述隔離體的截面寬度。
[0028]可選的，所述隔離體被分割為第一隔離塊和第二隔離塊，所述無摻雜層的截面寬度小于等于所述第一隔離塊和第二隔離塊的間距。
[0029]可選的，所述外延層的厚度范圍為lOnnTlOOnm。
[0030]可選的，第二次離子注入劑量大于第一次離子注入劑量，第二次離子注入能量小于第一次離子注入能量。
[0031]可選的，所述第一次離子注入的注入能量范圍為IOkev-lOOOkev，注入劑量的范圍為 lE12/cm2-lE14/cm2。
[0032]可選的，所述第二次離子注入的注入能量范圍為Ikev-100kev，注入劑量的范圍為 lE13/cm2-lE15/cm2。
[0033]可選的,所述第三次離子注入的注入能量范圍為Ikev-IOOkev,注入劑量的范圍為 lE14/cm2-lE16/cm2。
[0034]本發(fā)明的MOS晶體管的柵極結(jié)構(gòu)下方形成無摻雜層，在源/漏極之間設(shè)置隔離體，在隔離體上源/漏極之間設(shè)置了輕摻雜層。通過無摻雜層的設(shè)置，徹底消除了 RDF效應(yīng)，在無需考慮RDF效應(yīng)的情況下，則可以將器件的尺寸做得更小。而且無摻雜層中沒有雜質(zhì)離子，減小了因為雜質(zhì)離子而引起的散射，從而使電子遷移速度更大，從而可以有效提高器件的導通電流。同時，隔離體的存在能夠阻斷源/漏之間漏電流減小靜態(tài)漏電流，從而有效降低器件的功耗。另外，通過對輕摻雜層設(shè)置不同的離子濃度可以調(diào)整器件的閾值電壓而不影響溝道的電子遷移率，在同樣的電源電壓下可以提高導通電流，從而降低器件的功耗?？梢姡褂帽景l(fā)明的技術(shù)方案，消除了器件的尺寸縮小和降低功耗之間的矛盾。這樣，就允許器件尺寸做得更小功耗可以做得更低。
【專利附圖】

【附圖說明】
[0035]圖1、為本發(fā)明實施例一的MOS晶體管制造方法各步驟中結(jié)構(gòu)剖面圖；
[0036]圖10-16為本發(fā)明實施例二的MOS晶體管制造方法各步驟中結(jié)構(gòu)剖面圖；
[0037]圖17-28為本發(fā)明實施例三的MOS晶體管制造方法各步驟中結(jié)構(gòu)剖面圖。
【具體實施方式】
[0038]為了使本發(fā)明的目的，技術(shù)方案和優(yōu)點更加清楚，下面結(jié)合附圖來進一步做詳細說明。[0039]本發(fā)明的核心思想在于，在MOS柵極結(jié)構(gòu)下方形成無摻雜層，并在源/漏極之間設(shè)置隔離體，在隔離體上源/漏極之間設(shè)置了輕摻雜層。通過無摻雜層的設(shè)置，徹底消除了RDF效應(yīng)，在無需考慮RDF效應(yīng)的情況下，可以將器件的尺寸做得更小。另外，隔離體的存在能夠阻斷源/漏之間漏電流減小靜態(tài)漏電流，從而有效降低器件的功耗。通過輕摻雜層設(shè)置不同的摻雜濃度，可以調(diào)整器件的閾值電壓而不影響溝道的電子遷移率，在同樣的電源電壓下可以提高導通電流，從而降低器件的功耗。使用本發(fā)明的技術(shù)方案，消除了器件的尺寸縮小和降低功耗之間的矛盾。
[0040]實施例一
[0041 ] 如圖9所示，本實施例中的MOS晶體管結(jié)構(gòu)100包括:
[0042]襯底101 ;
[0043]形成于所述襯底101中的隔離體，所述隔離體包括第一隔離塊102a和第二隔離塊102b ；
[0044]形成于所述襯底101和所述隔離體上的輕摻雜層104 ；
[0045]形成于所述隔離體兩側(cè)的源極區(qū)域109和漏極區(qū)域110 ；
[0046]形成于所述輕摻雜層104上的無摻雜層105 ；
[0047]形成于所述無摻雜層105上的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵極氧化層106和柵極107 ;以及
[0048]形成于所述柵極結(jié)構(gòu)兩側(cè)的柵極側(cè)墻108。
[0049]其中，所述無摻雜層105的截面寬度小于或等于所述第一隔離塊102a和第二隔離塊102b的間距，以抑制源/漏極距離太近導致的短溝道效應(yīng)。
[0050]下面結(jié)合圖1至圖9對本發(fā)明實施例一的MOS晶體管結(jié)構(gòu)的制造方法的各步驟進行詳細說明。
[0051]如圖1和圖2所示，首先，提供一襯底101，在所述襯底101上沉積形成隔離層102，所述隔離層102優(yōu)選為氧化硅。然后，刻蝕去除部分隔離層102形成隔離體，所述隔離體包括第一隔離塊102a和第二隔離塊102b。所述第一隔離塊102a和第二隔離塊102b的厚度范圍為10nm?200nm。
[0052]接著，如圖3和圖4所示，在所述襯底101上外延生長形成外延層103，再采用化學機械研磨方法平坦化外延層103，平坦化后所述外延層103仍覆蓋所述第一隔離塊102a和第二隔離塊102b，S卩，所述外延層103的最大厚度要大于第一隔離塊102a和第二隔離塊102b的厚度，所述外延層103最大厚度的范圍為lOnnTlOOnm。
[0053]接著，如圖5所示，對所述外延層103進行第一次離子注入，在外延層103內(nèi)成輕摻雜層104，本實施例中所述輕摻雜層104的厚度等于外延層103與第一隔離塊102a/第二隔離塊102b的高度差。通過調(diào)整輕摻雜層104的離子濃度就可以實現(xiàn)對閾值電壓的調(diào)整，離子濃度越高，閾值電壓越高，反之，離子濃度越低，閾值電壓變低。因為輕摻雜層104是用于調(diào)整閾值電壓，優(yōu)選的，第一次離子注入的劑量要小，為了形成一定深度輕摻雜層104，第一次離子注入的能量要大。本實施例中，第一次離子注入的能量范圍為IOkev?lOOOkev，注入的劑量范圍為lE12/cnTlE14/cm2。
[0054]接著，如圖6所示，采用外延生長法在所述輕摻雜層104上形成無摻雜層薄膜，并刻蝕去除部分無摻雜層薄膜，從而在所述第一隔離塊102a和第二隔離塊102b之間對應(yīng)的輕摻雜層104上保留部分的無摻雜層薄膜，保留下來的無摻雜層薄膜即為無摻雜層105，所述無摻雜層105也可稱為非摻雜層。為了抑制源/漏極距離太近導致的短溝道效應(yīng)，優(yōu)選的，所述無摻雜層105的截面寬度LI小于等于所述第一隔離塊102a和第二隔離塊102b的間距(截面距離)L2，圖中示出的為LI等于L2的情況。其中無摻雜層105的厚度范圍為2nm?20nmo
[0055]接著，如圖7所示，在所述無摻雜層105上形成柵極氧化層106和柵極107，所述柵極氧化層106和柵極107共同組成柵極結(jié)構(gòu)。
[0056]接著，如圖8所示，以柵極結(jié)構(gòu)為掩膜，對所述輕摻雜層104進行第二次離子注入，形成輕摻雜漏區(qū)(LDD) 104a、104b。
[0057]接著，在所述柵極結(jié)構(gòu)兩側(cè)形成柵極側(cè)墻108，再以柵極側(cè)墻108為掩膜，對所述襯底進行第三次離子注入，形成源極區(qū)域109和漏極區(qū)域110。至此，形成了如圖9所示的MOS晶體管結(jié)構(gòu)100。
[0058]其中，所述第二次離子注入的劑量大于第一次離子注入的劑量，第二次離子注入的能量小于第一次離子注入能量。優(yōu)選的，第二次離子注入的能量范圍為Ikev?lOOkev，注入劑量范圍為lE13/cnTlE15/cm2 ;第三次離子注入的能量范圍為Ikev?lOOkev，注入劑量范圍為 lE14/cm2?lE16/cm2。
[0059]本實施例中，將隔離體分為第一隔離塊102a和第二隔離塊102b，允許輕摻雜層104連接到襯底101上，使碰撞電離產(chǎn)生的電荷可以通過襯底被及時轉(zhuǎn)移走，從而可以有效抑制浮體效應(yīng)。
[0060]實施例二
[0061 ] 如圖16所示，本實施例中的MOS晶體管結(jié)構(gòu)200包括:
[0062]襯底201 ；
[0063]形成于所述襯底201中的隔離體202 ；
[0064]形成于所述襯底201、所述隔離體202上的輕摻雜層204 ；
[0065]形成于所述隔離體202兩側(cè)的源極區(qū)域209和漏極區(qū)域210 ；
[0066]形成于所述輕摻雜層204上的無摻雜層205 ；
[0067]形成于所述無摻雜層205上的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵極氧化層207和柵極208 ；以及
[0068]形成于所述柵極結(jié)構(gòu)兩側(cè)的柵極側(cè)墻209。
[0069]其中，所述無摻雜層205的截面寬度小于或等于所述隔離體202截面寬度。
[0070]下面結(jié)合圖10至圖16對本發(fā)明實施例二中的MOS晶體管結(jié)構(gòu)的制造方法的各步驟進行詳細說明。
[0071]如圖10所示，首先，提供一襯底201，在所述襯底201沉積形成隔離層，并刻蝕去除部分隔離層，形成隔離體202。本實施例中所述隔離體202為一整體結(jié)構(gòu)，并未分割成兩部分。所述隔離體202優(yōu)選為氧化硅，所述隔離體202的厚度范圍為？
[0072]接著，如圖11所示，在所述襯底201上形成外延層203，再采用化學機械研磨方法平坦化外延層203。平坦化后所述外延層203仍要覆蓋隔離體202。
[0073]接著，如圖12所示，對所述外延層203進行第一次離子注入，在外延層203內(nèi)形成輕摻雜層204。[0074]接著，如圖13所示，采用外延生長法在所述輕摻雜層204上形成無摻雜層薄膜，再刻蝕去除部分無摻雜層薄膜，剩余的無摻雜層薄膜形成無摻雜層205。為了抑制因為源/漏極距離太近導致的短溝道效應(yīng)，優(yōu)選的，所述無摻雜層205的截面寬度L3小于等于所述隔離體202截面寬度L4，圖中示出L3小于L4的情況。
[0075]接著，如圖14所示，在所述無摻雜層205上形成柵極氧化層206和柵極207。所述柵極氧化層206和柵極207共同構(gòu)成柵極結(jié)構(gòu)。
[0076]接著，如圖15所示，以柵極結(jié)構(gòu)為掩膜，對所述輕摻雜層204進行第二次離子注入，形成輕摻雜漏區(qū)204a和204b。
[0077]接著，在所述柵極結(jié)構(gòu)兩側(cè)形成柵極側(cè)墻208，再以柵極側(cè)墻208為掩膜，對所述襯底進行第三次離子注入，形成源極區(qū)域209和漏極區(qū)域210。至此，形成了如圖16所示的MOS晶體管結(jié)構(gòu)200。
[0078]本實施例相對于實施例一來說，形成隔離體202的隔離層是直接沉積形成的，工藝步驟比實施例一的工藝步驟要簡單，有利于減少制造成本。
[0079]實施例三
[0080]如圖28所示，本實施例中的MOS晶體管結(jié)構(gòu)300與實施例一中的MOS晶體管結(jié)構(gòu)100相同,在此不再贅述。
[0081]下面結(jié)合圖17至圖28對本發(fā)明實施例三的MOS晶體管結(jié)構(gòu)制造方法的各步驟進行詳細說明。
[0082]首先，如圖17所示 ，提供一襯底301，在所述襯底301上依次沉積形成緩沖層薄膜和掩膜層薄膜。接著刻蝕去除部分掩膜層薄膜、緩沖層薄膜和部分厚度的襯底，形成掩膜層303和緩沖層302。為描述方便,將完全未被刻蝕的襯底稱為第一襯底301a,所述掩膜層303、緩沖層302下方保留的襯底稱為第二襯底301b，所述掩膜層303、緩沖層302和第二襯底301b共同構(gòu)成凸起304。
[0083]接著，如圖18所示，對所述第一襯底301a和第二襯底301b進行高溫氧化，形成隔離層薄膜，隨后刻蝕去除位于第一襯底301a上的隔離層薄膜，即可在所述第二襯底301b的側(cè)壁上形成第一隔離塊305a和第二隔離塊305b。
[0084]接著，如圖19所示，在所述第一襯底301a上生長外延層306，外延層306的厚度需覆蓋掩膜層303，然后采用化學機械研磨方法平坦化外延層306，直至暴露掩膜層303的頂面。
[0085]接著，如圖20所示，對所述外延層306進行高溫氧化，在所述外延層306上形成高溫氧化層307，所述高溫氧化的溫度范圍為800° 0-1200。C。
[0086]接著，如圖21所示，刻蝕去除掩膜層303和緩沖層302，形成第一凹槽308a。本實施例中，高溫氧化層307起到硬掩膜的作用，刻蝕所述掩膜層303時可選用對掩膜層303和高溫氧化層307具有較佳刻蝕選擇比的刻蝕氣體或刻蝕液體，以保證掩膜層303被全部刻蝕掉而高溫氧化層不損耗或損耗較小，然后再刻蝕緩沖層302，在刻蝕緩沖層302的過程中，所述高溫氧化層307也被損耗掉一部分，直至掩膜層303和緩沖層302被全部取出，從而形成第一凹槽308a。可采用現(xiàn)有技術(shù)進行刻蝕，此處不再贅述。
[0087]接著，如圖22所示，在所述第一凹槽308a上進行外延生長形成外延層308，然后，采用化學機械研磨進行平坦化，直至剩余的外延層308與高溫氧化層307的頂面齊平。[0088]然后，如圖23所示，進行第一次離子注入，在外延層306、308形成輕摻雜層309。或者，所述外延層306中也可以不進行離子注入，即，僅在外延層308中注入離子從而形成輕摻雜層309。
[0089]接著，如圖24所示，以所述高溫氧化層307為掩膜，刻蝕去除部分厚度的輕摻雜層309，形成第二凹槽310a。優(yōu)選的，第二凹槽310a的深度使得輕摻雜層309的表面成為水平表面。
[0090]接著，如圖25所示，在所述第二凹槽310a上生長外延層，并采用化學機械研磨平坦化形成無摻雜層311，隨后去除高溫氧化層307。
[0091]接著，如圖26所示，在所述無摻雜層311上形成柵極氧化層312和柵極313。所述柵極氧化層312和柵極313共同組成柵極結(jié)構(gòu)。
[0092]接著，如圖27所示，以柵極結(jié)構(gòu)為掩膜，對所述輕摻雜層309進行第二次離子注入，形成輕摻雜漏區(qū)309a、309b。
[0093]接著，在所述柵極結(jié)構(gòu)兩側(cè)形成柵極側(cè)墻314，并以柵極側(cè)墻為掩膜，對所述輕摻雜層309進行第三次離子注入，形成源極區(qū)域315和漏極區(qū)域316，至此形成如圖28所示的MOS晶體管結(jié)構(gòu)300。
[0094]本實施例中因為引入了掩膜層303和高溫氧化層307，使得無摻雜層的界面寬度自然的等于第一隔離塊305a和第二隔離塊305b之間的截面距離，由此可以減小不同層間曝光掩膜對準的誤差。
[0095]需要說明的是，本說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。
[0096]顯然，本領(lǐng)域的技術(shù)人員可以對發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包括這些改動和變型在內(nèi)。
【權(quán)利要求】
1.一種MOS晶體管結(jié)構(gòu)，包括: 一襯底； 形成于所述襯底中的隔離體； 形成于所述襯底以及隔離體上的輕摻雜層；以及 形成于所述輕摻雜層上的無摻雜層和柵極結(jié)構(gòu)。
2.如權(quán)利要求1所述的MOS晶體管結(jié)構(gòu)，其特征在于，還包括:形成于所述隔離體兩側(cè)的源極區(qū)域和漏極區(qū)域。
3.如權(quán)利要求1所述的MOS晶體管結(jié)構(gòu)，其特征在于，所述隔離體為氧化硅，所述隔離體的厚度范圍為10nnT200nm。
4.如權(quán)利要求1所述的MOS晶體管結(jié)構(gòu)，其特征在于，所述輕摻雜層的厚度范圍為IOnnTlOOnm0
5.如權(quán)利要求1所述的MOS晶體管結(jié)構(gòu)，其特征在于，所述無摻雜層為硅，所述無摻雜層的厚度范圍為2nnT20nm。
6.如權(quán)利要求1所述的MOS晶體管結(jié)構(gòu)，其特征在于，所述無摻雜層的截面寬度小于或等于所述隔離體的截面寬度。
7.如權(quán)利要求1所述的MOS晶體管結(jié)構(gòu)，其特征在于，所述隔離體被分割為第一隔離塊和第二隔離塊，所 述無摻雜層的截面寬度小于或等于所述第一隔離塊和第二隔離塊的間距。
8.—種MOS晶體管結(jié)構(gòu)的制造方法，包括: 提供一襯底； 在所述襯底上形成隔離體； 在所述襯底和隔離體上生長外延層； 對所述外延層進行第一次離子注入形成輕摻雜層；以及 在所述輕摻雜層上形成無摻雜層。
9.如權(quán)利要求8所述的MOS晶體管結(jié)構(gòu)的制造方法，其特征在于，在所述輕摻雜層上形成無摻雜層之后，還包括: 在所述無摻雜層上形成柵極結(jié)構(gòu)； 以所述柵極結(jié)構(gòu)為掩膜對所述襯底進行第二次離子注入； 在所述柵極結(jié)構(gòu)側(cè)壁形成柵極側(cè)墻；以及 以所述柵極側(cè)墻為掩膜對所述襯底進行第三次離子注入形成源極區(qū)域和漏極區(qū)域。
10.如權(quán)利要求8所述的MOS晶體管結(jié)構(gòu)的制造方法，其特征在于，所述無摻雜層的截面寬度小于或等于所述隔離體的截面寬度。
11.如權(quán)利要求8所述的MOS晶體管結(jié)構(gòu)的制造方法，其特征在于，所述隔離體被分割為第一隔離塊和第二隔離塊，所述無摻雜層的截面寬度小于等于所述第一隔離塊和第二隔離塊的間距。
12.如權(quán)利要求8所述的MOS晶體管結(jié)構(gòu)的制造方法，其特征在于，所述外延層最大厚度的范圍為lOnnTlOOnm。
13.如權(quán)利要求9所述的MOS晶體管結(jié)構(gòu)的制造方法，其特征在于，所述第二次離子注入劑量大于第一次離子注入劑量，所述第二次離子注入能量小于第一次離子注入能量。
14.如權(quán)利要求13所述的MOS晶體管結(jié)構(gòu)的制造方法，其特征在于，所述第一次離子注入的注入能量范圍為IOkev-lOOOkev，注入劑量的范圍為lE12/cnTlE14/cm2。
15.如權(quán)利要求13所述的MOS晶體管結(jié)構(gòu)的制造方法，其特征在于，所述第二次離子注入的注入能量范圍為Ikev-lOOkev，注入劑量的范圍為lE13/cnTlE15/cm2。
16.如權(quán)利要求13所述的MOS晶體管結(jié)構(gòu)的制造方法，其特征在于，所述第三次離子注入的注入能量范圍 為Ikev-lOOkev，注入劑量的范圍為lE14/cnTlE16/cm2。
【文檔編號】H01L29/423GK103456786SQ201210183105
【公開日】2013年12月18日 申請日期:2012年6月5日 優(yōu)先權(quán)日:2012年6月5日
【發(fā)明者】劉金華 申請人:中芯國際集成電路制造(上海)有限公司