用于形成etsoi電容器、二極管、電阻器和背柵接觸部的方法和結(jié)構(gòu)的制作方法
【專利摘要】通過在替換柵極HK/MG(80,85)流程中經(jīng)由ETSOI(20)層和BOX(15)層進(jìn)行蝕刻來在晶體管和電容器區(qū)域中分別形成ETSOI晶體管以及電容器、結(jié)合二極管、背端接觸部和電阻器的組合。電容器和其它器件的形成與ETSOI替換柵極CMOS流程兼容。低電阻的電容器電極使得可以獲得高質(zhì)量的電容器和器件。通過光刻與伴隨有的適當(dāng)蝕刻相結(jié)合來實現(xiàn)在偽柵極(27)圖案化期間不存在形貌。
【專利說明】用于形成ETSOI電容器、二極管、電阻器和背柵接觸部的方法和結(jié)構(gòu)
[0001]相關(guān)申請的交叉引用
[0002]申請序列號為13/316,641的本申請涉及同時提交的共同受讓人的申請序列號13/316，635，并且通過引用包含其全部內(nèi)容。
【技術(shù)領(lǐng)域】
[0003]本公開通常涉及極薄SOI半導(dǎo)體器件(ETSOI)，更具體地涉及ETSOI片上電容器、結(jié)二極管、電阻器和背柵接觸部，其中所有這些都構(gòu)造在SOI襯底上，與ETSOI CMOS晶體管集成，并且被發(fā)現(xiàn)特別適用于諸如片上系統(tǒng)(SoC)應(yīng)用等的各種應(yīng)用。
【背景技術(shù)】
[0004]為了使ETSOI成為真正的工藝，一直致力于將ETSOI作為針對持續(xù)的CMOS縮放的器件架構(gòu)，其中該架構(gòu)擴(kuò)展至其它半導(dǎo)體結(jié)構(gòu)。隨著各種集成電路組件的尺寸的縮小，諸如FET等的晶體管經(jīng)歷了性能和功耗這兩方面的顯著改善。這些改善在很大程度上歸功于所使用的組件的尺寸的縮小，而這些縮小通常轉(zhuǎn)換為電容、電阻的減小以及來自晶體管的通過電流的增大。
[0005]然而，這種在器件尺寸上的“傳統(tǒng)”縮放所帶來的性能改善近來已遭遇阻礙，并且在一些情況下，在縮放超 過特定點時，甚至受到與器件尺寸的持續(xù)縮小必然相關(guān)聯(lián)的泄漏電流和可變性的增加的挑戰(zhàn)。諸如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)等的平面晶體管特別適合用在高密度集成電路中。隨著MOSFET和其它器件大小的減小，這些器件的源極/漏極區(qū)域、溝道區(qū)域和柵電極的尺寸也減小。
[0006]絕緣體上半導(dǎo)體(SOI)工藝使得能夠形成高速淺結(jié)器件。另外，SOI器件通過減少寄生結(jié)電容來改善性能。在SOI襯底中，在單晶硅上形成由二氧化硅制成的掩埋氧化物(BOX)膜，并且在掩埋氧化物膜上形成有單晶硅薄膜。已知有制造這種SOI襯底的各種方法，這些方法其中之一是注氧隔離(SMOX)處理，其中將氧離子注入硅襯底的期望深度以形成BOX膜。然后在通常為1300°C的高溫下并且具有少量氧的惰性環(huán)境中對該襯底進(jìn)行退火，以使得將該襯底的氧注入?yún)^(qū)域轉(zhuǎn)換成二氧化硅。形成SOI襯底的另一方法是晶片接合，其中使具有二氧化硅表面層的兩個半導(dǎo)體襯底在二氧化硅表面處接合到一起以在這兩個半導(dǎo)體襯底之間形成BOX層，之后進(jìn)行薄化。ETS0I，即一種完全耗盡器件，使用多數(shù)載流子在工作期間完全耗盡(FD)的超薄硅溝道。
[0007]參考圖1，示出具有極薄絕緣體上半導(dǎo)體(ETSOI)層的絕緣體上半導(dǎo)體(SOI)襯底上的FET器件的現(xiàn)有技術(shù)例示結(jié)構(gòu)。在SOI襯底的掩埋絕緣層(BOX) 15上形成厚度優(yōu)選為3nm~20nm的(ETSOI)層20。在ETSOI層的存在半導(dǎo)體的上表面上形成優(yōu)選使用外延沉積處理形成的隆起型源極和隆起型漏極(RSD)40。
[0008]由于未摻雜的極薄SOI主體的電阻高，因此現(xiàn)有的ETSOI電容器遭受導(dǎo)致質(zhì)量差的高的體電阻。該問題不僅局限于電容器，而且還擴(kuò)展至包括電阻器、二極管和背柵接觸部等的無源或有源的其它器件的整個族群。為了使ETSOI成為真正的工藝，在工業(yè)上，對于諸如片上系統(tǒng)(SoC)應(yīng)用等的各種應(yīng)用，需要與ETSOI CMOS晶體管集成的高質(zhì)量的片上電容器。

【發(fā)明內(nèi)容】

[0009]在一個方面中，本發(fā)明的實施例提供一種用于形成半導(dǎo)體結(jié)構(gòu)的方法和結(jié)果，所述半導(dǎo)體結(jié)構(gòu)包括集成于極薄SOI(ETSOI)晶體管中的電容器、結(jié)二極管、電阻器和背柵接觸部。
[0010]在另一方面中，實施例提供通過使用金屬柵極和高摻雜的隆起型柵極/漏極(RSD)所形成的電容器，所述電容器具有由作為電容器電介質(zhì)的高k柵極電介質(zhì)分隔的兩個電極。
[0011]在另一方面中，本發(fā)明的實施例提供用于集成通過使二極管區(qū)域中的ETSOI和BOX凹進(jìn)所形成的襯底的方法和結(jié)構(gòu)。該襯底具有利用金屬柵極作為針對例如P側(cè)的第一端子的一個接觸部的Pn結(jié)二極管，二極管區(qū)域中的金屬柵極接觸部經(jīng)由高K柵極電介質(zhì)和隔離物與ETSOI和RSD區(qū)域電隔離。
[0012]在另一方面中，本發(fā)明的實施例提供通過使ETSOI和BOX凹進(jìn)所形成的背柵接觸部。通過使用與形成實際柵極相同的掩模來形成背柵圖案。背柵接觸部通過使襯底接觸部與實際柵極完全自對準(zhǔn)而受益。
[0013]在另一方面中，本發(fā)明的實施例提供位于與晶體管區(qū)域鄰接的電阻器區(qū)域中的電阻器，其中在去除偽柵極 之后，使ETSOI層和BOX層凹進(jìn)并且形成外延生長以形成平面接觸部。再次使襯底接觸部與真實柵極完全自對準(zhǔn)。
【專利附圖】

【附圖說明】
[0014]結(jié)合附圖將最佳地理解以下通過示例方式給出的并且并不意圖僅將本發(fā)明限制于此的詳細(xì)說明，其中相同的附圖標(biāo)記表示相同的元件和部件，其中:
[0015]圖1是現(xiàn)有技術(shù)的高體電阻未摻雜極薄SOI主體的側(cè)視截面圖，其具有在其延伸區(qū)上具有隆起型S/D的ETSOI CMOS晶體管；
[0016]圖2示出在疊加于襯底上的BOX層上具有ETSOI的SOI晶片的側(cè)視截面；
[0017]圖3示出包括圖案化并且利用一個或多個絕緣體填充溝槽的淺溝槽隔離(STI)；
[0018]圖4a~4b分別示出經(jīng)由STI彼此分離的晶體管區(qū)域和電容器區(qū)域立體圖和俯視圖，其中晶體管區(qū)域和電容器區(qū)域各自設(shè)置有被隆起型源極和漏極(RSD)圍繞的偽電容器；
[0019]圖5a是在偽柵極處停止的、沉積并且平面化的層間介質(zhì)層(ILD)的示范例示的側(cè)視截面圖；
[0020]圖5b示出覆蓋晶體管區(qū)域而使電容器區(qū)域暴露、之后去除電容器區(qū)域中的隔離物的遮擋掩模的側(cè)視截面圖；
[0021]圖6a~6b分別示出將掩模從晶體管區(qū)域去除、之后沉積高K(HK)電介質(zhì)和金屬柵極(MG)的結(jié)構(gòu)的側(cè)視截面圖和俯視圖，其中為了清楚而省略了 ILD ；
[0022]圖7是示出根據(jù)本發(fā)明一個實施例的電介質(zhì)的沉積和針對金屬柵極、源極和漏極以及背柵的接觸部的形成、從而形成具有經(jīng)由高k電介質(zhì)分離的第一電極和第二電極的最終電容器設(shè)計的側(cè)視截面圖；
[0023]圖8示出根據(jù)本發(fā)明實施例的、通過使二極管區(qū)域中的ETSOI和BOX層凹陷并且注入相反的摻雜物以形成Pn結(jié)二極管的襯底二極管的形成；
[0024]圖9示出根據(jù)本發(fā)明實施例的示出阱變?yōu)榈谝浑姌O、金屬柵極變?yōu)榈诙姌O的最終二極管結(jié)構(gòu)，其中高k變?yōu)槎O管電介質(zhì)；
[0025]圖10示出根據(jù)本發(fā)明實施例的通過使ETSOI和BOX層凹進(jìn)所形成的第一背柵接觸部，其中該背柵接觸部圖案是采用用于形成真實柵極的相同掩模所形成的；
[0026]圖11示出通過使ETSOI和BOX層凹進(jìn)所形成的背柵接觸部的第二實施例，其中使外延生長形成平面接觸部；以及
[0027]圖12示出根據(jù)本發(fā)明實施例的位于與晶體管區(qū)域相鄰的區(qū)域中的電阻器，其中在去除了偽柵極之后，在電阻器區(qū)域中形成使ETSOI和BOX層凹進(jìn)并且形成外延生長，利用金屬柵極填充晶體管區(qū)域中的偽柵極。
【具體實施方式】
[0028]以下將公開本發(fā)明的詳細(xì)實施例。應(yīng)當(dāng)理解，這些實施例僅是本發(fā)明的示例，其可以以各種形式實現(xiàn)。另外，與本發(fā)明的各方面有關(guān)地給出的各示例意圖是例示性的而非限制性的。此外，這些附圖并非必須是按比例繪制的，可以夸大一些特征以示出特定組件的詳情。因此，這里所公開 的具體結(jié)構(gòu)和功能詳情不應(yīng)被解釋為限制性的，而是僅作為用于教導(dǎo)本領(lǐng)域技術(shù)人員以各種方式利用本發(fā)明的代表性基礎(chǔ)。
[0029]參考圖2，說明用于在絕緣體上半導(dǎo)體(SOI)襯底上形成半導(dǎo)體FET器件的例示性結(jié)構(gòu)和方法，其中該結(jié)構(gòu)采用極薄絕緣體上半導(dǎo)體(ETSOI)層20。該ETSOI層直接沉積在SOI襯底的掩埋絕緣層15上，其中該ETSOI層的厚度優(yōu)選在2nm~20nm的范圍內(nèi)，并且更優(yōu)選為4~10nm。
[0030]ETSOI層20可以由包括但不限于S1、應(yīng)變S1、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs> InAs和InP或它們的任何組合的任何半導(dǎo)體材料制成?？梢酝ㄟ^平坦化、研磨、濕刻蝕、干刻蝕、氧化后氧化蝕刻或它們的任何組合來使ETSOI層20減薄至期望厚度。使ETSOI層20減薄的另一方法包括利用熱干或濕氧化處理來使硅氧化、然后使用例如氫氟酸(HF)混合物來對氧化層進(jìn)行濕蝕刻?？梢灾貜?fù)該處理以實現(xiàn)期望厚度。ETSOI層20的厚度可以在1.0nm~10.0nm的范圍內(nèi)，或者在另一實例中，其厚度可在1.0nm~5.0nm的范圍內(nèi)，或者在又一實例中，厚度在3.0nm~8.0nm的范圍內(nèi)。
[0031]可以將塊狀襯底10上的掩埋氧化物(BOX)層15制成為二氧化硅、氮化物、氮化硅和/或例如氮氧化硅的氮氧化物，其厚度在5nm~1000nm的范圍內(nèi)，或者優(yōu)選為IOnm~200nm,或者更優(yōu)選為IOnm~25nm。
[0032]仍參考圖2，可以通過晶片接合或SIMOX技術(shù)來制造SOI晶片。ETSOI層可以包括包含但不限于S1、應(yīng)變S1、SiC、SiGe, SiGeC, Si合金、Ge、Ge合金、GaAs、InAs和InP或它們的任何組合的任何半導(dǎo)體材料。
[0033]參考圖3，可以通過淺溝槽隔離(STI)處理來形成隔離，其中該STI處理包括圖案化(例如沉積犧牲墊層(例如，墊氧化物和墊氮化物))、圖案化(例如，通過光刻)和蝕刻STI溝槽25(例如，通過反應(yīng)離子蝕刻(RIE))、利用包括但不限于氧化物、氮化物、氮氧化物、高k電介質(zhì)或這些材料的任何適當(dāng)組合的一個或多個絕緣體來填充溝槽?？梢钥蛇x地使用諸如化學(xué)機(jī)械拋光(CMP)等的平坦化處理來提供平面結(jié)構(gòu)。除STI25以外，還可以使用諸如凸型(mesa)隔離、硅的局部氧化(LOCOS)等的其它隔離。然后可以對犧牲墊氧化物和墊氮化物進(jìn)行剝離。
[0034]參考圖4a，在晶體管區(qū)域和電容器區(qū)域中形成偽柵極27。偽柵極電介質(zhì)可以包括通過氧化所形成的厚度在Inm~5nm的范圍內(nèi)的二氧化硅。偽柵極可以包括通過諸如化學(xué)氣相沉積(CVD)等的沉積所形成的多晶硅，其中該多晶硅的厚度在IOnm~70nm的范圍內(nèi)，更優(yōu)選在20~50nm的范圍內(nèi)。偽柵極27還可以包括位于多晶硅上的氮化硅蓋。氮化硅可以通過CVD沉積來形成，其中該氮化硅的厚度在5~50nm的范圍內(nèi)，更優(yōu)選為20~30nm。偽柵極是通過傳統(tǒng)的圖案化和蝕刻處理所形成的。也可以考慮利用適合偽柵極的其它材料的實施例。
[0035]然后，形成通常包括電介質(zhì)材料的隔離物(spacer) 30，并且該隔離物30優(yōu)選是利用毯層沉積和各向異性回蝕形成的。盡管在附圖中將這些隔離物示出為各自使用單層，但已經(jīng)考慮了可以將每個隔離物形成作為電介質(zhì)材料的多層結(jié)構(gòu)的實施例。在一個實施例中，優(yōu)選通過沉積利用RIE形成的膜(例如，氮化硅)來形成隔離物。隔離物厚度可以在3~20nm的范圍內(nèi)，并且更優(yōu)選為4~8nm。
[0036]利用優(yōu)選由Si或SiGe制成的RSD來形成外延生長的隆起型源極/漏極(RSD) 40及其延伸區(qū)。這可以通過進(jìn)行原位摻雜或在外延生長之后進(jìn)行摻雜、優(yōu)選通過注入和等離子摻雜來形成。RSD厚度為10~30nm?？梢酝ㄟ^注入或通過從原位摻雜的RSD驅(qū)動摻雜物來形成延伸區(qū)。
[0037]更特別地， 使來自隆起型源極區(qū)域和隆起型漏極區(qū)域的原位摻雜半導(dǎo)體材料的摻雜物擴(kuò)散到ETSOI層20中以形成延伸區(qū)域40。通過退火處理來使來自原位摻雜半導(dǎo)體材料的摻雜物擴(kuò)散到ETSOI層20中，其中該退火處理包括但不限于快速熱退火、爐退火、閃光燈退火、激光退火或它們的任何適當(dāng)組合。在850°C~1350°C的溫度下進(jìn)行用以使摻雜物從原位摻雜半導(dǎo)體材料擴(kuò)散到ETSOI層20中的熱退火。
[0038]將原位摻雜半導(dǎo)體材料摻雜成ETSOI層20中所形成的p型導(dǎo)電性的延伸區(qū)域40，其中具有P型導(dǎo)電性的延伸區(qū)域40的摻雜物濃度在I X IO19原子/cm3~2 X IO21原子/cm3的范圍內(nèi)。延伸區(qū)域45的材料可具有2 X IO19原子/cm3~5 X IO20原子/cm3的范圍內(nèi)的摻雜物濃度。
[0039]延伸區(qū)域40的深度可以延伸至ETSOI層20的整個深度，其中從ETSOI層20的上表面測量的深度優(yōu)選小于10nm，并且通常為2nm~8nm。盡管通過使來自隆起型源極區(qū)域和隆起型漏極區(qū)域的摻雜物擴(kuò)散到ETSOI層20中來形成前面所述的延伸區(qū)域40，但還可以通過在形成偽柵極27之后并且在形成隆起型S/D區(qū)域40之前將η型或ρ型摻雜物離子注入到ETSOI層20中來形成延伸區(qū)域45。
[0040]現(xiàn)在參考圖4b，例示出該結(jié)構(gòu)的相對于圖4a的俯視圖，其中突出被隔離物30圍繞的偽柵極27以及晶體管區(qū)域和電容器區(qū)域上的RSD40。
[0041]參考圖5a，繼續(xù)進(jìn)行層間電介質(zhì)42 (ILD，例如氧化物)的沉積和平坦化，在偽柵極處停止。可以通過旋轉(zhuǎn)涂布等使用CVD來進(jìn)行沉積。優(yōu)選可以使用化學(xué)機(jī)械拋光(CMP)來進(jìn)行平坦化。然后在該處理之后去除偽柵極27。
[0042]考慮偽柵極27的去除，在使用氮化硅蓋的情況下，可以通過蝕刻、優(yōu)選通過干蝕刻(例如，RIE)或濕蝕刻(例如利用熱磷酸)來去除該氮化硅蓋?？梢酝ㄟ^干蝕刻(例如，RIE)或濕蝕刻(例如，TMAH或氨)來去除多晶硅，并且通過氫氟酸或化學(xué)氧化物去除來去除偽柵極氧化物。
[0043]在存在二氧化硅的情況下優(yōu)選利用包含氫氟酸的蝕刻溶液來進(jìn)行濕蝕刻處理，并且可選地，使用諸如化學(xué)氧化物去除(COR)等的干蝕刻來蝕刻多晶硅和偽柵極氧化物。
[0044]在一個示范例示中，化學(xué)氧化物去除(COR)處理可以包括使該結(jié)構(gòu)暴露至氫氟酸(HF)和氨(NH40H)的氣態(tài)混合物。在化學(xué)氧化物去除(COR)處理中，在約室溫(25°C )下，在0.75mTorr~15mTorr的壓力下，氫氟酸(HF)相對于氨(NH40H)的比率可以在2.25:1~
1.75:1的范圍內(nèi)。在一個示例中，在壓力為ImTorr~IOmTorr且溫度約為25°C的情況下，化學(xué)氧化物去除(COR)處理中氫氟酸 (HF)相對于氨(NH40H)的比率為2:1。在該暴露期間,HF和氨氣體與由于產(chǎn)生偽柵極的蝕刻處理而存在于電介質(zhì)膜的暴露表面上的側(cè)壁殘余物發(fā)生反應(yīng)，以形成固態(tài)反應(yīng)產(chǎn)物?？梢栽诎▽⒃摻Y(jié)構(gòu)加熱至大于約90°C的溫度(例如，IOO0C )的第二步驟中去除該固態(tài)反應(yīng)產(chǎn)物，由此導(dǎo)致該反應(yīng)產(chǎn)物蒸發(fā)?？梢酝ㄟ^在水中漂洗該結(jié)構(gòu)或者利用水溶液去除來去除反應(yīng)產(chǎn)物。
[0045]參考圖5b，使用遮擋掩模60來覆蓋晶體管區(qū)域并且使電容器區(qū)域暴露。掩模60可以是軟掩模、即通過光刻法所形成的光致抗蝕劑。如果可選地使用硬掩模，則向掩模層上施加光致抗蝕劑材料以影響對硬掩模層的圖案化。掩模60可以是通過光刻法所形成的軟掩模(光致抗蝕劑)。在該階段，對隔離物使用任何適當(dāng)?shù)奈g刻處理。例如，在隔離物包括氮化硅的情況下，可以使用諸如化學(xué)下游蝕刻(CDE)等的干蝕刻或利用包含熱磷酸的水溶液的濕蝕刻來去除氮化硅。接著，優(yōu)選使用干剝離(等離子蝕刻)或濕剝離(例如，利用過氧化硫酸)來去除掩模(光致抗蝕劑)60。
[0046]參考圖6a，沉積高k電介質(zhì)85和金屬柵極(MG) 80。有利地，通過諸如原子層沉積(ALD)或化學(xué)氣相沉積(CVD)等的標(biāo)準(zhǔn)方法來沉積高k電介質(zhì)材料?？蛇x地，電介質(zhì)材料可以包括包含通過諸如低壓化學(xué)氣相沉積(LPCVD)等的化學(xué)氣相沉積并且可選地與化學(xué)氧化、熱氧化和/或熱氮化相結(jié)合所沉積的電介質(zhì)材料的硅。
[0047]考慮電容器，高摻雜的RSD變?yōu)榈谝浑姌O，金屬柵極80變?yōu)榈诙姌O，并且RSD的側(cè)壁上的高k電介質(zhì)85變?yōu)殡娙蓦娊橘|(zhì)。高k材料的示例包括但不限于諸如以下等的金屬氧化物:氧化鉿、氧化鉿娃、氮氧化鉿娃、氧化鑭、氧化鑭招、氧化錯、氧化錯娃、氧氮化錯娃、氧化鉭、氧化鈦、氧化鋇銀鈦、氧化鋇鈦、氧化銀鈦、氧化釔、氧化招、氧化鉛鈧鉭、銀酸鉛鋅。高k還可以包括諸如鑭或鋁等的摻雜物。
[0048]金屬柵極的示例包括鎢、鈦、鉭、釕、鋯、鈷、銅、鋁、鉛、鉬、錫、銀、金、導(dǎo)電的金屬化合物材料(例如，氮化鉭、氮化鈦、硅化鎢、氮化鎢、氧化釕、硅化鈷、硅化鎳)、碳納米管、導(dǎo)電性碳或這些材料的任何適當(dāng)組合。導(dǎo)電性材料還可以包括在沉積期間或之后并入的摻雜物。
[0049]參考圖6b，示出該結(jié)構(gòu)在前面在圖6a所示的立體圖的截面所述的階段處的俯視圖。利用被電介質(zhì)圍繞的柵極金屬來示出電容器和晶體管，其中為了清楚而去除了 ILD層。
[0050]本實施例例示不存在背柵層的結(jié)構(gòu)，從而使BOX層直接疊加在襯底上，并且優(yōu)選從晶體管區(qū)域的開始延伸至接近電容器區(qū)域的結(jié)束。
[0051]參考圖7，優(yōu)選使用CVD和旋轉(zhuǎn)涂布等來沉積電介質(zhì)(例如，氧化物)42?？梢栽诮佑|部形成之前或期間形成針對金屬柵極100、源極和漏極(S/D) 107、108和S/D上的硅化物的接觸部。
[0052]這些接觸部是通過以下形成的:優(yōu)選利用光刻法進(jìn)行圖案化；優(yōu)選使用RIE來首先蝕刻接觸部溝槽；利用諸如鎢等的導(dǎo)電材料填充溝槽；并且優(yōu)選使用CMP來對上表面進(jìn)行平坦化。
[0053]導(dǎo)電性材料可以是但不限于摻雜半導(dǎo)體材料(例如，多晶硅或無定形硅、鍺和硅鍺合金)、金屬(例如，鎢、鈦、鉭、釕、鈷、銅、鋁、鉛、鉬、錫、銀和金)，導(dǎo)電性金屬化合物材料(例如，氮化鉭、氮化鈦、硅化鎢、氮化鎢、氮化鈦、氮化鉭、氧化釕、硅化鈷和硅化鎳)、或者這些材料的任何適當(dāng)組合。
[0054]仍參考圖7，具有高摻雜的RSD的低電阻電容器被構(gòu)造成如下:金屬柵極(MG) 95變?yōu)榈谝浑姌O、高摻雜的RSD變?yōu)榈诙姌O90、以及高k85作為電容器電介質(zhì)。因此，電容器形成在金屬柵極80和包括高摻雜的RSD的現(xiàn)在的延伸(即，由于不存在側(cè)壁而引起)之間，其中高k85作為電容器電介質(zhì)。
[0055]現(xiàn)在參考圖8，形成通過使集成于二極管區(qū)域中的ETSOI和BOX凹進(jìn)所形成的襯底二極管。該結(jié)構(gòu)適用于有利地使用前面針對電容器所述的相似結(jié)構(gòu)的結(jié)二極管，利用圖5a作為出發(fā)點。這里示出示例性的兩個區(qū)域，即晶體管區(qū)域和與該晶體管區(qū)域相鄰的二極管區(qū)域。在每個區(qū)域中分別形成偽柵極，其中該偽柵極疊加至偽柵極電介質(zhì)，該電介質(zhì)直接位于ETSOI上。如前面參考圖4b所示，隔離物圍繞偽柵極。優(yōu)選外延生長RSD，從而形成分別鄰接隔離物的延伸區(qū)。與 在襯底上具有BOX的電容器不同，本二極管結(jié)構(gòu)將BOX放置在疊加于襯底上的阱上。
[0056]優(yōu)選將BOX下方的阱形成為利用注入所形成的一般的阱。使用延伸至襯底的上表面的STI來使晶體管區(qū)域和二極管區(qū)域彼此分離。優(yōu)選通過CVC和平坦化、例如使用CMP來沉積層間電介質(zhì)(ILD)。然后通過使用干或濕蝕刻進(jìn)行蝕刻來去除偽柵極。然后利用光刻法來形成優(yōu)選為軟掩模(例如，光致抗蝕劑)的遮擋掩模，從而覆蓋晶體管區(qū)域，同時保
持二極管區(qū)域暴露。
[0057]接著，在二極管區(qū)域中，使ETSOI和BOX凹進(jìn)，將相反的摻雜物注入阱中以使用比原始阱摻雜濃度高的摻雜濃度來形成Pn結(jié)，從而形成pn結(jié)二極管。例如，如果阱具有摻雜濃度為5e18cnT3的諸如磷等的η型摻雜物，則將摻雜濃度為2e19cnT3的硼注入阱。
[0058]參考圖9，可以通過干剝離(例如等離子蝕刻)或濕剝離(優(yōu)選利用過氧化硫酸)來去除掩模。然后沉積高K電介質(zhì)，之后形成金屬柵極(MG)。對于二極管，阱(BOX下方的摻雜區(qū)域)變?yōu)榈谝欢O管端子，原始阱中的相反摻雜區(qū)域變?yōu)榈诙O管端子，并且金屬柵極用作針對第二二極管端子的接觸部。
[0059]參考圖10，在一個實施例中，通過使ETSOI層和BOX層凹進(jìn)來形成襯底接觸部，并且可以利用與用于形成真實柵極的掩模相同的掩模來形成襯底接觸部，從而使襯底接觸部與真實柵極完全自對準(zhǔn)。
[0060]如通過引用包含與此的申請序列號13/316635所述，初始出發(fā)點示出BOX上的ETSOI層，其中該BOX疊加在襯底正上方的背柵層上。[0061]在晶體管區(qū)域中形成被隔離物圍繞的相同偽柵極，其與接觸部區(qū)域由ST彼此分離。然后外延生長RSD從而形成延伸區(qū)，并且沉積ILD電介質(zhì)并在偽柵極處停止。然后通過蝕刻去除偽柵極，之后沉積高k電介質(zhì)。在利用掩模遮擋晶體管時，利用RIE在高k電介質(zhì)、ETSOI層和BOX上使保持暴露的接觸部區(qū)域凹進(jìn)。
[0062]參考圖11，在去除掩模之后，形成金屬柵極以在晶體管區(qū)域中形成金屬柵極，并且背柵接觸部區(qū)域中的金屬柵極用作針對背柵的接觸部。
[0063]圖12示出根據(jù)本發(fā)明實施例的通過使ETSOI和BOX層凹進(jìn)所形成的第二背柵接觸部的實施例，其中外延生長形成平面接觸部。
[0064]在如前面所述去除偽柵極之后使用掩模遮擋晶體管的階段，優(yōu)選利用RIE、ETSOI層和BOX來使保持暴露的接觸部區(qū)域凹進(jìn)。
[0065]通過包括隔離物去除的蝕刻使接觸部區(qū)域中的偽柵極去除、并且通過使凹進(jìn)區(qū)域不僅延伸直至背柵而且還通過使外延生長填充接觸部區(qū)域的整個凹進(jìn)區(qū)域，背柵接觸部不同于原始實施例。只有這時，才接下來在其中沉積高k電介質(zhì)。外延生長回來以形成針對背柵的接觸部，其中原位、諸如注入等的非原位、或原位和非原位組合地?fù)诫s外延層使電阻降低。然后從晶體管區(qū)域去除掩模，并且使用具有使ETSOI溝道與MG分離的高k的金屬柵極。
[0066]然后形成包括S/D和背柵的針對金屬柵極的接觸部，從而使外延生長硅化，以使得可以在接觸部的形成之前或期間形成接觸部區(qū)域中的源極/柵極和外延生長。例如使用光刻法，對接觸部溝槽進(jìn)行蝕刻，并且利用導(dǎo)電性材料(優(yōu)選使用鎢)填充溝槽并且例如通過CMP使氧化物的上表面平坦化，來對接觸部進(jìn)行圖案化。
[0067]圖13根據(jù)本發(fā)明實施例在去除偽柵極、使ETSOI層和BOX層凹進(jìn)并形成外延生長、并且利用金屬柵極填充晶體管區(qū)域中的偽柵極之后，提供集成于與晶體管區(qū)域相鄰的電阻器區(qū)域中的電阻器。
[0068]電阻器的出發(fā)點與參考圖10和11所述的示意圖相同。晶體管區(qū)域和電阻器區(qū)域經(jīng)由STI彼此隔離。再次使用前面所使用的相同阻擋掩模來覆蓋晶體管區(qū)域，同時使電阻器區(qū)域暴露。然后使用蝕刻來使ETSOI和BOX這兩者凹進(jìn)，蝕刻鄰接BOX的上下表面。可選地，然后外延生長以填充凹進(jìn)區(qū)域。然后將掩模從晶體管區(qū)域去除。在形成金屬柵極之后，共形地沉積高k電介質(zhì)。然后跨這兩個區(qū)域沉積優(yōu)選為氧化物的電介質(zhì)，之后形成針對金屬柵極、S/D和背柵的接觸部，其中優(yōu)選在接觸部的形成之前或之后使S/D硅化。如前面所述，通過例如光刻法的圖案化、利用RIE蝕刻接觸部溝槽、利用鎢填充溝槽并且通過CMP進(jìn)行平坦化來形成接觸部。示出電阻器在電阻器區(qū)域中的兩個外延填充的溝槽之間。在這種情況下，溝槽中的外延材料的電阻和BOX下方的阱的電阻構(gòu)成電阻器的電阻?？蛇x地，利用金屬填充溝槽，并且電阻器的電阻主要來自于BOX下方的阱的電阻。
[0069]總之，本發(fā)明的實施例描述了包括電容器、襯底結(jié)二極管、各種形式的背柵接觸部和電阻器的多個器件。在所有實例中，在對偽柵極進(jìn)行圖案化時不使用形貌，這使得能夠?qū)崿F(xiàn)均為用戶友好性的光刻法和蝕刻。
[0070]盡管已經(jīng)針對特定實施例特別示出并說明了這里所公開的結(jié)構(gòu)和方法，但本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以在沒有背離本發(fā)明的精神和范圍的情況下進(jìn)行形式和細(xì)節(jié)方面的前述和其它變化。因此，這里所公開的方法和結(jié)構(gòu)意圖不限于這里所述并例示的準(zhǔn)確形式和細(xì)節(jié)，而是落在所附權(quán)利要求書的范圍內(nèi)。
[0071]工業(yè)上的應(yīng)用性
[0072]本發(fā)明的工業(yè)上的應(yīng) 用性在于并入集成電路芯片中的高性能半導(dǎo)體場效應(yīng)晶體管(FET)器件的設(shè)計和制造，其中這些集成電路芯片應(yīng)用于大量的各種電子和電氣設(shè)備。
【權(quán)利要求】
1.一種用于在絕緣體上半導(dǎo)體(SOI)襯底上形成半導(dǎo)體結(jié)構(gòu)的方法，包括: 在疊加于掩埋氧化物(BOX)層(15)的極薄絕緣體上半導(dǎo)體(ETSOI)層(20)上在第一區(qū)域中形成ETSOI晶體管，所述ETSOI晶體管包括由隔離物(30)限定的偽柵極(27)和鄰接所述隔離物(30)的隆起型源極和漏極(RSD) (40)； 替換所述偽柵極(27)，沉積高k電介質(zhì)(28)，之后在所述高k電介質(zhì)(28)上沉積金屬柵極(80)；以及 在與所述ETSOI晶體管共面的第二區(qū)域中形成一個或多個電容器，所述一個或多個電容器具有由所述ETSOI的摻雜的所述RSD區(qū)域形成的第一電極和由所述金屬柵極形成的第二電極，所述高K電介質(zhì)使所述第一電極與所述第二電極分離； 通過選擇性地使所述ETSOI和所述BOX凹進(jìn)來形成至少一個pn結(jié)二極管,利用所述金屬柵極(80)填充所述結(jié)二極管以形成針對第一端子的一個接觸部，其中所述金屬柵極的接觸部經(jīng)由所述高K柵極電介質(zhì)和隔離物與所述ETSOI和RSD電隔離； 通過使所述SOI和所述BOX凹進(jìn)以及外延生長回來以形成平面接觸部來形成一個或多個背柵接觸部；以及 通過使所述ETSOI和所述BOX層凹進(jìn)并且使用外延生長填充所述凹進(jìn)來在被替換的偽柵極之后形成一個或多個電阻器。
2.根據(jù)權(quán)利要求1所述的方法，其中，使用金屬氧化物形成所述高K電介質(zhì)(85)。
3.根據(jù)權(quán)利要求1所述的方法，其中，形成所述ETSOI晶體管集中于第一區(qū)域中，并且所述電容器、所述結(jié)二極管、所述背柵接觸部或所述電阻器形成在第二區(qū)域中。
4.根據(jù)權(quán)利要求1所述的方法，還包括:利用淺溝槽隔離(STI)來使所述ETSOI晶體管與所述電容器、所述Pn結(jié)二極管、所述背接觸部或所述電阻器隔離。
5.根據(jù)權(quán)利要求1所述的方法，其中，形成所述ETSOI晶體管和所述電容器包括利用金屬柵極分別替換所述偽柵極。
6.根據(jù)權(quán)利要求5所述的方法，還包括:通過使所述金屬柵極經(jīng)由薄的所述掩埋氧化物BOX層延伸至鄰接所述背柵的上表面來形成所述電容器。
7.根據(jù)權(quán)利要求8所述的方法，其中，形成所述電容器包括形成金屬-絕緣體-半導(dǎo)體(MIS)電容器。
8.根據(jù)權(quán)利要求1所述的方法，還包括:形成圍繞所述ETSOI晶體管的所述金屬柵極的、使所述電容器的柵極的壁暴露的隔離物。
9.一種用于形成片上半導(dǎo)體結(jié)構(gòu)的方法，包括: 在SOI襯底的ETSOI層(20)上，在晶體管區(qū)域中形成第一偽柵極(27)并且在電容器區(qū)域中形成第二偽柵極(80)，利用隔離物(30)圍繞每個所述偽柵極； 在所述ETSOI層上形成隆起型源極和漏極(RSD) (40)，所述RSD鄰接所述隔離物(30)； 通過蝕刻來從所述晶體管區(qū)域和所述電容器區(qū)域去除所述第一偽柵極(27)； 在所述晶體管區(qū)域和所述電容器區(qū)域的每一個中形成溝槽； 在所述晶體管區(qū)域和所述電容器區(qū)域中的每個被去除的所述偽柵極(27)中沉積高k電介質(zhì)(850),之后沉積金屬柵極； 形成所述片上半導(dǎo)體結(jié)構(gòu)還包括形成任意數(shù)量的以下及其任意組合: 與所述ETSOI晶體管隔離的一個或多個電容器，所述一個或電容器與所述ETSOI晶體管共面且具有利用所述ETSOI的高摻雜的RSD區(qū)域形成的第一電極、利用所述金屬柵極形成第二電極，其中所述高K電介質(zhì)使所述第一電極與所述第二電極分離； 通過使所述ETSOI和所述BOX凹進(jìn)形成的一個或多個二極管，利用所述金屬柵極填充所述pn結(jié)二極管作為針對第一端子的一個接觸部，其中所述金屬柵極的接觸部通過所述高K柵極電介質(zhì)和隔離物與所述ETSOI和RSD電隔離； 通過使所述SOI和所述BOX凹進(jìn)以及外延生長回來以形成平面接觸部形成的一個或多個背柵接觸部；以及 通過使所述ETSOI層和所述BOX層凹進(jìn)并且形成外延生長來在去除所述偽柵極之后形成的一個或多個電阻器。
10.根據(jù)權(quán)利要求9所述的方法，其中，在形成所述RSD之后還包括沉積和平坦化鄰接所述偽柵極的層間電介質(zhì)層。
11.根據(jù)權(quán)利要求9所述的方法，其中，去除所述偽柵極是通過干蝕刻或濕蝕刻來進(jìn)行的。
12.根據(jù)權(quán)利要求 9所述的方法，還包括:利用遮擋掩模(60)覆蓋所述晶體管區(qū)域，使所述電容器區(qū)域暴露。
13.根據(jù)權(quán)利要求12所述的方法，還包括:去除所述遮擋掩模(60)。
14.根據(jù)權(quán)利要求12所述的方法，還包括:使用光致抗蝕劑通過利用等離子蝕刻的干剝離或利用過氧化硫酸的濕剝離來去除所述遮擋掩模。
15.根據(jù)權(quán)利要求9所述的方法，還包括:使用以下來形成電容器:由所述SOI襯底的BOX下方的背柵形成的第一電極；由所述金屬柵極(80)形成的第二電極；以及形成電容器電介質(zhì)的所述高K電介質(zhì)(85)。
16.根據(jù)權(quán)利要求9所述的方法，還包括:形成針對所述金屬柵極(100，90，95)、隆起型源極和漏極的接觸部。
17.根據(jù)權(quán)利要求9所述的方法，其中，所述凹進(jìn)的偽柵極、ETSOI層和BOX層使高摻雜的背柵區(qū)域暴露。
18.根據(jù)權(quán)利要求9所述的方法，其中，所述高k和所述金屬柵極是通過替換高k和金屬柵極處理形成的。
19.根據(jù)權(quán)利要求9所述的方法，其中，使所述高摻雜的背柵區(qū)域暴露形成電容器的主體，從而使所述電容器主體的電阻減小，以及其中所述電容器使用所述金屬柵極和摻雜的隆起型源極和漏極作為第一電極和第二電極，并且使所述高k柵極電介質(zhì)作為電容器電介質(zhì)。
20.根據(jù)權(quán)利要求9所述的方法，其中，所述高K電介質(zhì)由金屬氧化物或電介質(zhì)材料制成。
21.根據(jù)權(quán)利要求9所述的方法，其中，所述RSD被外延生長以形成延伸區(qū)。
22.—種SOI襯底上的半導(dǎo)體結(jié)構(gòu)，包括: 在疊加于BOX層上的極薄絕緣體上半導(dǎo)體(ETSOI)層上的ETSOI晶體管、以及形成在所述BOX層下的背柵層，所述ETSOI晶體管包括被隔離物圍繞的偽柵極和鄰接所述隔離物的隆起型S/D ； 偽柵極，其設(shè)置有高k電介質(zhì)、隨后設(shè)置有金屬柵極；與所述ETSOI晶體管隔離的一個或多個電容器，所述一個或多個電容器與所述ETSOI晶體管共面且具有由所述ETSOI的高摻雜的隆起型源極/漏極區(qū)域形成的第一電極和由所述金屬柵極形成的第二電極，其中所述高K電介質(zhì)使所述第一電極與所述第二電極分離；一個或多個pn結(jié)二極管，其具有凹進(jìn)的ETSOI和Β0Χ，所述pn結(jié)二極管以所述金屬柵極作為針對第一端子的一個接觸部，其中所述金屬柵極的接觸部通過所述高K柵極電介質(zhì)和隔尚物與所述ETSOI和RSD電隔尚； 一個或多個背柵接觸部，其具有凹進(jìn)的SOI和所述BOX、以及外延生長回來形成平面接觸部；以及 在去除所述偽柵極之后，利用凹進(jìn)的所述ETSOI層和所述BOX層以及形成外延生長的一個或多個電阻器。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體結(jié)構(gòu)，還包括背柵層，所述背柵層位于所述BOX層之下并且疊加在所述塊狀襯底上。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體結(jié)構(gòu)，其中，至少一個所述STI延伸至所述BOX的底表面。
25.根據(jù)權(quán)利要求22所述的半導(dǎo)體結(jié)構(gòu)，其中，每個所述pn結(jié)二極管包括位于所述BOX和所述塊狀襯底之 間的阱，所述阱是通過注入之后進(jìn)行熱退火以激活摻雜物而形成的。
【文檔編號】H01L27/12GK104025298SQ201280061138
【公開日】2014年9月3日 申請日期:2012年8月7日 優(yōu)先權(quán)日:2011年12月12日
【發(fā)明者】程慷果, T·N·亞當(dāng), A·克哈基弗爾魯茨, A·雷茨尼采克 申請人:國際商業(yè)機(jī)器公司