半導(dǎo)體器件的接觸結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明涉及半導(dǎo)體器件的接觸結(jié)構(gòu)。一種用于半導(dǎo)體器件的接觸結(jié)構(gòu)的示例性結(jié)構(gòu)包括：襯底，包括主面和主面下方的溝槽；填充溝槽的應(yīng)變材料，應(yīng)變材料的晶格常數(shù)不同于襯底的晶格常數(shù)；層間介電層(ILD)，具有位于應(yīng)變材料上方的開(kāi)口，開(kāi)口包括介電側(cè)壁和應(yīng)變材料底部；半導(dǎo)體層，位于開(kāi)口的側(cè)壁和底部上；介電層，位于半導(dǎo)體層上方；以及填充介電層開(kāi)口的金屬層。
【專利說(shuō)明】半導(dǎo)體器件的接觸結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路制造，更具體地，涉及具有接觸結(jié)構(gòu)的半導(dǎo)體器件。
【背景技術(shù)】
[0002]隨著半導(dǎo)體工藝追求更高的器件密度、更好的性能以及更低的成本而發(fā)展成納米級(jí)技術(shù)工藝節(jié)點(diǎn)，來(lái)自制造和設(shè)計(jì)問(wèn)題的挑戰(zhàn)促進(jìn)了諸如鰭式場(chǎng)效應(yīng)晶體管(FinFET)的半導(dǎo)體器件的三維設(shè)計(jì)的發(fā)展。典型的FinFET制造有從襯底延伸的薄垂直“鰭”(或鰭結(jié)構(gòu))，例如通過(guò)蝕刻掉襯底的硅層的一部分而形成鰭。FinFET的溝道形成在該垂直鰭中。在鰭的三個(gè)側(cè)面上方設(shè)置柵極(例如環(huán)繞柵極)。溝道兩側(cè)上的柵極使得柵極從兩側(cè)控制溝道。進(jìn)一步地，F(xiàn)inFET的優(yōu)點(diǎn)包括減小短溝道效應(yīng)和具有更大的電流。
[0003]然而，在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)制造中實(shí)施這種部件和工藝具有挑戰(zhàn)性。例如，應(yīng)變材料上形成的硅化物會(huì)造成FinFET的源極/漏極區(qū)的高接觸阻抗，從而降低了器件性能。

【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的一個(gè)方面，提供了一種用于半導(dǎo)體器件的接觸結(jié)構(gòu)，包括:襯底，包括主面和位于主面下方的溝槽；應(yīng)變材料，填充溝槽，應(yīng)變材料的晶格常數(shù)不同于襯底的晶格常數(shù)；層間介電層(ILD)，具有位于應(yīng)變材料上方的開(kāi)口，開(kāi)口包括介電側(cè)壁和應(yīng)變材料底部；半導(dǎo)體層，位于開(kāi)口的側(cè)壁和底部上；介電層，位于半導(dǎo)體層上方；以及金屬層，填充介電層的開(kāi)口。
[0005]優(yōu)選地,半導(dǎo)體層的厚度范圍在0.3nm至1.5nm之間。
[0006]優(yōu)選地，介電層的厚度范圍在Inm至IOnm之間。
[0007]優(yōu)選地，應(yīng)變材料包括S1、Ge、SiGe, SiC, SiP或II1-V族半導(dǎo)體材料。
[0008]優(yōu)選地，半導(dǎo)體層包括Si或Ge。
[0009]優(yōu)選地，介電層包括TiO或Ti02。
[0010]優(yōu)選地，介電層包括Al2O3。
[0011 ]優(yōu)選地，介電層選自包括 Zr、Hf、Ta、In、N1、Be、Mg、Ca、Y、Ba、Sr、Sc、Ga 和它們的
混合物的組的氧化物。
[0012]優(yōu)選地，金屬層包括Ta、T1、Hf、Zr、N1、W、Co、Cu 或 Al。
[0013]根據(jù)本發(fā)明的另一方面，提供了一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，包括:襯底，包括主面；柵極堆疊件,位于襯底的主面上；溝槽,與柵極堆疊件相鄰位于主面下方；淺溝槽隔離(STI)區(qū)，設(shè)置在溝槽與柵極堆疊件相對(duì)的一側(cè)，STI區(qū)位于襯底內(nèi)；以及接觸結(jié)構(gòu)。接觸結(jié)構(gòu)包括:應(yīng)變材料，填充溝槽，應(yīng)變材料的晶格常數(shù)不同于襯底的晶格常數(shù)；層間介電(ILD)層，具有位于應(yīng)變材料上方的開(kāi)口，開(kāi)口包括介電側(cè)壁和應(yīng)變材料底部；半導(dǎo)體層，位于開(kāi)口的側(cè)壁和底部上，半導(dǎo)體層的厚度范圍在0.3nm至1.5nm之間；介電層，位于半導(dǎo)體層上方，介電層的厚度范圍在Inm至IOnm之間；和金屬層，填充介電層的開(kāi)口。
[0014]優(yōu)選地，應(yīng)變材料包括S1、Ge、SiGe、SiC、SiP或II1-V族半導(dǎo)體材料。
[0015]優(yōu)選地，半導(dǎo)體層包括Si或Ge。
[0016]優(yōu)選地，介電層包括TiO或TiO2。
[0017]優(yōu)選地，介電層包括Al2O3。
[0018]優(yōu)選地，介電層選自包括Zr、Hf、Ta、In、N1、Be、Mg、Ca、Y、Ba、Sr、Sc、Ga 和它們的
混合物的組的氧化物。
[0019]優(yōu)選地，金屬層包括Ta、T1、Hf、Zr、N1、W、Co、Cu 或 Al。
[0020]根據(jù)本發(fā)明的又一方面，提供了一種制造半導(dǎo)體器件的方法，包括:提供包括主面和主面下方的溝槽的襯底；在溝槽中外延生長(zhǎng)應(yīng)變材料，應(yīng)變材料的晶格常數(shù)不同于襯底的晶格常數(shù)；在應(yīng)變材料上方形成層間介電(ILD)層；在ILD層中形成開(kāi)口以露出應(yīng)變材料的一部分；使半導(dǎo)體氧化物層形成在開(kāi)口內(nèi)并在ILD層上方延伸；在半導(dǎo)體氧化物層的上方形成第一金屬層；加熱襯底以形成半導(dǎo)體層和半導(dǎo)體層上方的介電層；以及在介電層的開(kāi)口中形成第二金屬層。
[0021]優(yōu)選地，通過(guò)將襯底暴露于惰性氣體來(lái)執(zhí)行加熱襯底以形成半導(dǎo)體層和半導(dǎo)體層上方的介電層的步驟。
[0022]優(yōu)選地,惰性氣體包括N2、He或Ar。
[0023]優(yōu)選地，在約200°C至約800°C的溫度條件下，執(zhí)行將襯底暴露于惰性氣體的步驟。
【專利附圖】

【附圖說(shuō)明】
[0024]當(dāng)參照附圖閱讀時(shí)根據(jù)以下詳細(xì)描述更好地理解本發(fā)明。需要強(qiáng)調(diào)的是，根據(jù)工業(yè)標(biāo)準(zhǔn)慣例，各種部件沒(méi)有按照比例繪制，而是僅僅用于說(shuō)明的目的。事實(shí)上，為了清楚地討論，可以任意增大或減小各個(gè)部件的尺寸。
[0025]圖1是示出根據(jù)本發(fā)明各個(gè)方面的制造半導(dǎo)體器件的接觸結(jié)構(gòu)的方法的流程圖；以及
[0026]圖2至圖12是根據(jù)本發(fā)明各個(gè)方面的包括接觸結(jié)構(gòu)的半導(dǎo)體器件處于各個(gè)制造階段的示意性截面圖。
【具體實(shí)施方式】
[0027]應(yīng)該理解，以下發(fā)明提供了用于實(shí)施本發(fā)明的不同特征的許多不同的實(shí)施例或?qū)嵗?。以下描述部件和配置的具體實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅是實(shí)例而不用于限制。例如，在下面描述中，第一部件形成在第二部件上方或第二部件上包括第一部件和第二部件形成為直接接觸的實(shí)施例，并且還可包括附加部件可形成在第一部件和第二部件之間使得第一部件和第二部件可不直接接觸的實(shí)施例。此外，本發(fā)明可在各個(gè)實(shí)例中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，但其自身并不表明各個(gè)實(shí)施例之間和/或所討論配置之間的關(guān)系。
[0028]參照?qǐng)D1，示出了根據(jù)本發(fā)明各個(gè)方面的制造半導(dǎo)體器件的接觸結(jié)構(gòu)的方法100的流程圖。方法100以步驟102開(kāi)始，其中提供包括主面和位于主面下方的溝槽的襯底。方法100繼續(xù)到步驟104，其中在溝槽中外延生長(zhǎng)應(yīng)變材料，應(yīng)變材料的晶格常數(shù)不同于襯底的晶格常數(shù)。方法100繼續(xù)到步驟106，其中在應(yīng)變材料上方形成層間介電(ILD)層。方法100繼續(xù)到步驟108，其中在層間介電層中形成開(kāi)口以露出應(yīng)變材料的一部分。方法100繼續(xù)到步驟110，其中半導(dǎo)體氧化物層形成在開(kāi)口內(nèi)并延伸到ILD層上方。方法100繼續(xù)到步驟112，其中在半導(dǎo)體氧化物層上方形成第一金屬層。方法100繼續(xù)步驟114，其中襯底被加熱以形成半導(dǎo)體層和位于半導(dǎo)體層上方的介電層。方法100繼續(xù)到步驟116，其中第二金屬層形成在介電層的開(kāi)口中。以下討論根據(jù)圖1的方法100制造的半導(dǎo)體器件的實(shí)施例。
[0029]圖2至圖12是根據(jù)本發(fā)明各個(gè)方面的包括接觸結(jié)構(gòu)234的半導(dǎo)體器件200處于各個(gè)制造階段的示意性截面圖。如本發(fā)明所使用的，術(shù)語(yǔ)半導(dǎo)體器件200是指鰭場(chǎng)效應(yīng)晶體管(FinFET)。FinFET是指任何基于鰭的多柵極晶體管。在一些可選實(shí)施例中，術(shù)語(yǔ)半導(dǎo)體器件200是指平面金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。其他晶體管結(jié)構(gòu)和類(lèi)似結(jié)構(gòu)也在本發(fā)明預(yù)期的范圍內(nèi)。半導(dǎo)體器件200可被包括在微處理器、存儲(chǔ)單元和/或其他集成電路(IC)中。
[0030]應(yīng)該注意，在一些實(shí)施例中，圖1中提到的操作不能產(chǎn)生完整的半導(dǎo)體器件200?？墒褂没パa(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)工藝制造完整的半導(dǎo)體器件200。因此，應(yīng)該理解，可在圖1的方法100之前、期間和/或之后提供其他工藝，并且本文可只簡(jiǎn)要描述一些其他工藝。而且，為了更好地理解本發(fā)明的概念，對(duì)圖2至圖12進(jìn)行了簡(jiǎn)化。例如，盡管附圖示出了半導(dǎo)體器件200，但是應(yīng)該理解，IC可包括許多其他器件，包括電阻器、電容器、電感器、熔絲等。
[0031]參照?qǐng)D2和圖1中的步驟102，提供了包括主面20s的襯底20。在至少一個(gè)實(shí)施例中，襯底20包括晶體硅襯底(例如，晶圓)。根據(jù)設(shè)計(jì)要求，襯底20可包括各種摻雜區(qū)(例如，P型襯底或η型襯底)。在一些實(shí)施例中，摻雜區(qū)可摻有P型或η型摻雜物。例如，摻雜區(qū)可摻有P型摻雜物，諸如硼或BF2 ；η型摻雜物，諸如磷或砷；和/或它們的組合。摻雜區(qū)可配置用于η型FinFET或平面M0SFET，或者可選地配置用于ρ型FinFET或平面M0SFET。
[0032]襯底20可以可選地由一些其他適合的元素半導(dǎo)體制成，諸如金剛石或鍺；由適合的化合物半導(dǎo)體制成，諸如砷化鎵、碳化硅、砷化銦或磷化銦；或由適合的合金半導(dǎo)體制成，諸如碳化硅鍺、磷化鎵砷或磷化鎵銦。另外，襯底20可包括取向附生層(外延層)，可以為了提高性能而被應(yīng)變，和/或可以包括絕緣體上硅(SOI)結(jié)構(gòu)。
[0033]在所示實(shí)施例中，襯底20進(jìn)一步包括鰭結(jié)構(gòu)202。形成在襯底20上的鰭結(jié)構(gòu)202包括一個(gè)或多個(gè)鰭。在本實(shí)施例中，為了簡(jiǎn)化，鰭結(jié)構(gòu)202包括單個(gè)鰭。鰭包括任何適合的材料，例如，鰭可包括硅、鍺或化合物半導(dǎo)體。鰭結(jié)構(gòu)202可進(jìn)一步包括設(shè)置在鰭上的覆蓋層(未示出)，其可以是硅覆蓋層。
[0034]使用包括各種沉積工藝、光刻工藝和/或蝕刻工藝的任何適合的工藝來(lái)形成鰭結(jié)構(gòu)202。示例性的光刻工藝可包括:形成覆蓋襯底20 (例如在硅層上)的光刻膠層(抗蝕劑)、曝光光刻膠形成圖案、執(zhí)行曝光后烘烤工藝以及顯影光刻膠來(lái)形成包括光刻膠的掩膜元件。然后，可使用反應(yīng)離子蝕刻(RIE)工藝和/或其他適合的工藝來(lái)蝕刻硅層。在一個(gè)實(shí)例中，可圖案化并蝕刻硅襯底20的一部分來(lái)形成鰭結(jié)構(gòu)202的硅鰭。在另一實(shí)例中，可以圖案化并蝕刻覆蓋絕緣層沉積的硅層(例如，SOI襯底的硅-絕緣體-硅堆疊的上部硅層)來(lái)形成鰭結(jié)構(gòu)202的硅鰭。在又一些其他實(shí)施例中，通過(guò)在襯底上方形成介電層，在介電層中形成開(kāi)口溝槽并且在溝槽中從襯底外延生長(zhǎng)鰭來(lái)形成鰭結(jié)構(gòu)。
[0035]在所示實(shí)施例中，隔離區(qū)形成在襯底20內(nèi)以限定并電隔離鰭結(jié)構(gòu)202中的各個(gè)鰭。在一個(gè)實(shí)例中，隔離區(qū)包括淺溝槽隔離(STI)區(qū)204 (包括204a和204b)。隔離區(qū)可包括氧化硅、氮化硅、氮氧化硅、摻氟硅酸鹽玻璃(FSG)、低K介電材料和/或它們的組合。可通過(guò)任何適合的工藝來(lái)形成隔離區(qū)(在本實(shí)施例中為STI區(qū)204)。作為一個(gè)實(shí)例，STI區(qū)204的形成可包括利用介電材料填充鰭之間的溝槽(例如，使用化學(xué)汽相沉積工藝)。在一些實(shí)施例中，填充的溝槽可具有多層結(jié)構(gòu)，諸如利用氮化硅或氧化硅填充的熱氧化物襯墊層。
[0036]仍參照?qǐng)D2，柵極堆疊件210形成在STI區(qū)204之間的襯底20的主面20s (即，鰭結(jié)構(gòu)202的頂面)上。雖然在附圖所示的平面中柵極堆疊件210只在鰭的頂面上延伸，但本領(lǐng)域技術(shù)人員應(yīng)理解在器件的另一平面中(圖中未示出)，柵極堆疊件210沿鰭結(jié)構(gòu)202的側(cè)壁延伸。在一些實(shí)施例中，柵極堆疊件210包括柵極介電層212和柵極介電層212上方的柵電極層214。在一些實(shí)施例中，一對(duì)側(cè)壁間隔件216形成在柵極堆疊件210的兩側(cè)。在所示實(shí)施例中，可利用包括本文所述工藝的任何適合的工藝來(lái)形成柵極堆疊件210。
[0037]在一個(gè)實(shí)例中，柵極介電層212和柵電極層214順序沉積在襯底20上方。在一些實(shí)施例中，柵極介電層212可包括氧化硅、氮化硅、氮氧化硅或高介電常數(shù)(高k)電介質(zhì)。高k電介質(zhì)包括金屬氧化物。用于高k電介質(zhì)的金屬氧化物的實(shí)例包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 和它們的混合物的氧化物。在本實(shí)施例中，柵極介電層212是厚度范圍在約IOA到約30人之間的高k介電層。可利用諸如原子層沉積(ALD)、化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、熱氧化、UV臭氧氧化或它們的組合的合適工藝來(lái)形成柵極介電層212。柵極介電層212可進(jìn)一步包括界面層(未示出)以減小柵極介電層212和鰭結(jié)構(gòu)202之間的損傷。界面層可包括氧化硅。
[0038]在一些實(shí)施例中，柵電極層214可包括單層或多層結(jié)構(gòu)。在至少一個(gè)實(shí)施例中，柵電極層214包括多晶硅。另外，柵電極層214可以以均勻摻雜或非均勻摻雜方式摻雜多晶硅。在可選實(shí)施例中，柵電極層214包括從W、Cu、T1、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn和Zr的組中選擇的金屬。在可選實(shí)施例中，柵電極層214包括從TiN、WN、TaN和Ru的組中選擇的金屬。在本實(shí)施例中，柵電極層214包括范圍在約30nm至60nm之間的厚度?？墒褂弥T如ALD、CVD、PVD、電鍍或它們的組合的合適工藝來(lái)柵極電極層214。
[0039]然后，可通過(guò)諸如旋涂的適合工藝在柵電極層214上方形成光刻膠層(未示出)，并且通過(guò)適當(dāng)?shù)墓饪虉D案化方法來(lái)圖案化光刻膠層以形成圖案化的光刻膠部件。在至少一個(gè)實(shí)施例中，圖案化的光刻膠部件的寬度在約5nm至約45nm之間的范圍內(nèi)。然后，可使用干蝕刻工藝將圖案化的光刻膠部件轉(zhuǎn)印到下面的層(即，柵電極層214和柵極介電層212)以形成柵極堆疊件210。此后可以剝離光刻膠層。
[0040]仍參照?qǐng)D2，半導(dǎo)體器件200進(jìn)一步包括形成在柵極堆疊件210和襯底20上方并且覆蓋柵極堆疊件210側(cè)壁的介電層。介電層可包括氧化硅、氮化硅或氮氧化硅。介電層可包括單層或多層結(jié)構(gòu)?？赏ㄟ^(guò)CVD、PVD、ALD或其他適合的技術(shù)來(lái)形成介電層。介電層包括范圍在約5nm至約15nm之間的厚度。然后，對(duì)介電層執(zhí)行各向異性蝕刻以在柵極堆疊件210兩側(cè)形成一對(duì)側(cè)壁間隔件216。
[0041]參照?qǐng)D3和圖1中的步驟102，使鰭結(jié)構(gòu)202的一部分(除其上形成柵極堆疊件210和一對(duì)側(cè)壁間隔件216的部分)凹進(jìn)，以形成與柵極堆疊件210相鄰位于襯底20的主面20s下方的源極和漏極(S/D)溝槽206 (包括206a和206b)。在所示實(shí)施例中，每個(gè)S/D溝槽206都位于柵極堆疊件210和一個(gè)STI區(qū)204之間。這樣，S/D溝槽206a與柵極堆疊件210相鄰，同時(shí)STI區(qū)204a設(shè)置在S/D溝槽206a中與柵極堆疊件210相對(duì)的一側(cè)。這樣，S/D溝槽206b與柵極堆疊件210相鄰，同時(shí)STI區(qū)204b設(shè)置在S/D溝槽206b中與柵極堆疊件210相對(duì)的一側(cè)。
[0042]在所示實(shí)施例中，將柵極堆疊件210和一對(duì)側(cè)壁間隔件216用作硬掩膜，執(zhí)行偏置蝕刻工藝，以使襯底20未受保護(hù)或露出的主面20s凹進(jìn)來(lái)形成S/D溝槽206。在一個(gè)實(shí)施例中，可在壓力在約ImTorr至約IOOOmTorr之間、功率在約50W至約1000W之間、偏壓在約20V至約500V之間、溫度在約40°C至約60°C之間的條件下，將HBr和/或Cl2用作蝕刻氣體來(lái)執(zhí)行蝕刻工藝。而且，在所提供的實(shí)施例中，可調(diào)整用于蝕刻工藝的偏壓，以便更好地控制蝕刻方向來(lái)得到S/D溝槽206的期望輪廓。
[0043]如圖4和圖1中的步驟104所示，在襯底20主面20s下方形成S/D溝槽206之后，通過(guò)在S/D溝槽206中外延生長(zhǎng)應(yīng)變材料208來(lái)制造圖4中的結(jié)構(gòu)，其中應(yīng)變材料208的晶格常數(shù)不同于襯底20的晶格常數(shù)。因此，半導(dǎo)體器件200的溝道區(qū)發(fā)生應(yīng)變或產(chǎn)生應(yīng)力，以提高器件的載流子遷移率。
[0044]在一些實(shí)施例中，應(yīng)變材料208包括S1、Ge、SiGe, SiC, SiP或II1-V族半導(dǎo)體材料。在所示實(shí)施例中，可執(zhí)行預(yù)清洗工藝來(lái)利用HF或其他適合的溶劑清洗S/D溝槽206。然后，通過(guò)低壓CVD (LPCVD)工藝選擇性生長(zhǎng)諸如硅鍺(SiGe)的應(yīng)變材料208來(lái)填充S/D溝槽206。在一個(gè)實(shí)施例中，應(yīng)變材料208的上表面低于主面20s (未不出)。在另一個(gè)實(shí)施例中，填充S/D溝槽206的應(yīng)變材料208向上延伸至主面20s上方。在所示實(shí)施例中，在溫度為約400°C至約800°C、壓力在約ITorr至約15Torr之間的條件下，將SiH2Cl2、HCl、GeH4、B2H6和H2用作反應(yīng)氣體來(lái)執(zhí)行LPCVD工藝。
[0045]進(jìn)行到此的工藝提供了在S/D溝槽206中具有應(yīng)變材料208的襯底20。在一些應(yīng)用中，可通過(guò)毯式沉積諸如鎳、鈦、鈷和它們的組合的金屬材料的薄層來(lái)形成位于應(yīng)變材料208上方的硅化物區(qū)。然后加熱襯底20，這使得硅與其接觸的金屬發(fā)生反應(yīng)。反應(yīng)之后，金屬硅化物層形成在含硅材料和金屬之間。通過(guò)使用攻擊金屬材料但不攻擊硅化物的蝕刻劑來(lái)選擇性去除未反應(yīng)的金屬。然而，金屬硅化物和應(yīng)變材料208之間的費(fèi)米能級(jí)釘扎效應(yīng)導(dǎo)致固定的肖特基勢(shì)壘高度(SBH)。這個(gè)固定的SBH造成半導(dǎo)體器件S/D區(qū)的高接觸阻抗，從而降低了器件的性能。
[0046]因此，以下參考圖5至圖12討論的工藝可形成包括導(dǎo)電介電層以替代硅化物區(qū)的接觸結(jié)構(gòu)。導(dǎo)電介電層可用作低阻抗中間層來(lái)替代高阻抗金屬硅化物。這樣，接觸結(jié)構(gòu)可提供半導(dǎo)體器件S/D區(qū)的低接觸阻抗，從而提高器件的性能。
[0047]如圖5和圖6以及圖1中的步驟106所示，為了制造半導(dǎo)體器件200的接觸結(jié)構(gòu)(諸如圖12所示的接觸結(jié)構(gòu)234)，通過(guò)在應(yīng)變材料208、柵極堆疊件210、一對(duì)側(cè)壁間隔件216和隔離區(qū)204上方形成層間介電(ILD)層218來(lái)制造圖5中的結(jié)構(gòu)。
[0048]ILD層218包括介電材料。介電材料可包括氧化硅、氮化硅、氮氧化硅、磷硅酸玻璃(PSG)、硼磷硅玻璃(BPSG)、旋涂玻璃(SOG)、氟化硅玻璃(FSG)、摻碳氧化硅(例如，SiCOH)和/或它們的組合。在一些實(shí)施例中，可通過(guò)CVD、高密度等離子體(HDP)CVD、次常壓CVD (SACVD)、旋涂、濺射或其他合適的方法在應(yīng)變材料208上方形成ILD層218。在本實(shí)施例中，ILD層218的厚度范圍在約4000A至約8000A之間。應(yīng)該理解，ILD層218可包括一種或多種介電材料和/或一個(gè)或多個(gè)介電層。
[0049]隨后，使用CMP工藝對(duì)ILD層218進(jìn)行平坦化直至露出或到達(dá)柵電極層214的頂面(如圖6所示)。CMP工藝具有高選擇性來(lái)為柵電極層214和ILD層218提供基本平坦的表面。
[0050]向圖6的半導(dǎo)體器件200應(yīng)用隨后的CMOS工藝步驟，包括形成穿過(guò)ILD層218的接觸開(kāi)口來(lái)提供與半導(dǎo)體器件200的S/D區(qū)的電接觸。參照?qǐng)D7，通過(guò)在ILD層218中形成開(kāi)口 220露出應(yīng)變材料208的一部分(圖1中的步驟108)來(lái)形成圖7中的結(jié)構(gòu)。作為一個(gè)實(shí)例，開(kāi)口 220的形成包括:通過(guò)諸如旋涂的適合工藝在ILD層218上方形成光刻膠層(未示出)、通過(guò)適當(dāng)?shù)墓饪谭椒▓D案化光刻膠層以形成圖案化的光刻膠部件、蝕刻露出的ILD層218 (例如，通過(guò)使用干蝕刻、濕蝕刻和/或等離子體蝕刻工藝)以移除部分ILD層218，來(lái)露出應(yīng)變材料208的一部分。這樣，開(kāi)口 220位于應(yīng)變材料208的上方，其中開(kāi)口 220包括介電側(cè)壁220a和應(yīng)變材料底部220b。此后，可將圖案化的光刻膠層剝離。
[0051]參照?qǐng)D8和圖1中的步驟110，在ILD層中形成開(kāi)口 220之后，通過(guò)使半導(dǎo)體氧化物層222形成在開(kāi)口 220內(nèi)并在ILD層218和柵極堆疊件210上方延伸來(lái)制造圖8中的結(jié)構(gòu)。在一些實(shí)施例中，半導(dǎo)體氧化物層222可包括氧化硅或氧化鍺，并且可使用諸如CVD、ALD或?yàn)R射的方法來(lái)形成。在一些實(shí)施例中，半導(dǎo)體氧化物層222具有范圍在約0.6nm至約3nm之間第一厚度tp
[0052]參照?qǐng)D9和圖1中的步驟112，在開(kāi)口 220內(nèi)形成半導(dǎo)體氧化物層222之后，通過(guò)在半導(dǎo)體氧化物層222上方形成第一金屬層224來(lái)制造圖9中的結(jié)構(gòu)。在一些實(shí)施例中，第一金屬層 224 可包括 T1、Al、Zr、Hf、Ta、In、N1、Be、Mg、Ca、Y、Ba、Sr、Sc 或 Ga，并且可使用諸如CVD、ALD或?yàn)R射的方法來(lái)形成。在一些實(shí)施例中，第一金屬層224具有范圍在約0.5nm至約4nm之間的第二厚度t2。
[0053]參照?qǐng)D10和圖1中的步驟114，在半導(dǎo)體氧化物層222上方形成第一金屬層224之后，通過(guò)加熱襯底20形成半導(dǎo)體層226和半導(dǎo)體層226上方的介電層228來(lái)制造圖10的結(jié)構(gòu)。在一些實(shí)施例中，半導(dǎo)體層226包括Si或Ge。在一些實(shí)施例中，半導(dǎo)體層226具有范圍在0.3nm至1.5nm之間的第三厚度t3。在一些實(shí)施例中，部分填充開(kāi)口 220的介電層228具有開(kāi)口 230。在一些實(shí)施例中，介電層228具有范圍在Inm至IOnm之間的第四厚度t4，使得介電層228導(dǎo)電。雖然本發(fā)明不受具體操作理論的限制，但是應(yīng)該相信，在所公開(kāi)的厚度范圍條件下，由于存在隧穿電流，所以介電層228是導(dǎo)電介電層。這樣，介電層228在下文被稱為導(dǎo)電介電層228。在至少一個(gè)實(shí)施例中，導(dǎo)電介電層228包括TiO或Ti02。在可選實(shí)施例中，導(dǎo)電介電層228包括A1203。在可選實(shí)施例中，導(dǎo)電介電層228選自包含Zr、Hf、Ta、In、N1、Be、Mg、Ca、Y、Ba、Sr、Sc、Ga和它們的混合物的組的氧化物。在所示實(shí)施例中，導(dǎo)電介電層228可減小固定SBH并用作低阻抗中間層來(lái)替代高阻抗金屬硅化物，從而提高器件的性能。
[0054]從熱力學(xué)的角度來(lái)講，在有氧環(huán)境中，半導(dǎo)體層226比第一金屬層224更穩(wěn)定。這樣，第一金屬層224可將與其接觸的半導(dǎo)體氧化物層222轉(zhuǎn)換形成半導(dǎo)體層226，同時(shí)第一金屬層224被氧化形成位于半導(dǎo)體層226上方的導(dǎo)電介電層228。在所不實(shí)施例中，半導(dǎo)體層226位于開(kāi)口 220的側(cè)壁220a和底部220b上。在一些實(shí)施例中，在約200°C至約800°C的溫度下，通過(guò)將襯底20暴露于惰性氣體來(lái)執(zhí)行加熱襯底20的步驟。
[0055]參照?qǐng)D11和圖12以及圖1中的步驟116，在形成導(dǎo)電介電層228之后，通過(guò)在介電層228的開(kāi)口 230中形成第二金屬層232來(lái)制造圖11中的結(jié)構(gòu)。在所示實(shí)施例中，第二金屬層232沉積在導(dǎo)電介電層228上方以填充導(dǎo)電介電層228中的開(kāi)口 230。在一些實(shí)施例中，第二金屬層232包括Ta、T1、Hf、Zr、N1、W、Co、Cu或Al。在一些實(shí)施例中，可通過(guò)CVD、PVD、電鍍、ALD或其他適合的技術(shù)來(lái)形成第二金屬層232。在一些實(shí)施例中，第二金屬層232可包括層壓結(jié)構(gòu)。層壓結(jié)構(gòu)可進(jìn)一步包括勢(shì)壘金屬層、襯墊金屬層或潤(rùn)濕金屬層。另夕卜，第二金屬層232的厚度取決于開(kāi)口 230的深度。第二金屬層232因此被沉積直至基本填充或過(guò)填充開(kāi)口 230。
[0056]然后，在填充開(kāi)口 230之后，執(zhí)行CMP工藝以對(duì)第二金屬層232進(jìn)行平坦化(圖12所示)。由于CMP移除了開(kāi)口 230外的部分金屬層232，所以CMP工藝可在到達(dá)ILD層218時(shí)停止，因此提供了基本平坦的表面。
[0057]在一些實(shí)施例中，參照?qǐng)D12所示的實(shí)例，用于半導(dǎo)體器件200的接觸結(jié)構(gòu)234包括:襯底20，包括主面20s和主面20s下方的溝槽206 ;填充溝槽206的應(yīng)變材料208，應(yīng)變材料208的晶格常數(shù)與襯底20的晶格常數(shù)不同；ILD層218，具有位于應(yīng)變材料208上方的開(kāi)口 220，開(kāi)口 220包括介電側(cè)壁220a和應(yīng)變材料底部220b ;半導(dǎo)體層226，位于開(kāi)口 220的側(cè)壁220a和底部220b上；介電層228，位于半導(dǎo)體層226上方；以及填充介電層228的開(kāi)口 230的金屬層232。
[0058]在所示實(shí)施例中，使用先柵極工藝制造柵極堆疊件210。在可選實(shí)施例中，可使用首先形成偽柵極堆疊件的后柵極工藝制造柵極堆疊件210。在一些實(shí)施例中，后柵極工藝包括:形成圍繞偽柵極堆疊件的ILD層、移除偽柵電極層以在ILD層中形成溝槽、然后用導(dǎo)電柵電極層填充該溝槽。在一些實(shí)施例中，后柵極工藝包括:形成圍繞偽柵極堆疊件的ILD層、移除偽柵電極層和偽柵極介電層以在ILD層中形成溝槽、然后用柵極介電層和導(dǎo)電柵電極層填充該溝槽。
[0059]在圖1所示的步驟之后，如參照?qǐng)D2至圖12所示實(shí)例進(jìn)一步說(shuō)明的，執(zhí)行包括互連工藝的后續(xù)工藝來(lái)完成半導(dǎo)體器件200的制造?？梢钥闯?，包括導(dǎo)電介電層228的接觸結(jié)構(gòu)234可提供用于互連的低阻抗路徑，因而提高了器件性能。
[0060]根據(jù)實(shí)施例，一種用于半導(dǎo)體器件的接觸部件包括:襯底，包括主面和主面下方的溝槽；填充溝槽的應(yīng)變材料，應(yīng)變材料的晶格常數(shù)與襯底的晶格常數(shù)不同；層間介電層(ILD)，具有位于應(yīng)變材料上方的開(kāi)口，開(kāi)口包括介電側(cè)壁和應(yīng)變材料底部；半導(dǎo)體層，位于開(kāi)口的側(cè)壁和底部上；介電層，位于半導(dǎo)體層上方；以及填充介電層的開(kāi)口的金屬層。
[0061]根據(jù)另一實(shí)施例，一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)包括:襯底，包括主面；柵極堆疊件，位于襯底的主面上；溝槽，與柵極堆疊件相鄰并位于主面下方；淺溝槽隔離(STI)區(qū)，設(shè)置在溝槽與柵極堆疊件相對(duì)的一側(cè)，其中STI區(qū)位于襯底內(nèi)；以及接觸結(jié)構(gòu)。接觸結(jié)構(gòu)包括:填充溝槽的應(yīng)變材料，應(yīng)變材料的晶格常數(shù)不同于襯底的晶格常數(shù)；層間介電(ILD)層，具有位于應(yīng)變材料上方的開(kāi)口，開(kāi)口包括介電側(cè)壁和應(yīng)變材料底部；半導(dǎo)體層，位于開(kāi)口的側(cè)壁和底部上，半導(dǎo)體層的厚度范圍在0.3nm至1.5nm之間；介電層，位于半導(dǎo)體層上方，介電層的厚度在Inm至IOnm之間的范圍內(nèi)；填充介電層的開(kāi)口的金屬層。[0062]根據(jù)另一實(shí)施例，一種制造半導(dǎo)體器件的方法包括:提供包括主面和主面下方的溝槽的襯底；在溝槽中外延生長(zhǎng)應(yīng)變材料，應(yīng)變材料的晶格常數(shù)不同于襯底的晶格常數(shù)；在應(yīng)變材料上方形成層間介電(ILD)層；在ILD層中形成開(kāi)口以露出應(yīng)變材料的一部分；使半導(dǎo)體氧化物層形成在開(kāi)口內(nèi)并在ILD層上方延伸；在半導(dǎo)體氧化物層上方形成第一金屬層；加熱襯底以形成半導(dǎo)體層和半導(dǎo)體層上方的介電層；以及在介電層的開(kāi)口中形成第二金屬層。
[0063]雖然通過(guò)實(shí)例和有關(guān)優(yōu)選實(shí)施例描述了本發(fā)明，但應(yīng)該理解，本發(fā)明并不局限于公開(kāi)的實(shí)施例。相反，其旨在覆蓋各種修改和類(lèi)似的配置(對(duì)本領(lǐng)域的技術(shù)人員是顯而易見(jiàn)的)。因此，所附權(quán)利要求的范圍應(yīng)該被給予最廣泛解釋，以便能包括所有這種修改和類(lèi)似的配置。
【權(quán)利要求】
1.一種用于半導(dǎo)體器件的接觸結(jié)構(gòu)，包括: 襯底，包括主面和位于所述主面下方的溝槽； 應(yīng)變材料，填充所述溝槽，所述應(yīng)變材料的晶格常數(shù)不同于所述襯底的晶格常數(shù)； 層間介電層(ILD)，具有位于所述應(yīng)變材料上方的開(kāi)口，所述開(kāi)口包括介電側(cè)壁和應(yīng)變材料底部； 半導(dǎo)體層，位于所述開(kāi)口的側(cè)壁和底部上； 介電層，位于所述半導(dǎo)體層上方；以及 金屬層，填充所述介電層的開(kāi)口。
2.根據(jù)權(quán)利要求1所述的接觸結(jié)構(gòu)，其中，所述半導(dǎo)體層的厚度范圍在0.3nm至1.5nm之間。
3.根據(jù)權(quán)利要求1所述的接觸結(jié)構(gòu)，其中，所述介電層的厚度范圍在Inm至IOnm之間。
4.根據(jù)權(quán)利要求1所述的接觸結(jié)構(gòu)，其中，所述應(yīng)變材料包括S1、Ge、SiGe、SiC、SiP或II1-V族半導(dǎo)體材料。
5.根據(jù)權(quán)利要求1所述的接觸結(jié)構(gòu)，其中，所述半導(dǎo)體層包括Si或Ge。
6.根據(jù)權(quán)利要求1所述的接觸結(jié)構(gòu)，其中，所述介電層包括TiO或Ti02。
7.根據(jù)權(quán)利要求1所述的接觸結(jié)構(gòu)，其中，所述介電層包括A1A。
8.根據(jù)權(quán)利要求1所述的接觸結(jié)構(gòu)，其中，所述介電層選自包括Zr、Hf、Ta、In、N1、Be、Mg、Ca、Y、Ba、Sr、Sc、Ga和它們的混合物的組的氧化物。
9.一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，包括: 襯底，包括主面； 柵極堆疊件，位于所述襯底的主面上； 溝槽，與所述柵極堆疊件相鄰位于所述主面下方； 淺溝槽隔離(STI)區(qū)，設(shè)置在所述溝槽與所述柵極堆疊件相對(duì)的一側(cè)，所述STI區(qū)位于所述襯底內(nèi)；以及接觸結(jié)構(gòu)，包括: 應(yīng)變材料，填充所述溝槽，所述應(yīng)變材料的晶格常數(shù)不同于所述襯底的晶格常數(shù)； 層間介電(ILD)層，具有位于所述應(yīng)變材料上方的開(kāi)口，所述開(kāi)口包括介電側(cè)壁和應(yīng)變材料底部； 半導(dǎo)體層，位于所述開(kāi)口的側(cè)壁和底部上，所述半導(dǎo)體層的厚度范圍在0.3nm至1.5nm之間； 介電層，位于所述半導(dǎo)體層上方，所述介電層的厚度范圍在Inm至10nm之間；和 金屬層，填充所述介電層的開(kāi)口。
10.一種制造半導(dǎo)體器件的方法，包括: 提供包括主面和所述主面下方的溝槽的襯底； 在所述溝槽中外延生長(zhǎng)應(yīng)變材料，所述應(yīng)變材料的晶格常數(shù)不同于所述襯底的晶格常數(shù)； 在所述應(yīng)變材料上方形成層間介電(ILD)層； 在所述ILD層中形成開(kāi)口以露出所述應(yīng)變材料的一部分； 使半導(dǎo)體氧化物層形成在所述開(kāi)口內(nèi)并在所述ILD層上方延伸；在所述半導(dǎo)體氧化物層的上方形成第一金屬層；加熱所述襯底以形成半導(dǎo)體層和所述半導(dǎo)體層上方的介電層；以及在所述介電層的開(kāi)口中形成 第二金屬層。
【文檔編號(hào)】H01L21/768GK103811550SQ201310034600
【公開(kāi)日】2014年5月21日 申請(qǐng)日期:2013年1月29日 優(yōu)先權(quán)日:2012年11月8日
【發(fā)明者】王菘豊, 時(shí)定康, 林經(jīng)祥, 孫詩(shī)平, 萬(wàn)幸仁 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司