本發(fā)明涉及本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種靜態(tài)存儲單元及其形成方法。

背景技術(shù)：
靜態(tài)隨機(jī)存儲器（StaticRandomAccessMemory，SRAM）作為存儲器中的一員，具有高速度、低功耗與標(biāo)準(zhǔn)工藝相兼容等優(yōu)點(diǎn)，廣泛應(yīng)用于電腦、個(gè)人通信、消費(fèi)電子產(chǎn)品（智能卡、數(shù)碼相機(jī)、多媒體播放器）等領(lǐng)域。圖1為現(xiàn)有6T結(jié)構(gòu)的SRAM存儲器的存儲單元的電路結(jié)構(gòu)示意圖，所述存儲單元包括：第一PMOS晶體管P1、第二PMOS晶體管P2、第一NMOS晶體管N1、第二NMOS晶體管N2、第三NMOS晶體管N3以及第四NMOS晶體管N4。所述第一PMOS晶體管P1、第二PMOS晶體管P2、第一NMOS晶體管N1、第二NMOS晶體管N2形成雙穩(wěn)態(tài)電路，所述雙穩(wěn)態(tài)電路形成一個(gè)鎖存器用于鎖存數(shù)據(jù)信息。所述第一PMOS晶體管P1和第二PMOS晶體管P2為上拉晶體管；所述第一NMOS晶體管N1和第二NMOS晶體管N2為下拉晶體管。第三NMOS晶體管N3和第四NMOS晶體管N4為傳輸晶體管。第一PMOS晶體管P1的柵極、第一NMOS晶體管N1的柵極、第二PMOS晶體管P2的漏極、第二NMOS晶體管N2的漏極、第四NMOS晶體管N4的源極電連接，形成第一存儲節(jié)點(diǎn)11；第二PMOS晶體管P2的柵極、第二NMOS晶體管N2的柵極、第一PMOS晶體管P1的漏極、第一NMOS晶體管N1的漏極、第三NMOS晶體管N3的源極電連接，形成第二存儲節(jié)點(diǎn)12。第三NMOS晶體管N3和第四NMOS晶體管N4的柵極與字線WL電連接；第三NMOS晶體管N3的漏極與第一位線BL電連接，第四NMOS晶體管N4的漏極與第二位線（互補(bǔ)位線）BLB電連接；第一PMOS晶體管P1的源極和第二PMOS晶體管P2的源極與電源線Vdd電連接；第一NMOS晶體管N1的源極和第二NMOS晶體管N2的源極與地線Vss電連接。在對所述SRAM存儲器進(jìn)行讀操作時(shí)，會有電流從高電平的第一位線BL、第二位線BLB流向低電平的第一存儲節(jié)點(diǎn)11或第二存儲節(jié)點(diǎn)12；在對所述SRAM存儲器進(jìn)行寫操作時(shí)，會有電流從高電平的第一存儲節(jié)點(diǎn)11或第二存儲節(jié)點(diǎn)12流向低電平的第一位線BL或第二位線BLB。然而，隨著工藝節(jié)點(diǎn)的進(jìn)一步減小，現(xiàn)有技術(shù)形成的SRAM存儲器的性能不夠穩(wěn)定。更多關(guān)于SRAM存儲器的形成方法，請參考公開號為“US20050073060A1”的美國專利。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明解決的問題是提供一種靜態(tài)存儲單元，具有所述靜態(tài)存儲單元的SRAM存儲器的性能穩(wěn)定。為解決上述問題，本發(fā)明的實(shí)施例提供一種靜態(tài)存儲單元，包括：半導(dǎo)體襯底，所述半導(dǎo)體襯底包括用于形成下拉晶體管的第一區(qū)域和用于形成上拉晶體管的第二區(qū)域；位于所述第一區(qū)域的半導(dǎo)體襯底表面的第一鰭部，位于所述第二區(qū)域的半導(dǎo)體表面的第二鰭部，其中，所述第二鰭部頂部形成有絕緣層；覆蓋所述第一鰭部和第二鰭部之外的半導(dǎo)體襯底表面的層間介質(zhì)層，所述層間介質(zhì)層表面低于所述第一鰭部和第二鰭部頂部表面；位于所述層間介質(zhì)層表面、且橫跨單個(gè)所述第一鰭部的頂部和側(cè)壁的第一柵極結(jié)構(gòu)，位于所述層間介質(zhì)層表面、且橫跨單個(gè)所述第二鰭部的頂部和側(cè)壁的第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)與第二鰭部的頂部通過絕緣層相隔離。可選地，所述第一鰭部的高度和第二鰭部的高度之間的比值為0.8:1-2:1?？蛇x地，當(dāng)所述第一鰭部的高度和第二鰭部的高度之間的比小于1:1，大于等于0.8:1時(shí)，所述第一鰭部的寬度大于所述第二鰭部高度的0.4倍。可選地，所述第一鰭部和第二鰭部的寬度相同?？蛇x地，所述第一區(qū)域的層間介質(zhì)層表面低于所述第二區(qū)域的層間介質(zhì)層表面。相應(yīng)的，發(fā)明人還提供一種靜態(tài)存儲單元的形成方法，包括：提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括用于形成下拉晶體管的第一區(qū)域和用于形成上拉晶體管的第二區(qū)域；形成位于所述第一區(qū)域的半導(dǎo)體襯底表面的第一鰭部，形成位于所述第二區(qū)域的半導(dǎo)體表面的第二鰭部，其中，所述第二鰭部頂部形成有絕緣層；形成覆蓋所述第一鰭部和第二鰭部之外的半導(dǎo)體襯底表面的層間介質(zhì)層，所述層間介質(zhì)層表面低于所述第一鰭部和第二鰭部頂部表面；形成位于所述層間介質(zhì)層表面、且橫跨單個(gè)所述第一鰭部的頂部和側(cè)壁的第一柵極結(jié)構(gòu)，形成位于所述層間介質(zhì)層表面、且橫跨單個(gè)所述第二鰭部的頂部和側(cè)壁的第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)與第二鰭部的頂部通過絕緣層相隔離。可選地，所述第一鰭部和第二鰭部之間的高度比為0.8:1-2:1?？蛇x地，當(dāng)所述第一鰭部和第二鰭部之間的高度比大于等于0.8:1，小于1:1時(shí)，所述第一鰭部的寬度大于所述第二鰭部高度的0.4倍。可選地，所述層間介質(zhì)層和絕緣層之間的刻蝕選擇比大于1：1?？蛇x地，所述第一鰭部和第二鰭部的形成步驟包括：形成覆蓋所述半導(dǎo)體襯底表面的硬掩膜薄膜；形成覆蓋所述硬掩膜薄膜表面的犧牲層，所述犧牲層具有多個(gè)開口，各開口側(cè)壁形成有側(cè)墻；去除所述犧牲層，以所述側(cè)墻為掩膜，刻蝕所述硬掩膜薄膜，直至暴露出半導(dǎo)體襯底，形成硬掩膜層并去除所述側(cè)墻；以所述硬掩膜層為掩膜，刻蝕部分厚度的半導(dǎo)體襯底，形成多個(gè)高度和寬度分別相同的鰭結(jié)構(gòu)，其中，所述第一區(qū)域的鰭結(jié)構(gòu)用于形成第一鰭部，所述第二區(qū)域的鰭結(jié)構(gòu)用于形成第二鰭部?？蛇x地，所述第一鰭部和第二鰭部的形成步驟還包括：首先形成覆蓋所述第二區(qū)域的保護(hù)層，所述保護(hù)層不僅覆蓋第二區(qū)域的層間介質(zhì)層，還覆蓋第二區(qū)域的絕緣層；以所述保護(hù)層為掩膜，去除第一區(qū)域的絕緣層和部分厚度的層間介質(zhì)層，直至暴露出第一區(qū)域的鰭結(jié)構(gòu)；去除所述保護(hù)層，暴露出第二區(qū)域的層間介質(zhì)層和絕緣層；以所述第二區(qū)域的絕緣層為掩膜，刻蝕部分厚度的層間介質(zhì)層以及第一區(qū)域中部分厚度的鰭結(jié)構(gòu)，形成第一鰭部，所述第二區(qū)域的鰭結(jié)構(gòu)為第二鰭部?？蛇x地，所述第一鰭部和第二鰭部的形成步驟還包括：首先去除部分厚度的層間介質(zhì)層，此時(shí)第一區(qū)域和第二區(qū)域的鰭結(jié)構(gòu)表面還形成有絕緣層；去除部分厚度的層間介質(zhì)層后，再形成覆蓋所述第二區(qū)域的層間介質(zhì)層和絕緣層的保護(hù)層；以所述保護(hù)層為掩膜去除所述第一區(qū)域的絕緣層，暴露出第一區(qū)域的鰭結(jié)構(gòu)；之后再去除所述保護(hù)層，暴露出第二區(qū)域的層間介質(zhì)層和絕緣層；以所述第二區(qū)域的絕緣層為掩膜，刻蝕部分厚度的層間介質(zhì)層以及第一區(qū)域中部分厚度的鰭結(jié)構(gòu)，形成第一鰭部，所述第二區(qū)域的鰭結(jié)構(gòu)為第二鰭部。與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：形成的第一柵極結(jié)構(gòu)直接與所述第一鰭部的頂部和兩個(gè)側(cè)壁接觸，后續(xù)形成的下拉晶體管為三柵結(jié)構(gòu)。而形成的第二柵極結(jié)構(gòu)與所述第二鰭部的兩個(gè)側(cè)壁接觸，但由于第二鰭部表面形成有絕緣層，所述絕緣層將第二鰭部的頂部與第二柵極結(jié)構(gòu)隔離，形成的上拉晶體管為雙柵結(jié)構(gòu)，形成的所述下拉晶體管的有效寬度大于上拉晶體管的有效寬度，可滿足下拉晶體管需要更大的驅(qū)動電流的需求。另外，由于下拉晶體管橫跨單個(gè)的第一鰭部，上拉晶體管橫跨單個(gè)的第二鰭部，無需再形成較小距離的各相鄰鰭部，因此形成的第一鰭部和第二鰭部的質(zhì)量較好。因此，采用本發(fā)明的技術(shù)方案可形成既滿足驅(qū)動電流的需求，又滿足各鰭部的質(zhì)量較好的靜態(tài)存儲單元，所述靜態(tài)存儲單元的性能穩(wěn)定，最終形成的SRAM存儲器的性能優(yōu)越。所述靜態(tài)存儲單元中，構(gòu)成下拉晶體管的第一柵極結(jié)構(gòu)與第一鰭部的頂部和兩個(gè)側(cè)壁接觸，為三柵結(jié)構(gòu)，而構(gòu)成上拉晶體管的第二柵極結(jié)構(gòu)與第二鰭部的頂部通過絕緣層隔離，為雙柵結(jié)構(gòu)，所述下拉晶體管的有效寬度大于上拉晶體管的有效寬度，可滿足下拉晶體管需要較大驅(qū)動電流的需求，提高了靜態(tài)存儲單元的性能。并且，下拉晶體管具有單個(gè)的第一鰭部，上拉晶體管具有單個(gè)的第二鰭部，所述第一鰭部和第二鰭部的質(zhì)量好，進(jìn)一步提高了所述靜態(tài)存儲單元的穩(wěn)定性，最終的SRAM存儲器的性能優(yōu)越。附圖說明圖1是現(xiàn)有技術(shù)的靜態(tài)存儲單元的電路示意圖；圖2-圖5是現(xiàn)有技術(shù)靜態(tài)存儲單元的形成過程的剖面結(jié)構(gòu)示意圖；圖6-圖12是本發(fā)明實(shí)施例的靜態(tài)存儲單元的形成過程的剖面結(jié)構(gòu)示意圖。具體實(shí)施方式正如

背景技術(shù)：
所述，現(xiàn)有技術(shù)形成的SRAM存儲器的性能不夠穩(wěn)定。經(jīng)過進(jìn)一步研究，發(fā)明人發(fā)現(xiàn)，在SRAM存儲器的存儲單元中，相對于上拉晶體管（PullUpTransistor），下拉晶體管（PullDownTransistor）通常需要更大的驅(qū)動電流（DriveCurrent）。現(xiàn)有技術(shù)形成的SRAM存儲器的性能不夠穩(wěn)定，其主要原因在于下拉晶體管的驅(qū)動電流不足。經(jīng)過進(jìn)一步研究，發(fā)明人發(fā)現(xiàn)，下拉晶體管的驅(qū)動電流很大程度上由構(gòu)成下拉晶體管的鰭部的有效寬度決定。所述構(gòu)成下拉晶體管的鰭部的有效寬度越大，形成的下拉晶體管的驅(qū)動電流越大。如何增大構(gòu)成下拉晶體管的鰭部的有效寬度成為亟需解決的問題。經(jīng)過更進(jìn)一步研究，發(fā)明人發(fā)現(xiàn)，現(xiàn)有技術(shù)形成晶體管的鰭部時(shí)，其主要步驟包括：請參考圖2，提供半導(dǎo)體襯底100，所述半導(dǎo)體襯底100表面覆蓋有硬掩膜薄膜101，所述硬掩膜薄膜101表面形成有犧牲層103，所述犧牲層103具有多個(gè)第一開口105，各第一開口105側(cè)壁形成有側(cè)墻107，用于后續(xù)作為形成寬度較小的鰭部的掩膜；請參考圖3，去除所述犧牲層103（如圖2所示），形成暴露出硬掩膜薄膜101的第二開口109；請參考圖4，形成第二開口109（如圖3所示）后，以所述側(cè)墻107（如圖3所示）為掩膜，刻蝕所述硬掩膜薄膜101（如圖3所示）直至暴露出半導(dǎo)體襯底100，形成硬掩膜層101a，并去除所述側(cè)墻107；請參考圖5，以所述硬掩膜層101a為掩膜，刻蝕部分厚度的半導(dǎo)體襯底100，形成寬度W（圖5中平行于半導(dǎo)體襯底100表面的尺寸）相同的多個(gè)鰭部111。發(fā)明人發(fā)現(xiàn)，隨著工藝尺寸的減小，鰭部111的寬度也隨著等比例縮小，傳統(tǒng)的光刻膠技術(shù)已無法獲得較小寬度W的鰭部?，F(xiàn)有技術(shù)通常采用上述方法形成較小寬度的鰭部111，然而，由于各側(cè)墻107在同一工藝步驟中形成，其厚度均相同，以上述厚度相同的側(cè)墻107為掩膜，形成的各鰭部111的寬度W也相同。要想獲得驅(qū)動電流更大的下拉晶體管，通常的方法為形成具有兩個(gè)鰭部111的下拉晶體管，而形成的上拉晶體管，往往只有單個(gè)的鰭部111。然而，隨著工藝節(jié)點(diǎn)的進(jìn)一步縮小，下拉晶體管的兩個(gè)鰭部111之間的距離也隨之進(jìn)一步縮小，受工藝條件限制，距離較小的兩個(gè)鰭部111較難實(shí)現(xiàn)，且形成的這兩個(gè)鰭部111的質(zhì)量較差，影響了下拉晶體管的質(zhì)量穩(wěn)定性，使得最終形成的SRAM存儲器的性能不夠穩(wěn)定。發(fā)明人經(jīng)過深入研究，提供了一種靜態(tài)存儲單元及其形成方法，使其內(nèi)部的下拉晶體管和上拉晶體管均由單個(gè)的鰭部構(gòu)成，但所述下拉晶體管為三柵結(jié)構(gòu)，而所述上拉晶體管為雙柵結(jié)構(gòu)。需要說明的是，在本發(fā)明的各個(gè)實(shí)施例中，半導(dǎo)體襯底包括第一區(qū)域和第二區(qū)域，所述第一區(qū)域均用于具有單個(gè)第一鰭部、且為三柵結(jié)構(gòu)的下拉晶體管，而第二區(qū)域均用于形成具有單個(gè)第二鰭部、且為雙柵結(jié)構(gòu)的上拉晶體管。發(fā)明人發(fā)現(xiàn)，采用本發(fā)明實(shí)施例中形成鰭結(jié)構(gòu)，進(jìn)一步形成第一鰭部和第二鰭部的方法時(shí)，只要第一鰭部和第二鰭部之間的高度比的范圍為0.8:1-2:1，形成的下拉晶體管的有效寬度大于上拉晶體管的有效寬度，在下拉晶體管和上拉晶體管的驅(qū)動電流均滿足需求的情況下，不用形成距離較小的相鄰鰭部，形成的第一鰭部和第二鰭部的質(zhì)量較好。因此，形成的靜態(tài)存儲單元的性能穩(wěn)定，后續(xù)形成的SRAM存儲器的性能穩(wěn)定。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的各具體實(shí)施方式做詳細(xì)的說明。請參考圖6，提供半導(dǎo)體襯底300，所述半導(dǎo)體襯底300包括第一區(qū)域I和與之相鄰的第二區(qū)域II，其中所述第一區(qū)域I用于形成下拉晶體管，所述第二區(qū)域II用于形成上拉晶體管，且所述第一區(qū)域I和第二區(qū)域II的半導(dǎo)體襯底300表面均形成有高度相同的鰭結(jié)構(gòu)301。所述半導(dǎo)體襯底300用于為后續(xù)工藝提供平臺，并形成鰭結(jié)構(gòu)301。所述半導(dǎo)體襯底300的材料為單晶硅、單晶鍺、鍺硅、絕緣體上硅、絕緣體上鍺中的一種。本發(fā)明的實(shí)施例中，所述半導(dǎo)體襯底300的材料為單晶硅。所述鰭結(jié)構(gòu)301用于后續(xù)形成第一鰭部和第二鰭部。所述鰭結(jié)構(gòu)301由刻蝕部分厚度的半導(dǎo)體襯底300后形成，因此，所述鰭結(jié)構(gòu)301的材料與半導(dǎo)體襯底300的材料相同。在本發(fā)明的實(shí)施例中，所述鰭結(jié)構(gòu)301的材料為單晶硅.所述鰭結(jié)構(gòu)301的具體形成步驟請參考前文形成鰭部111（如圖2-5所示）的形成步驟，包括：形成覆蓋所述半導(dǎo)體襯底300表面的硬掩膜薄膜（未圖示）；形成覆蓋所述硬掩膜薄膜表面的犧牲層（未圖示），所述犧牲層具有多個(gè)開口（未圖示），各開口側(cè)壁形成有側(cè)墻（未圖示）；去除所述犧牲層，以所述側(cè)傾為掩膜，刻蝕所述硬掩膜薄膜，直至暴露出半導(dǎo)體襯底，形成硬掩膜層（未圖示）并去除所述側(cè)墻；以所述硬掩膜層為掩膜，刻蝕部分厚度的半導(dǎo)體襯底，形成多個(gè)高度和寬度分別相同的鰭結(jié)構(gòu)301。采用上述形成步驟，形成的第一區(qū)域I的所述鰭結(jié)構(gòu)301的寬度W1與第二區(qū)域II的所述鰭結(jié)構(gòu)301的寬度W2相同，并且第一區(qū)域I的所述鰭結(jié)構(gòu)301的高度與第二區(qū)域II的所述鰭...