半導(dǎo)體設(shè)備及其制造方法
【專利摘要】根據(jù)一個實施例，一種半導(dǎo)體設(shè)備，包括：第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域；設(shè)置在所述第一半導(dǎo)體區(qū)域上的第二半導(dǎo)體區(qū)域，所述第二半導(dǎo)體區(qū)域的雜質(zhì)濃度比所述第一半導(dǎo)體區(qū)域的雜質(zhì)濃度低；設(shè)置在所述第二半導(dǎo)體區(qū)域上的第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域；以及設(shè)置在所述第三半導(dǎo)體區(qū)域上或所述第三半導(dǎo)體區(qū)域的部分中的第四半導(dǎo)體區(qū)域。所述第四半導(dǎo)體區(qū)域的晶格應(yīng)變比所述第三半導(dǎo)體區(qū)域的晶格應(yīng)變大。
【專利說明】半導(dǎo)體設(shè)備及其制造方法
[0001]相關(guān)申請的交叉引用
[0002]此申請基于并要求2012年7月31日提交的現(xiàn)有日本專利申請N0.2012-170278的優(yōu)先權(quán)益，于此通過引用并入了其全部內(nèi)容。
【技術(shù)領(lǐng)域】
[0003]于此描述的實施例總體涉及半導(dǎo)體設(shè)備及用于制造該半導(dǎo)體設(shè)備的方法。
【背景技術(shù)】
[0004]實現(xiàn)低損耗半導(dǎo)體設(shè)備的設(shè)備結(jié)構(gòu)和設(shè)備材料是期望的。通過使用例如碳化硅(SiC)作為材料，以比使用硅(Si)時低的導(dǎo)通電阻和高的擊穿電壓進(jìn)行設(shè)計是可能的。存在稱作基面位錯(BH))的位錯存在于半導(dǎo)體基底內(nèi)部的情況。已知:在設(shè)備操作期間，特別是以雙極模式操作期間，位錯延伸；設(shè)備的特性波動發(fā)生；并且損耗增大。因為位錯的延伸減小設(shè)備的長期可靠性，所以必需抑制以上記載的半導(dǎo)體設(shè)備的特性波動。
【專利附圖】

【附圖說明】
[0005]圖1是示出根據(jù)第一實施例的半導(dǎo)體設(shè)備的配置的示意性橫截面視圖；
[0006]圖2示出半導(dǎo)體設(shè)備的電流-電壓特性；
[0007]圖3是示出用于制造根據(jù)實施例的半導(dǎo)體設(shè)備的方法的流程圖；
[0008]圖4A至5C是示出用于制造根據(jù)實施例的半導(dǎo)體設(shè)備的方法的示意性橫截面視圖；
[0009]圖6是示出根據(jù)第三實施例的半導(dǎo)體設(shè)備的配置的示意性橫截面視圖；
[0010]圖7是示出根據(jù)第四實施例的半導(dǎo)體設(shè)備的配置的示意性橫截面視圖；以及
[0011]圖8是示出根據(jù)第五實施例的半導(dǎo)體設(shè)備的配置的示意性橫截面視圖。
【具體實施方式】
[0012]大體上，根據(jù)一個實施例，半導(dǎo)體設(shè)備包括:第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域；設(shè)置在所述第一半導(dǎo)體區(qū)域上的第二半導(dǎo)體區(qū)域，所述第二半導(dǎo)體區(qū)域的雜質(zhì)濃度比所述第一半導(dǎo)體區(qū)域的雜質(zhì)濃度低；設(shè)置在所述第二半導(dǎo)體區(qū)域上的第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域；以及設(shè)置在所述第三半導(dǎo)體區(qū)域上或所述第三半導(dǎo)體區(qū)域的部分中的第四半導(dǎo)體區(qū)域，所述第四半導(dǎo)體區(qū)域的晶格應(yīng)變比所述第三半導(dǎo)體區(qū)域的晶格應(yīng)變大。
[0013]大體上，根據(jù)另一實施例，提供了用于制造半導(dǎo)體設(shè)備的方法。所述方法包括:在第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域上形成第二半導(dǎo)體區(qū)域，所述第二半導(dǎo)體區(qū)域的雜質(zhì)濃度比所述第一半導(dǎo)體區(qū)域的雜質(zhì)濃度低；在所述第二半導(dǎo)體區(qū)域上形成第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域；以及通過向所述第三半導(dǎo)體區(qū)域中執(zhí)行離子植入來形成第四半導(dǎo)體區(qū)域，所述第四半導(dǎo)體區(qū)域的晶格應(yīng)變比所述第三半導(dǎo)體區(qū)域的晶格應(yīng)變大。
[0014]現(xiàn)在將基于圖來描述本發(fā)明的實施例。[0015]圖是示意性或概念性的，并且部分的厚度和寬度之間的關(guān)系，部分之間的大小的比例等不必然與其真實值相同。此外，尺寸和/或比例可以甚至對于相同部分，在附圖之間示例為不同。
[0016]在本申請的圖和說明書中，與關(guān)于以上的圖描述的那些部件類似的部件標(biāo)記有類似的參考數(shù)字，并且適當(dāng)?shù)厥÷粤似湓敿?xì)描述。
[0017]在以下描述中，示例了特定范例，其中第一導(dǎo)電類型為η型，而第二導(dǎo)電類型為P型。
[0018]在以下描述中，符號n+、n、rT、p+、p和p—指示每一種導(dǎo)電類型的雜質(zhì)濃度的相對程度。換句話說，n+是比η相對高的η型雜質(zhì)濃度；且η_是比η相對低的η型雜質(zhì)濃度。還有，P+是比P相對高的P型雜質(zhì)濃度；且ρ_是比P相對低的P型雜質(zhì)濃度。
[0019]第一實施例
[0020]圖1是示出根據(jù)第一實施例的半導(dǎo)體設(shè)備的配置的示意性橫截面視圖。
[0021]如圖1中所示，根據(jù)第一實施例的半導(dǎo)體設(shè)備110包括:為第一半導(dǎo)體區(qū)域的基底10 ;為第二半導(dǎo)體區(qū)域的第一外延層20 ;為第三半導(dǎo)體區(qū)域的第二外延層30 ;以及為第四半導(dǎo)體區(qū)域的缺陷抑制層40。半導(dǎo)體設(shè)備110還包括為第一電極的陰極電極70和為第二電極的陽極電極80。
[0022]該半導(dǎo)體設(shè)備110為例如PiN 二極管。
[0023]基底10是η+型半導(dǎo)體區(qū)域?；?0包括例如η+型SiC。在實施例中，六角SiC(例如4H-SiC)包括在基底10中。基底10是例如通過升華(sublimation)制成的SiC體基
。
[0024]基底10具有第一表面10a?；?0的第一表面IOa是包括SiC的晶片的前表面。第一表面IOa還是基底10與第一外延層20之間的界面。在實施例中，基底10的第一表面IOa相對于為六角SiC表面的(0001)面的傾斜大于O度且不大于8度。例如，基底10為取向錯誤的基底，諸如2度取向錯誤的基底、4度取向錯誤的基底、8度取向錯誤的基底等。這里，SiC的基底10的前面表可以為Si表面或C表面。存在于基底10的基面內(nèi)的基面位錯存在于為取向錯誤的基底的基底10的內(nèi)部。
[0025]η型雜質(zhì)摻雜到基底10中；并且η型雜質(zhì)的雜質(zhì)濃度為例如不小于IX 1018cnT3，并且不大于lX102°cm_3。在實施例中，雜質(zhì)濃度為約5X 1018cm_3。
[0026]第一外延層20是n_型半導(dǎo)體區(qū)域。第一外延層20是包括n_型SiC的半導(dǎo)體區(qū)域。第一外延層20形成于基底10的第一表面IOa上并且具有與基底的晶體結(jié)構(gòu)等同的晶體結(jié)構(gòu)。
[0027]第一外延層20的厚度由半導(dǎo)體設(shè)備110的擊穿電壓特性和其它特性的設(shè)計確定，并且例如不大于約200微米(μ m)。η型雜質(zhì)摻雜到第一外延層20中；并且η型雜質(zhì)的雜質(zhì)濃度比基底10的雜質(zhì)濃度低。第一外延層20的雜質(zhì)濃度例如不小于8Χ 1014cm_3，并且不大于 I X IO17Cm 3O
[0028]第二外延層30是P+型半導(dǎo)體區(qū)域。第二外延層30是由P+型SiC制成的半導(dǎo)體區(qū)域。第二外延層30形成于第一外延層20上。
[0029]第二外延層 30的厚度為例如約數(shù)μ m。P型雜質(zhì)摻雜到第二外延層30中；并且p型雜質(zhì)的雜質(zhì)濃度為例如不小于1父1016(^_3，并且不大于5\1019(^_3。[0030]第二外延層30的雜質(zhì)濃度可以在厚度方向上發(fā)生改變。例如，第二外延層30的前表面(第二外延層30的在與第一外延層20相反的側(cè)上的表面)部分的雜質(zhì)濃度可以最高；并且第二外延層30的在第一外延層20 —側(cè)上的表面的部分的雜質(zhì)濃度可以最低。
[0031]例如，第二外延層30的前表面部分的雜質(zhì)濃度設(shè)定為不小于I X 1015cm_3，并且不大于2X IO19CnT3 ;并且第二外延層30的在第一外延層20 —側(cè)上的表面的部分的雜質(zhì)濃度設(shè)定為不小于I X IO18Cm-3,并且不大于I X IO21Cm-30雜質(zhì)濃度的改變可以是階段性的或連續(xù)的。只要雜質(zhì)濃度的該改變實現(xiàn)了歸因于耗盡層的擴(kuò)展部分的擴(kuò)大的在反向方向上的較高的擊穿電壓并且在第二外延層30與陽極電極80之間的歐姆連接處實現(xiàn)了低的接觸電阻。
[0032]第二外延層30設(shè)置在例如第一外延層20的部分上。換句話說，第二外延層30形成為臺形。
[0033]第一外延層20的在第二外延層30 —側(cè)(pn結(jié)界面?zhèn)?上的雜質(zhì)濃度可以設(shè)定為比基底10 —側(cè)上的雜質(zhì)濃度高。由此，施加反向電壓時的電場不集中在外圍部分處而是集中在元件中央部分處(有源區(qū)部分)；并且歸因于外圍部分的結(jié)構(gòu)的不平衡的局部電場集中得到緩和。結(jié)果，設(shè)備的可靠性得到提高。
[0034]缺陷抑制層40設(shè)置在第二外延層30上。缺陷抑制層40為p型半導(dǎo)體區(qū)域并且可以設(shè)置在第二外延層30的部分中。缺陷抑制層40具有的晶格應(yīng)變比第二外延層30的晶格應(yīng)變大。缺陷抑制層40包括的雜質(zhì)與第二外延層30中包括的雜質(zhì)不同。包括在缺陷抑制層40中的雜質(zhì)可以不僅包括導(dǎo)電雜質(zhì)并且包括惰性元素。在缺陷抑制層40的宿主半導(dǎo)體為SiC的情況下，包括在缺陷抑制層40中的雜質(zhì)為例如氬(Ar)、硅(Si)、碳(C)等。
[0035]缺陷抑制層40通過例如向第二外延層30的前表面部分中執(zhí)行離子植入來形成。在向第二外延層30的前表面部分中執(zhí)行離子植入的情況下，在第二外延層30的晶體中發(fā)生晶格應(yīng)變。晶格應(yīng)變是歸因于張應(yīng)變而發(fā)生的應(yīng)變，張應(yīng)變的發(fā)生歸因于許多原子進(jìn)入晶體。發(fā)生晶格應(yīng)變的部分用作缺陷抑制層40。換句話說，缺陷抑制層40的晶格應(yīng)變大于第二外延層30的晶格應(yīng)變。
[0036]這里，通過例如拉曼分光術(shù)和/或TEM (透射電子顯微鏡)測量晶格應(yīng)變。
[0037]從而，因為缺陷抑制層40是通過例如至少向第二外延層30中執(zhí)行離子植入而形成的區(qū)域，所以缺陷抑制層40的雜質(zhì)濃度高于第二外延層30的雜質(zhì)濃度(在包括多重雜質(zhì)的情況下，總的雜質(zhì)濃度)。例如，缺陷抑制層40的雜質(zhì)濃度是第二外延層30的雜質(zhì)濃度的1000倍大或更大。例如，雖然第二外延層30的雜質(zhì)濃度不小于約I X IO16Cm-3,并且不大于約5 X IO19CnT3，但是缺陷抑制層40的雜質(zhì)濃度不小于約5 X 1017cnT3，并且不大于約X 1021Cm_3。
[0038]可以在從第二外延層30上的區(qū)域至第一外延層20上的區(qū)域設(shè)置缺陷抑制層40。半導(dǎo)體設(shè)備110的可靠性由在從第二外延層30上的區(qū)域至第一外延層20上的區(qū)域設(shè)置的缺陷抑制層40進(jìn)一步提高。例如，出現(xiàn)于pn結(jié)界面處的基面的數(shù)量隨取向錯誤的基底的斜角(off angle)減小而減小。然而,甚至在基面未暴露于pn結(jié)的表面處的情況下,存在于pn結(jié)界面下的部分中的基面位錯也延伸；并且發(fā)生特性退化。因此，甚至在斜角小的情況下，通過從第二外延層30上的區(qū)域至第一外延層20上的區(qū)域在盡可能寬的區(qū)域中設(shè)置缺陷抑制層40，也充分抑制了基面位錯的延伸。
[0039]端子結(jié)構(gòu)區(qū)域51設(shè)置在第二外延層30周圍的第一外延層20上，第二外延層30形成為臺形。端子結(jié)構(gòu)區(qū)域51在第二外延層30的周圍設(shè)置為例如連續(xù)的。溝道截斷體層(channel stopper layer) 53設(shè)置在端子結(jié)構(gòu)區(qū)域51周圍的第一外延層20上,與端子結(jié)構(gòu)51分開。例如，溝道截斷體層53設(shè)置在端子結(jié)構(gòu)區(qū)域51周圍。
[0040]端子結(jié)構(gòu)區(qū)域51為例如P—型半導(dǎo)體區(qū)域。端子結(jié)構(gòu)區(qū)域51為例如JTE (結(jié)終端擴(kuò)展)。除JTE外，端子結(jié)構(gòu)區(qū)域51可以是RESURF層、FLR (場限制環(huán))、或FP (場板)。通過在反向偏置期間緩和端子部分處的電場集中，端子結(jié)構(gòu)區(qū)域51增大了擊穿電壓。
[0041]為第一電極的陰極電極70設(shè)置在基底10的與第一表面IOa相反的側(cè)上的第二主表面IOb處。陰極電極70電連接至基底10。陰極電極70具有與基底10的歐姆連接。為第二電極的陽極電極80設(shè)置在缺陷抑制層40上。陽極電極80電連接至第二外延層30。陽極電極80具有與缺陷抑制層40和第二外延層30的歐姆連接。
[0042]在該半導(dǎo)體設(shè)備110中，基底10是PiN 二極管的N (η型半導(dǎo)體區(qū)域)。第一外延層20是PiN 二極管的i (本征半導(dǎo)體區(qū)域)。第二外延層30和缺陷抑制層40是PiN 二極管的P (P型半導(dǎo)體區(qū)域)。
[0043]現(xiàn)在將描述半導(dǎo)體設(shè)備110的操作。
[0044]首先，將描述施加電壓(正向電壓)使得陽極電極80相對于陰極電極70為正的情況下，半導(dǎo)體設(shè)備110的操作。在施加正向電壓的情況下，超過內(nèi)建電勢的電子和空穴經(jīng)由存在于P+型第二外延層30與n_型第一外延層20之間的界面處的pn結(jié)表面流動。由此，電流在半導(dǎo)體設(shè)備110中流動(正向操作)。
[0045]現(xiàn)在將描述施加電壓(反向電壓)使得陽極電極80相對于陰極電極70為負(fù)的情況下，半導(dǎo)體設(shè)備110的操作。在施加反向電壓的情況下，耗盡層主要在pn結(jié)表面的i層側(cè)上擴(kuò)展；并且電流基本不在半導(dǎo)體設(shè)備110中流動(反向操作)。
[0046]現(xiàn)在將描述半導(dǎo)體設(shè)備110的正向操作中的正向電壓的施加進(jìn)一步繼續(xù)的情況下的操作。在半導(dǎo)體設(shè)備110中，缺陷抑制層40設(shè)置在第二外延層30上。具有晶格應(yīng)變的區(qū)域包括在缺陷抑制層40的晶體內(nèi)部。通過具有該晶格應(yīng)變的缺陷抑制層40，歸因于晶體基面內(nèi)的晶格應(yīng)變，應(yīng)力起作用。由此，在繼續(xù)施加正向電壓的情況下，在存在于晶體基面(在六角晶體的情況下，Si表面的(0001)平面和C表面的(000-1)平面，并且在立方晶體的情況下，(111)平面)中的基面位錯處具有起始點的堆垛層錯的發(fā)生受到了抑制。
[0047]在半導(dǎo)體設(shè)備110中，在堆垛層錯發(fā)生的情況下發(fā)生的擊穿電場強(qiáng)度和導(dǎo)通電壓的增大受到了抑制。相應(yīng)地，在半導(dǎo)體設(shè)備110中，導(dǎo)通電壓的增大和擊穿電壓的減小在長的時段上受到抑制。
[0048]圖2示出了半導(dǎo)體設(shè)備的電流-電壓特性。
[0049]圖2示出了根據(jù)實施例的半導(dǎo)體設(shè)備110的電流(I)-電壓(V)特性和根據(jù)參考范例的半導(dǎo)體設(shè)備190的1-V特性。
[0050]根據(jù)參考范例的半導(dǎo)體設(shè)備190不包括根據(jù)實施例的半導(dǎo)體設(shè)備110的缺陷抑制層40。否則，半導(dǎo)體設(shè)備190的配置與半導(dǎo)體設(shè)備110的配置類似。
[0051]如圖2中所示，使得電流流動的必需的電壓值對于根據(jù)實施例的半導(dǎo)體設(shè)備110比對于根據(jù)參考范例的半導(dǎo)體設(shè)備190低。即，導(dǎo)通電壓對于半導(dǎo)體設(shè)備110比對于半導(dǎo)體設(shè)備190低。
[0052]稱作基面位錯的位錯存在于半導(dǎo)體設(shè)備110和190的基底10中。位錯在設(shè)備操作期間延伸。這引起導(dǎo)通電壓的增大和/或擊穿電壓的減小。[0053]可以設(shè)想這歸因于以下機(jī)制。在六角晶體用作SiC的基底10的情況下，存在于
(0001)平面中的稱作基面位錯的晶體缺陷存在于基底10內(nèi)。在在SiC的基底10上執(zhí)行SiC的外延生長的情況下，晶體的切割表面從(0001)面傾斜數(shù)度；并且執(zhí)行層狀生長(step-flow growth)。 [0054]在該情況下，基面位錯從SiC的基底10的第一表面IOa傳播到SiC的外延層(第一外延層20和第二外延層30)中。此外，當(dāng)施加電流應(yīng)力時，基面位錯延伸；并且堆垛層錯發(fā)生。發(fā)生的堆垛層錯變?yōu)楦唠娮鑵^(qū)域并且使得元件的正向特性退化。
[0055]特別是在高擊穿電壓設(shè)備的情況下，發(fā)生堆垛層錯的區(qū)域可以容易地變大，因為外延生長在基底10的第一表面IOa上的層厚。即，認(rèn)為在高擊穿電壓設(shè)備中顯著發(fā)生正向特性的退化。
[0056]如在實施例中，在在半導(dǎo)體設(shè)備110中設(shè)置缺陷抑制層40的情況下，歸因于設(shè)置在缺陷抑制層40中的晶格應(yīng)變的應(yīng)力作用于基面中。由此，在繼續(xù)施加正向電壓的情況下，以存在于晶體基面中的基面位錯作為起始點的堆垛層錯的發(fā)生受到了抑制。相應(yīng)地，與不包括缺陷抑制層40的半導(dǎo)體設(shè)備190相比，堆垛層錯的發(fā)生受到了抑制，并且導(dǎo)通電壓在包括缺陷抑制層40的半導(dǎo)體設(shè)備110中減小了。
[0057]因為缺陷抑制層40抑制了以基面位錯作為起始點的堆垛層錯的發(fā)生，所以可以根據(jù)基面位錯的位置和/或密度將缺陷抑制層40設(shè)置在必需的位置處。例如，缺陷抑制層40可以設(shè)置在第一外延層20和第二外延層30的部分、全部、或多個位置處。由此，避免了不必要的離子植入；并且防止了不必要的特性退化。
[0058]這里，半導(dǎo)體設(shè)備110的缺陷抑制層40具有晶格應(yīng)變，所以存在不能保持不具有晶格應(yīng)變的理想半導(dǎo)體材料的性質(zhì)的可能性。然而，半導(dǎo)體設(shè)備110的結(jié)界面是元件內(nèi)部的pn結(jié)界面。因此，認(rèn)為設(shè)置在為半導(dǎo)體設(shè)備110的前表面部分的缺陷抑制層40中的晶格應(yīng)變與諸如靜態(tài)特性、動態(tài)特性等的設(shè)備特性之間的關(guān)系非常弱。相應(yīng)地，根據(jù)半導(dǎo)體設(shè)備110的結(jié)構(gòu)，導(dǎo)通電壓和擊穿電壓在長的時間段得到保持，沒有其它特性的退化。
[0059]第二實施例
[0060]現(xiàn)在將描述根據(jù)第二實施例的用于制造半導(dǎo)體設(shè)備的方法。
[0061]在實施例中，將描述用于制造使用SiC的雙極二極管(PiN 二極管)的方法。
[0062]圖3是示出根據(jù)實施例的用于制造半導(dǎo)體設(shè)備的方法的流程圖。
[0063]圖4A至圖5C是示出根據(jù)實施例的用于制造半導(dǎo)體設(shè)備的方法的示意性橫截面視圖。
[0064]如圖3中所示，根據(jù)實施例的用于制造半導(dǎo)體設(shè)備的方法包括形成第一外延層(步驟S101)、形成第二外延層(步驟S102)、以及形成缺陷抑制層(步驟S103)。
[0065]現(xiàn)在將參照圖4A至圖5C描述圖3中所示的用于制造半導(dǎo)體設(shè)備的方法的具體范例。
[0066]首先，如圖4A中所示，準(zhǔn)備通過升華等制成的SiC體基底10。基底10內(nèi)的摻雜濃度不小于約lX1018cm_3，并且不大于約lX102°cm_3。在實施例中，基底10的摻雜濃度為
5X IO18CnT3的情況用作范例?；?0為n+型。
[0067]然后，在基底10的第一表面IOa上形成型第一外延層20。通過例如外延生長在第一表面IOa上形成第一外延層20。根據(jù)元件的擊穿電壓和其它特性設(shè)計η_型第一外延層20的摻雜濃度和厚度。例如，摻雜濃度不小于約8X1014cm_3，并且不大于約I X IO17CnT3 ；并且厚度不小于約5 μ m并且不大于約200 μ m。根據(jù)第一外延層20的摻雜濃度和厚度，可以在基底10與第一外延層20之間形成η導(dǎo)電類型的緩沖層(未示出)。緩沖層的摻雜濃度可以為例如不小于約5X1017cm_3，并且不大于約5Χ IO18CnT3;并且緩沖層的厚度可以從約數(shù)μπι至約數(shù)十μπι。緩沖層可以通過外延生長形成于基底10的第一表面IOa上。
[0068]然后，P+型第二外延層30形成于第一外延層20上。第二外延層30通過例如外延生長形成于第一外延層20上。使用與目標(biāo)特性匹配的生長條件來形成第二外延層30，該目標(biāo)特性控制pn結(jié)部分的耗盡層的擴(kuò)展并且減小前表面部分的接觸電阻。第二外延層30的摻雜濃度為例如不小于lX1016cm_3，并且不大于5X1019cm_3 ;并且第二外延層30的厚度為約數(shù)μ m。
[0069]第二外延層30的摻雜濃度可以在厚度方向(將基底10連接至第一外延層20的方向)上發(fā)生改變。例如，可以通過改變用于第二外延層30的雜質(zhì)濃度的條件來故意改變厚度方向上的摻雜濃度。在該情況下，第二外延層30的前表面部分(淺的部分)的摻雜濃度可以設(shè)定為高；并且深的部分的摻雜濃度可以設(shè)定為低。通過改變摻雜濃度，厚度方向上第二外延層30的摻雜濃度的改變可以是階段性的或連續(xù)的。
[0070]然后，如圖4B中所示，在第二外延層30的中央部分制作刻蝕掩膜(未示出)；并且將第二外延層30構(gòu)圖為臺形。向圖案結(jié)構(gòu)施加諸如RIE (反應(yīng)離子刻蝕)等的離子刻蝕。在RIE中，例如，執(zhí)行使用氟(F)或氯(Cl)氣體的刻蝕。在待刻蝕的第二外延層30的部分處刻蝕第二外延層30的整個厚度。由此，n_形第一外延層20在剩下未被刻蝕的第二外延層30的外圍部分處暴露。
[0071]在第二外延層30構(gòu)圖為臺形的情況下，圖案結(jié)構(gòu)不限于具有一個水平面的臺形；并且構(gòu)圖條件可以是使得第二外延層30構(gòu)圖為多個水平面。
[0072]然后，如圖4C中所示，對第二外延層30和第一外延層20的整個前表面執(zhí)行離子植入。植入的離子種類可以包括例如惰性離子。在第二外延層30和第一外延層20為SiC的情況下，Ar、S1、C等可以用作離子種類。從在晶體中提供應(yīng)變的方面講，植入濃度設(shè)定為宿主濃度的1000倍或更大的濃度。執(zhí)行離子植入時的溫度可以比室溫高。離子植入的深度可以不小于0.1 μ m,并且不大于0.5 μ m.[0073]從在晶體中提供應(yīng)變的方面講，具有相對大的原子半徑的磷(P)和鋁(Al)可以用作以上記載的離子種類。在該情況下，考慮歸因于摻雜類型和濃度的設(shè)備特性的影響，期望執(zhí)行例如反植入(counter implantation)。由此,應(yīng)變的形成和載流子濃度的調(diào)整均能夠通過高數(shù)量的離子實現(xiàn)。
[0074]植入的離子種類可以是單個或多個。例如，在晶體中引起大的應(yīng)變的離子種類可以植入到構(gòu)圖為臺形的第二外延層30中；并且在晶體中引起小的應(yīng)變的離子種類可以在第二外延層30的外圍部分處植入。在存在自動摻雜的風(fēng)險的情況下，可以在形成下述JTE之后形成缺陷抑制層40。
[0075]至少在第二外延層30上通過離子植入形成離子植入?yún)^(qū)域40A。離子植入?yún)^(qū)域40A為通過隨后的活化退火變?yōu)槿毕菀种茖?0的區(qū)域。如在實施例中，通過向第二外延層30和第一外延層20的整個前表面中執(zhí)行離子植入，在從第二外延層30上的區(qū)域至第一外延層20上的區(qū)域形成離子植入?yún)^(qū)域40A。[0076]然后，如圖5A中所示，形成端子結(jié)構(gòu)區(qū)域51。例如，p_型結(jié)JTE、RESURF層或保護(hù)環(huán)層可以用作端子結(jié)構(gòu)區(qū)域51。在實施例中，形成P—型JTE。為了形成端子結(jié)構(gòu)區(qū)域51，首先，形成諸如樹脂等的絕緣材料或有機(jī)材料的具有開口的掩膜Ml ;并且經(jīng)由開口執(zhí)行離子植入。這里，通過離子植入形成具有例如不小于5X IO16CnT3并且不大于5X IO18CnT3的雜質(zhì)濃度和不小于約0.3 μ m并且不大于約0.5 μ m的厚度的JTE。期望JTE形成為比先前形成的離子植入?yún)^(qū)域40A的厚度深。由此，反向電壓施加期間的電場集中不會容易地發(fā)生。
[0077]繼續(xù)如圖5B中所示，溝道截斷體層53形成為防止電勢擴(kuò)展到pn結(jié)部分的端面處的部分。類似于端子結(jié)構(gòu)區(qū)域51的形成，通過形成具有開口的掩膜M2并經(jīng)由開口執(zhí)行離子植入來形成溝道截斷體層53。由此，溝道截斷體層53形成于端子結(jié)構(gòu)區(qū)域51的外圍處。溝道截斷體層53形成為與端子結(jié)構(gòu)51分開。
[0078]如果需要，可以對第二外延層30的上部部分執(zhí)行離子植入以減小接觸電阻。然后，在所有離子植入結(jié)束后，執(zhí)行活化退火。在該情況下，位于離子種類植入的地方的晶格的應(yīng)變也擴(kuò)展到外圍，這歸因于對引入到第一外延層20和第二外延層30的前表面的大量惰性植入種類發(fā)生的顆粒布置。由此，結(jié)構(gòu)(缺陷抑制層40)形成為使得應(yīng)變施加到基面內(nèi)。
[0079]然后，如圖5C中所示，陰極電極70形成于基底10的第二主表面IOb上。如果需要，執(zhí)行陰極電極70的熱處理。隨后，在第二外延層30上形成陽極電極80。如果需要，執(zhí)行陽極電極80的熱處理。能夠與接觸陰極電極70和陽極電極80的半導(dǎo)體區(qū)域具有低電阻歐姆結(jié)的材料適合作為陰極電極70的材料和陽極電極80的材料。
[0080]如果接觸陰極電極70和陽極電極80的半導(dǎo)體區(qū)域是SiC并且如果不存在與陰極電極70的熱處理溫度和陽極電極80的熱處理溫度相關(guān)的問題，則可以在形成陽極電極80之后形成陰極電極70。如果需要,可以在基底10、第一外延層20、第二外延層30、缺陷抑制層40、端子結(jié)構(gòu)區(qū)域51、以及溝道截斷體層53周圍形成絕緣膜、有機(jī)膜等以執(zhí)行防止放電的作用。由此，完成了包括缺陷抑制層40的半導(dǎo)體設(shè)備110。
[0081]第三實施例
[0082]現(xiàn)在將描述第三實施例。
[0083]圖6是示出根據(jù)第三實施例的半導(dǎo)體設(shè)備的配置的示意性橫截面視圖。
[0084]如圖6中所示，根據(jù)第三實施例的半導(dǎo)體設(shè)備120包括:為第一半導(dǎo)體區(qū)域的基底10 ;為第二半導(dǎo)體區(qū)域的第一外延層20 ;為第三半導(dǎo)體區(qū)域的第二外延層30 ;為第四半導(dǎo)體區(qū)域的缺陷抑制層40 ;為第五半導(dǎo)體區(qū)域的源極區(qū)域35 ;柵極絕緣膜60 ;柵極電極G ;為第一電極的漏極電極71 ;以及為第二電極的源極電極81。
[0085]換句話說，半導(dǎo)體設(shè)備120為MOSFET (金屬氧化物半導(dǎo)體場效應(yīng)晶體管)。
[0086]基底10是例如n+型SiC體基底。類似于根據(jù)第一實施例的半導(dǎo)體設(shè)備110，基底10是取向錯誤的基底。第一外延層20是包括n_型SiC的半導(dǎo)體區(qū)域。第一外延層20具有形成于基底10的第一表面IOa上的規(guī)定的晶體結(jié)構(gòu)。
[0087]第二外延層30是包括P型SiC的半導(dǎo)體區(qū)域。第二外延層30具有形成于第一外延層20的部分上的規(guī)定的晶體結(jié)構(gòu)。多個第二外延層30設(shè)置在半導(dǎo)體設(shè)備120中。多個第二外延層30安置為在第一外延層20上彼此分開。
[0088]源極區(qū)域35是包括n+型SiC的半導(dǎo)體區(qū)域。源極區(qū)域35形成于第二外延層30的部分上。通過例如對第二外延層30中進(jìn)行離子植入來形成源極區(qū)域35。第二外延層30的前表面30a上的源極區(qū)域35與第一外延層20之間的第二外延層30的區(qū)域是在導(dǎo)通操作中形成溝道的區(qū)域。多個源極區(qū)域35設(shè)置在半導(dǎo)體設(shè)備120中。多個源極區(qū)域35分別設(shè)置在多個第二外延層30中。
[0089]缺陷抑制層40至少設(shè)置在第二外延層30的部分上或中。在實施例中，缺陷抑制層40設(shè)置在與源極電極81接觸的第二外延層30的部分中。缺陷抑制層40還可以設(shè)置在源極區(qū)域35的部分上或中。
[0090]柵極絕緣膜60至少設(shè)置在第二外延層30的前表面30a上。柵極電極G設(shè)置在柵極絕緣膜60上。絕緣膜61設(shè)置在柵極電極G與源極電極81之間。
[0091]源極電極81與源極區(qū)域35接觸。源極電極81與源極區(qū)域35具有歐姆接觸。在實施例中，源極電極81也接觸第二外延層30。由此，源極電極81用作MOSFET的源極區(qū)域35和第二外延層30的公共電極。
[0092]漏極電極71接觸基底10的第二主表面10b。漏極電極71與基底10具有歐姆連接。
[0093]現(xiàn)在將描述半導(dǎo)體設(shè)備120的操作。
[0094]當(dāng)在相對于源極電極81為正的電壓施加至漏極電極71的狀態(tài)將等于或大于閾值的電壓施加至柵極電極G時，在第二外延層30中接近第二外延層30與柵極絕緣膜60之間的界面處形成反型層(溝道)。由此，半導(dǎo)體設(shè)備120切換至導(dǎo)通狀態(tài)；并且電流從漏極電極71流至源極電極81中。
[0095]另一方面，當(dāng)施加至柵極電極G的電壓小于閾值時，溝道消失。由此，半導(dǎo)體設(shè)備120切換至關(guān)斷狀態(tài)；并且從漏極電極71流至源極電極81中的電流被破壞。
[0096]在為MOSFET的半導(dǎo)體設(shè)備120中，pn結(jié)界面形成于第一外延層20與第二外延層30之間。pn結(jié)界面用作MOSFET的體二極管。
[0097]通過給從半導(dǎo)體設(shè)備120中的第二外延層30的前表面30a起的規(guī)定深度提供缺陷抑制層40，類似于根據(jù)第一實施例的半導(dǎo)體設(shè)備110，導(dǎo)通電壓和擊穿電壓在長的時間段得到保持，而無其它特性退化。
[0098]在MOSFET中，期望通過考慮受到接近柵極絕緣膜60并且特別是在形成溝道的區(qū)域中的雜質(zhì)的影響的特性來設(shè)計缺陷抑制層40的形成位置。例如，缺陷抑制層40未設(shè)置在形成溝道的區(qū)域中。
[0099]第四實施例
[0100]現(xiàn)在將描述第四實施例。
[0101]圖7是示出根據(jù)第四實施例的半導(dǎo)體設(shè)備的配置的示意性橫截面視圖。
[0102]如圖7中所示，根據(jù)第四實施例的半導(dǎo)體設(shè)備130包括:為第一半導(dǎo)體區(qū)域的基底10 ;為第二半導(dǎo)體區(qū)域的第一外延層20 ;為第三半導(dǎo)體區(qū)域的第二外延層30 ;為第四半導(dǎo)體區(qū)域的缺陷抑制層40 ;為第五半導(dǎo)體區(qū)域的發(fā)射極區(qū)域36 ;柵極絕緣膜60 ;柵極電極G ；為第一電極的集電極電極72;以及為第二電極的發(fā)射極電極82。
[0103]換句話說，半導(dǎo)體設(shè)備130為IGBT (絕緣柵雙極晶體管)。
[0104]半導(dǎo)體設(shè)備130與半導(dǎo)體設(shè)備120的不同在于基底10的導(dǎo)電類型為P+型。在半導(dǎo)體設(shè)備130中，基底10是例如P+型SiC體基底。在半導(dǎo)體設(shè)備130中，第一外延層20是包括n_型SiC的半導(dǎo)體區(qū)域。第一外延層20用作IGBT的漂移層。[0105]在半導(dǎo)體設(shè)備130中，第二外延層30是包括p_型SiC的半導(dǎo)體區(qū)域。第二外延層30具有形成于第一外延層20的部分上的規(guī)定的晶體結(jié)構(gòu)。第二外延層30用作IGBT的基極區(qū)域。多個第二外延層層30設(shè)置在半導(dǎo)體設(shè)備130中。多個第二外延層30布置為在第一外延層20上彼此分開。
[0106]發(fā)射極區(qū)域36是包括n+型SiC的半導(dǎo)體區(qū)域。發(fā)射極區(qū)域36對應(yīng)于半導(dǎo)體設(shè)備120的源極區(qū)域35。多個發(fā)射極區(qū)域36設(shè)置在半導(dǎo)體設(shè)備130中。多個發(fā)射極區(qū)域36分別設(shè)置在多個第二外延層30中。
[0107]缺陷抑制層40至少設(shè)置在第二外延層30的部分上或中。在實施例中，缺陷抑制層40設(shè)置在與源極電極81接觸的第二外延層30的部分中。缺陷抑制層40還可以設(shè)置在發(fā)射極區(qū)域36上或中。
[0108]柵極絕緣膜60至少設(shè)置在第二外延層30的前表面30a上。柵極電極G設(shè)置在柵極絕緣膜60上。柵極電極G設(shè)置在插入了柵極絕緣膜60的兩個相互相鄰的第二外延層30上。絕緣膜61設(shè)置在柵極電極G與發(fā)射極電極82之間。
[0109]發(fā)射極電極82與發(fā)射極區(qū)域36接觸。發(fā)射極電極82與發(fā)射極區(qū)域36具有歐姆接觸。在實施例中，發(fā)射極電極82也接觸第二外延層30。由此，發(fā)射極電極82用作IGBT的發(fā)射極區(qū)域36和第二外延層30的公共電極。
[0110]集電極電極72接觸基底10的第二主表面10b。集電極電極72與基底10具有歐姆連接。
[0111]現(xiàn)在將描述半導(dǎo)體設(shè)備130的操作。
[0112]當(dāng)在將相對于發(fā)射極電極82為正的電壓施加至集電極電極72的狀態(tài)將等于或大于閾值的電壓施加至柵極電極G時，在為接近第二外延層30與柵極絕緣膜60之間的界面的基極區(qū)域的第二外延層30中形成反型層(溝道)。由此，電子從發(fā)射極電極區(qū)域36經(jīng)由溝道注入到第二外延層30 (基極區(qū)域)中；并且狀態(tài)切換至導(dǎo)通狀態(tài)。并且在此時，空穴從集電極電極72注入到第一外延層2 (第一漂移區(qū)域)中。注入到漂移區(qū)域中的空穴經(jīng)過基極區(qū)域流到發(fā)射極電極82中。在半導(dǎo)體設(shè)備130的導(dǎo)通狀態(tài)中，來自集電極電極72的空穴注入到漂移區(qū)域中；發(fā)生導(dǎo)電率調(diào)制；并且漂移區(qū)域的電阻降低。
[0113]另一方面，當(dāng)施加至柵極電極G的電壓小于閾值時，溝道消失。由此，半導(dǎo)體設(shè)備130切換至關(guān)斷狀態(tài)；并且從集電極電極72流至發(fā)射極電極82中的電流被破壞。
[0114]因為為IGBT的半導(dǎo)體設(shè)備130的操作具有雙極模式，類似于根據(jù)第一實施例的半導(dǎo)體設(shè)備110，所以以基面位錯作為起始點的堆垛層錯的發(fā)生受到抑制。相應(yīng)地，包括缺陷抑制層40的半導(dǎo)體設(shè)備130中的堆垛層錯的發(fā)生受到抑制；并且導(dǎo)通電壓和擊穿電壓長時間段得到保持，無其它特性的退化。
[0115]也在IGBT中，類似于M0SFET，期望通過考慮受到接近柵極絕緣膜60并且特別是在形成溝道的區(qū)域中的雜質(zhì)的影響的特性來設(shè)計缺陷抑制層40的形成位置。例如，缺陷抑制層40未設(shè)置在形成溝道的區(qū)域中。
[0116]第五實施例
[0117]現(xiàn)在將描述第五實施例。
[0118]圖8是示出根據(jù)第五實施例的半導(dǎo)體設(shè)備的配置的示意性橫截面視圖。
[0119]如圖8中所示，根據(jù)第五實施例的半導(dǎo)體設(shè)備140包括:為第一半導(dǎo)體區(qū)域的基底10 ;為第二半導(dǎo)體區(qū)域的第一外延層20 ;為第三半導(dǎo)體區(qū)域的第二外延層30 ;為第四半導(dǎo)體區(qū)域的缺陷抑制層40 ;為第一電極的陰極電極70 ;以及為第二電極的陽極電極80。
[0120]換句話說，半導(dǎo)體設(shè)備140為MPS (合并PiN肖特基)二極管。
[0121]基底10是例如n+型SiC體基底。類似于根據(jù)第一實施例的半導(dǎo)體設(shè)備110，基底10是取向錯誤的基底。第一外延層20是包括n_型SiC的半導(dǎo)體區(qū)域。第一外延層20具有形成于基底10的第一表面IOa上的規(guī)定的晶體結(jié)構(gòu)。
[0122]第二外延層30是包括P型SiC的半導(dǎo)體區(qū)域。第二外延層30具有形成于第一外延層20的部分上的規(guī)定的晶體結(jié)構(gòu)。第二外延層30以規(guī)定的間隔多重設(shè)置在第一外延層20的前表面20a側(cè)上。
[0123]陽極電極80包括歐姆電極85和肖特基電極86。歐姆電極85設(shè)置在第二外延層30上。歐姆電極85與第二外延層30具有歐姆連接。
[0124]肖特基電極86設(shè)置在歐姆電極85上并覆蓋第一外延層20的前表面20a。肖特基電極86與第一外延層20具有肖特基接觸。
[0125]陰極電極70與基底10的第二主表面IOb接觸。陰極電極70與基底10具有歐姆連接。
[0126]缺陷抑制層40至少設(shè)置在第二外延層30的部分上或中。在實施例中，缺陷抑制層40設(shè)置在與歐姆電極85接觸的第二外延層30的部分中。如果不存在與特性相關(guān)的問題的話，可以從第二外延層30的與歐姆電極85接觸的部分至第一外延層20的前表面20a上的區(qū)域設(shè)置缺陷抑制層40。
[0127]現(xiàn)在將描述半導(dǎo)體設(shè)備140的操作。
[0128]首先，將描述施加電壓(正向電壓)，使得陽極電極80相對于陰極電極70為正的情況下，半導(dǎo)體設(shè)備140的操作。在施加正向電壓的情況下，超過能魚的電子從第一外延層20流到肖特基電極86 (陽極電極80)中。超過內(nèi)建電勢的電子和空穴經(jīng)由存在于P+型第二外延層30與n_型第一外延層20之間的界面處的pn結(jié)表面流動。由此，電流在半導(dǎo)體設(shè)備140中流動(正向操作)。
[0129]現(xiàn)在，將描述施加電壓(反向電壓)，使得陽極電極80相對于陰極電極70為負(fù)的情況下，半導(dǎo)體設(shè)備140的操作。在施加反向電壓的情況下，耗盡層在肖特基電極86與第一外延層20之間的界面的第一外延層20側(cè)上擴(kuò)展。耗盡層主要在pn結(jié)表面的i層側(cè)上擴(kuò)展。由此，基本沒有電流在半導(dǎo)體設(shè)備140中流動(反向操作)。
[0130]為MPS 二極管的半導(dǎo)體設(shè)備140具有肖特基勢壘二極管的特性和PiN 二極管的特性。即，半導(dǎo)體設(shè)備140具有低導(dǎo)通電壓和極優(yōu)的恢復(fù)特性。
[0131]因為為MPS 二極管的半導(dǎo)體設(shè)備130的操作具有雙極模式，類似于根據(jù)第一實施例的半導(dǎo)體設(shè)備110，所以以基面位錯作為起始點的堆垛層錯的發(fā)生受到抑制。相應(yīng)地，包括缺陷抑制層40的半導(dǎo)體設(shè)備140中的堆垛層錯的發(fā)生受到抑制；并且導(dǎo)通電壓和擊穿電壓在長的時間段得到保持，而無其它特性的退化。
[0132]如上所述，根據(jù)根據(jù)實施例的半導(dǎo)體設(shè)備和用于制造半導(dǎo)體設(shè)備的方法，能夠提高半導(dǎo)體設(shè)備的長期可靠性。
[0133]雖然以上描述了實施例及其修改，但是本發(fā)明不限于這些范例。例如，本領(lǐng)域技術(shù)人員關(guān)于上述實施例及其修改合適地進(jìn)行的實施例的部件的增加、刪除或設(shè)計修改或特征的合適組合在包括本發(fā)明的精神的程度上在本發(fā)明的范圍內(nèi)。
[0134]例如，雖然在上述實施例及其修改的描述中，第一導(dǎo)電類型是η型且第二導(dǎo)電類型是P型，但是本發(fā)明也適用于第一導(dǎo)電類型是P型且第二導(dǎo)電類型是η型的情況。上述實施例及其修改可應(yīng)用于Si表面或C表面上的設(shè)備。
[0135]雖然在上述實施例中示例了 SiC應(yīng)用為基底10、第一外延層20、以及第二外延層30的情況，但是這些部件的材料不限于SiC ;并且實施例也可應(yīng)用于包括晶體缺陷和從基面?zhèn)鞑サ亩讯鈱渝e的材料。
[0136]雖然已經(jīng)描述了某些實施例，但是僅通過范例方式描述了這些實施例，并且它們不是意在限制本發(fā)明的范圍。實際上，這里描述的新穎實施例可以以各種其它形式具體化；此外，可以不脫離本發(fā)明的精神，進(jìn)行于此描述的實施例的形式的各種省略、替代、和改變。所附權(quán)利要求和它們的等同物意在涵蓋該形式或修改，它們落入本發(fā)明的范圍和精神內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體設(shè)備，包括: 第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域； 設(shè)置在所述第一半導(dǎo)體區(qū)域上的第二半導(dǎo)體區(qū)域，所述第二半導(dǎo)體區(qū)域的雜質(zhì)濃度比所述第一半導(dǎo)體區(qū)域的雜質(zhì)濃度低； 設(shè)置在所述第二半導(dǎo)體區(qū)域上的第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域；以及設(shè)置在所述第三半導(dǎo)體區(qū)域上或所述第三半導(dǎo)體區(qū)域的部分中的第四半導(dǎo)體區(qū)域，所述第四半導(dǎo)體區(qū)域的晶格應(yīng)變比所述第三半導(dǎo)體區(qū)域的晶格應(yīng)變大。
2.如權(quán)利要求1所述的設(shè)備，其中， 所述第三半導(dǎo)體區(qū)域設(shè)置在所述第二半導(dǎo)體區(qū)域的部分上；并且所述第四半導(dǎo)體區(qū)域設(shè)置于從所述第三半導(dǎo)體區(qū)域上的區(qū)域至所述第二半導(dǎo)體區(qū)域上的區(qū)域。
3.如權(quán)利要求1所述的設(shè)備，其中，所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域具有通過外延生長形成的晶體結(jié)構(gòu)。
4.如權(quán)利要求1所述的設(shè)備，其中，所述第四半導(dǎo)體區(qū)域包括的雜質(zhì)與所述第三半導(dǎo)體區(qū)域中包括的雜質(zhì)不同。
5.如權(quán)利要求4所述的設(shè)備，其中，包括在所述第四半導(dǎo)體區(qū)域中的所述雜質(zhì)包括惰性元素。
6.如權(quán)利要求5所述的設(shè)備,其中，所述雜質(zhì)是選自Ar、Si和C的至少之一。
7.如權(quán)利要求1所述的設(shè)備，其中，所述第四半導(dǎo)體區(qū)域的雜質(zhì)濃度比所述第三半導(dǎo)體區(qū)域的雜質(zhì)濃度高。`
8.如權(quán)利要求1所述的設(shè)備，其中， 所述第二半導(dǎo)體區(qū)域的所述雜質(zhì)濃度不小于8 X 1014cm_3，并且不大于I X IO17Cm-3 ； 所述第三半導(dǎo)體區(qū)域的雜質(zhì)濃度不小于lX1016cm_3，并且不大于5 X IO19CnT3 ;并且 所述第四半導(dǎo)體區(qū)域的雜質(zhì)濃度不小于5X1017cm_3，并且不大于lX1021cm_3。
9.如權(quán)利要求1所述的設(shè)備，其中，所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域、所述第三半導(dǎo)體區(qū)域、以及所述第四半導(dǎo)體區(qū)域包括碳化硅。
10.如權(quán)利要求1所述的設(shè)備，其中， 所述第一半導(dǎo)體區(qū)域是具有第一表面且包括六角碳化硅的基底；并且 所述基底的所述第一表面相對于所述碳化硅的基面的傾斜大于O度且不大于8度。
11.如權(quán)利要求10所述的設(shè)備，其中，所述基底包括4H-SiC。
12.如權(quán)利要求1所述的設(shè)備，還包括: 電連接至所述第一半導(dǎo)體區(qū)域的第一電極；以及 電連接至所述第三半導(dǎo)體區(qū)域的第二電極， 在相對于所述第一電極為正的電壓施加至所述第二電極的情況下，電流被使得從所述第二電極朝向所述第一電極流動。
13.如權(quán)利要求1所述的設(shè)備，還包括: 設(shè)置在所述第三半導(dǎo)體區(qū)域的部分上的所述第一導(dǎo)電類型的第五半導(dǎo)體區(qū)域； 設(shè)置在所述第三半導(dǎo)體區(qū)域的表面上的柵極絕緣膜； 設(shè)置在所述柵極絕緣膜上的柵極電極；電連接至所述第五半導(dǎo)體區(qū)域的源極電極；以及 電連接至所述第一半導(dǎo)體區(qū)域的漏極電極。
14.如權(quán)利要求1所述的設(shè)備，還包括設(shè)置在所述第三半導(dǎo)體區(qū)域周圍的所述第二半導(dǎo)體區(qū)域上的所述第二導(dǎo)電類型的端子結(jié)構(gòu)區(qū)域，所述端子結(jié)構(gòu)區(qū)域的雜質(zhì)濃度比所述第三半導(dǎo)體區(qū)域的雜質(zhì)濃度低。
15.如權(quán)利要求14所述的設(shè)備，還包括設(shè)置在所述端子結(jié)構(gòu)區(qū)域周圍的所述第二半導(dǎo)體區(qū)域上并且與所述端子結(jié)構(gòu)區(qū)域分開的所述第二導(dǎo)電類型的溝道截斷體層，所述溝道截斷體層的雜質(zhì)濃度比所述第三半導(dǎo)體區(qū)域的雜質(zhì)濃度低。
16.一種用于制造半導(dǎo)體設(shè)備的方法，包括: 在第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域上形成第二半導(dǎo)體區(qū)域，所述第二半導(dǎo)體區(qū)域的雜質(zhì)濃度比所述第一半導(dǎo)體區(qū)域的雜質(zhì)濃度低； 在所述第二半導(dǎo)體區(qū)域上形成第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域；以及 通過向所述第三半導(dǎo)體區(qū)域中執(zhí)行離子植入來形成第四半導(dǎo)體區(qū)域，所述第四半導(dǎo)體區(qū)域的晶格應(yīng)變比所述第三半導(dǎo)體區(qū)域的晶格應(yīng)變大。
17.如權(quán)利要求16所述的方法，其中， 所述第三半導(dǎo)體區(qū)域的形成包括在所述第二半導(dǎo)體區(qū)域的部分上設(shè)置所述第三半導(dǎo)體區(qū)域；并且 所述第四半導(dǎo)體區(qū)域的形成包括在所述第三半導(dǎo)體區(qū)域上和所述第二半導(dǎo)體區(qū)域上形成所述第四半導(dǎo)體區(qū)域。
18.如權(quán)利要求16所述的方法，其中， 所述第二半導(dǎo)體區(qū)域的形成包括通過外延生長形成所述第二半導(dǎo)體區(qū)域；并且 所述第三半導(dǎo)體區(qū)域的形成包括通過外延生長形成所述第三半導(dǎo)體區(qū)域。
19.如權(quán)利要求16所述的方法，其中，所述第四半導(dǎo)體區(qū)域的形成包括向所述第三半導(dǎo)體區(qū)域中執(zhí)行與包括在所述第三半導(dǎo)體區(qū)域中的雜質(zhì)不同的雜質(zhì)的離子植入。
20.如權(quán)利要求19 所述的方法，其中，包括在所述第四半導(dǎo)體區(qū)域中的所述雜質(zhì)包括惰性元素。
21.如權(quán)利要求20所述的方法，其中，所述雜質(zhì)是選自Ar、Si和C的至少之一。
【文檔編號】H01L29/06GK103579300SQ201310081129
【公開日】2014年2月12日 申請日期:2013年3月14日 優(yōu)先權(quán)日:2012年7月31日
【發(fā)明者】太田千春, 西尾讓司, 高尾和人, 四戶孝 申請人:株式會社東芝