半導(dǎo)體器件制造方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體器件制造方法，包括：在襯底上形成鰭片結(jié)構(gòu)；在鰭片結(jié)構(gòu)上形成介質(zhì)材料構(gòu)成的假柵極層；刻蝕假柵極層形成假柵極堆疊結(jié)構(gòu)。依照本發(fā)明的半導(dǎo)體器件制造方法，采用介質(zhì)層作為假柵極堆疊，降低側(cè)墻形成次數(shù)并且仍能有效防止源漏外延在柵極上發(fā)生，從而有利于提高器件精細度以及可靠性。
【專利說明】半導(dǎo)體器件制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件制造方法，特別是涉及一種鰭片場效應(yīng)晶體管的制造方法。

【背景技術(shù)】
[0002]為了延續(xù)摩爾定律，要求器件的特征尺寸不斷的減小，但是隨著器件特征尺寸的不斷減小產(chǎn)生的短溝道效應(yīng)等效應(yīng)越來越明顯，嚴重影響器件的性能。在同樣的特征尺寸下，鰭柵場效應(yīng)晶體管(FinFET)比常規(guī)平面器件溝道長度大大增加同時短溝道效應(yīng)等能夠得到較好的改善，所以FinFET被認為是未來集成電路工藝發(fā)展的主流方向。
[0003]FinFET與平面器件主要不同在于它的溝道為三維的，這就導(dǎo)致某些平面器件中所用的工藝應(yīng)用在FinFET中時會存在一定的問題。特別地，作為平面互補金屬氧化物半導(dǎo)體(CMOS)器件中常用的且非常成熟的工藝之一的側(cè)墻技術(shù)，應(yīng)用到FinFET中會存在一定的困難。
[0004]具體地，在常規(guī)的FINFET工藝中，形成柵極間隔墻(spacer)時通常在鰭片(fin)會產(chǎn)生殘留，因此在FinFET工藝中會采取過刻(over-etch)等工藝完全去除殘留在fin上的側(cè)墻材料(通常為氮化硅或氧化硅；因為FinFET中通常在源漏(S/D)區(qū)采用選擇性外延工藝，以降低源漏區(qū)電阻以及便于后續(xù)的接觸(contact，只在暴露的硅上生長鍺硅，而在氧化硅氮化硅等材料上不生長鍺硅))。在常規(guī)工藝中，如果fin上殘留有spacer，則導(dǎo)致部分殘留氮化硅的區(qū)域不能夠外延上鍺硅，增大了器件的電阻。如果采用過刻將殘留在fin上的氮化硅全部刻除，則可能會導(dǎo)致fin的結(jié)構(gòu)被破壞，同時由于過刻過程中導(dǎo)致柵極(gate)上的硬掩膜頂部或者側(cè)面被刻蝕掉，導(dǎo)致在多晶硅或非晶硅暴露出來的地方也會生長鍺硅，導(dǎo)致器件形成的劣化。


【發(fā)明內(nèi)容】

[0005]由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提出一種新的半導(dǎo)體器件制造方法，能無需形成側(cè)墻并且仍能有效防止源漏外延在柵極上發(fā)生，從而有利于提高器件精細度以及可靠性。
[0006]為此，本發(fā)明提供了一種半導(dǎo)體器件制造方法，包括:在襯底上形成鰭片結(jié)構(gòu)；在鰭片結(jié)構(gòu)上形成介質(zhì)材料構(gòu)成的假柵極層；刻蝕假柵極層形成假柵極堆疊結(jié)構(gòu)。
[0007]其中，在襯底上形成鰭片結(jié)構(gòu)的步驟進一步包括:刻蝕襯底，形成沿第一方向延伸的多個鰭片結(jié)構(gòu)以及鰭片結(jié)構(gòu)之間的溝槽；在溝槽中填充絕緣材料形成淺溝槽隔離。
[0008]其中，在形成假柵極層之前，還包括在鰭片結(jié)構(gòu)上形成介質(zhì)材料構(gòu)成的假柵極襯層。
[0009]其中，假柵極層和/或假柵極襯層的材料選自氧化硅、氮化硅、氮氧化硅、非晶碳、高k材料及其組合。
[0010]其中，高k材料包括但不限于:氮化物，包括3丨隊41隊111金屬氧化物，包括1%0、A1203、Ta2O5, T12, ZnO、ZrO2, HfO2, CeO2, Y2O3, La2O3 ;氮氧化物，包括 HfS1N ;鈣鈦礦相氧化物，包括PbZrxTihO3 (PZTXBaxSivxT13 (BST);以及上述材料的組合。其中，假柵極層的厚度為10~ 10000A。其中，假柵極襯層的厚度為1 ~ 1000A。
[0011]其中，形成假柵極堆疊結(jié)構(gòu)之后，進一步包括:以假柵極堆疊結(jié)構(gòu)為掩模，離子注入或者外延生長形成源漏區(qū)。
[0012]其中，離子注入或者外延生長形成源漏區(qū)之前還包括:進行LDD/Halo注入；在假柵極堆疊結(jié)構(gòu)兩側(cè)形成側(cè)墻，以側(cè)墻為掩模執(zhí)行離子注入形成源漏區(qū)。
[0013]其中，形成源漏區(qū)之后，進一步包括:在器件上形成層間介質(zhì)層；刻蝕去除假柵極堆疊結(jié)構(gòu)，留下柵極溝槽；在柵極溝槽中形成柵極堆疊結(jié)構(gòu)。
[0014]其中，層間介質(zhì)層的材料不同于假柵極層的材料。
[0015]其中，源漏區(qū)的材料選自Si: H, Si: C, SiGe, SiGe: C、SiGeSn及其組合。
[0016]其中，源漏溝槽具有朝向溝道區(qū)的向內(nèi)突出部分。
[0017]其中，假柵極襯層的材料不同于假柵極層的材料。
[0018]其中，采用dHF、dBOE濕法腐蝕去除氧化硅材質(zhì)的假柵極層和/或假柵極襯層；采用熱磷酸濕法腐蝕去除氮化硅材質(zhì)的假柵極層和/或假柵極襯層；采用氧等離子體干法刻蝕去除非晶碳材質(zhì)的假柵極層和/或假柵極襯層。
[0019]依照本發(fā)明的半導(dǎo)體器件制造方法，采用介質(zhì)層作為假柵極堆疊，降低側(cè)墻形成次數(shù)并且仍能有效防止源漏外延在柵極上發(fā)生，從而有利于提高器件精細度以及可靠性。

【專利附圖】

【附圖說明】
[0020]以下參照附圖來詳細說明本發(fā)明的技術(shù)方案，其中:
[0021]圖1A和圖1B為依照本發(fā)明的半導(dǎo)體器件制造方法步驟的示意圖；
[0022]圖2A和圖2B為依照本發(fā)明的半導(dǎo)體器件制造方法步驟的示意圖；
[0023]圖3A和圖3B為依照本發(fā)明的半導(dǎo)體器件制造方法步驟的示意圖；
[0024]圖4A和圖4B為依照本發(fā)明的半導(dǎo)體器件制造方法步驟的示意圖；以及
[0025]圖5A和圖5B為依照本發(fā)明的半導(dǎo)體器件制造方法步驟的示意圖。

【具體實施方式】
[0026]以下參照附圖并結(jié)合示意性的實施例來詳細說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了能有效提高FinFET精細度以及可靠性的半導(dǎo)體器件制造方法。需要指出的是，類似的附圖標記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹夑P(guān)系。
[0027]以下參照圖1?圖3各個步驟的示意圖，來詳細描述本發(fā)明的技術(shù)方案，其中圖A是沿溝道區(qū)(源區(qū)-溝道區(qū)-漏區(qū))的第一方向(鰭片延伸方向)的剖視圖，圖B是沿垂直于第一方向的第二方向(柵極線條延伸方向)的剖視圖。
[0028]參照圖1，在襯底上形成鰭片結(jié)構(gòu)。
[0029]提供襯底1，襯底I依照器件用途需要而合理選擇，可包括單晶體硅(Si)、單晶體鍺(Ge)、應(yīng)變硅(Strained Si)、鍺硅(SiGe)，或是化合物半導(dǎo)體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導(dǎo)體例如石墨烯、SiC、碳納管等等。出于與CMOS工藝兼容的考慮，襯底I優(yōu)選地為體Si。
[0030]在襯底中刻蝕形成溝槽以及鰭片。利用掩模(光刻膠和/或硬掩模，均未示出)，沿第一方向刻蝕襯底1，形成沿第一方向延伸的單個或者相互平行的多個鰭片1F，以及鰭片IF之間以及周圍的溝槽1G。
[0031]優(yōu)選地，在溝槽IG中沉積氧化硅、氮化硅、氮氧化硅及其組合等絕緣材料，形成淺溝槽隔離(STI)2。其中，STI2的表面優(yōu)選地低于鰭片IF的表面，以便于后續(xù)刻蝕鰭片形成源漏區(qū)溝槽以及外延生長抬升的源漏區(qū)。
[0032]在后續(xù)形成假柵極層之前，優(yōu)選地，采用氟基溶液-諸如稀釋HF (dHF)溶液或者稀釋緩釋刻蝕劑(dBOE)進行短時間的表面清潔，去除襯底表面原生存在的氧化物，例如氧化娃薄層。
[0033]雖然如圖1A以及圖1B所示，STI2分布在鰭片IF的兩側(cè)(沿第一方向以及第二方向)，但是實際上在頂視圖(未示出)中，STI2包圍了鰭片IF (單個或者多個組成的陣列)而分布在其四周。
[0034]參照圖2，在鰭片結(jié)構(gòu)上形成介質(zhì)材料構(gòu)成的假柵極層。
[0035]可選地，在形成較厚的假柵極層4之前，先在鰭片IF上形成較薄的假柵極襯層3。假柵極襯層3用于在后續(xù)刻蝕過程中保護鰭片1F，以避免鰭片IF的頂部(未來作為器件的溝道區(qū))受到損傷從而影響器件的最終性能。假柵極襯層3的材質(zhì)不同于襯底I (也即不選自硅、碳化硅、鍺硅、鍺等源漏區(qū)常用材料)，能阻止源漏區(qū)材料在其上外延生長，優(yōu)選地為氧化硅、氮化硅、氮氧化硅、非晶碳、高k材料及其組合，其中高k材料包括但不限于氮化物(例如SiN、AIN、TiN)、金屬氧化物(主要為副族和鑭系金屬元素氧化物，例如MgO、A1203、Ta2O5' T12, ZnO, ZrO2, HfO2, CeO2, Y2O3> La203)、氮氧化物(如 HfS1N, S1N 等)、鈣鈦礦相氧化物(例如PbZrxTipxO3 (PZT)、BaxSivxT13 (BST));以及上述材料的組合，其中組合方式可以是混雜、合金、層疊等。假柵極襯層3的厚度較薄，優(yōu)選為1 ~ 1000Λ。值得注意的，假柵極襯層3僅是可選的，也即即便不采用襯層3也能夠?qū)崿F(xiàn)本發(fā)明。
[0036]隨后，在鰭片結(jié)構(gòu)IF (以及假柵極襯層3，如果有的話)上形成介質(zhì)材料構(gòu)成的假柵極層4。假柵極層4的材質(zhì)可以與假柵極襯層3相同或者不同，均可以選自氧化硅、氮化硅、氮氧化硅、非晶碳、高k材料及其組合。假柵極層4的厚度要大于假柵極襯層3，層4的厚度例如為10 ~ 10000 Λ。H:中，假柵極層4的厚度較大，可以完全填充STI2上方留下的溝槽1G，從而完全覆蓋了鰭片1F。
[0037]形成介質(zhì)材料構(gòu)成的假柵極襯層3和/或假柵極層4的方法可以是各種常用的沉積工藝，例如LPCVD、PECVD、HDPCVD、熱氧化、化學(xué)氧化、MBE、ALD、蒸發(fā)、濺射等及其組合。
[0038]參照圖3，刻蝕假柵極層4 (以及假柵極襯層3)形成假柵極堆疊結(jié)構(gòu)。
[0039]優(yōu)選地，在假柵極層4上形成光刻膠構(gòu)成的軟掩模(未示出)或者氧化硅、氮化硅等材質(zhì)構(gòu)成的硬掩模(未示出，并且硬掩模層的材質(zhì)不同于假柵極層4)。光刻軟/硬掩模形成沿第二方向分布的掩模圖案，以掩模圖案為掩模，依次刻蝕假柵極層4和/或假柵極襯層
3,形成沿第二方向延伸分布的假柵極堆疊結(jié)構(gòu)4G/3G。第二方向優(yōu)選地垂直于第一方向。如圖3B所示，刻蝕形成假柵極堆疊結(jié)構(gòu)之后，鰭片IF之間的溝槽IG重新部分露出。刻蝕假柵極層4/假柵極襯層3的方法優(yōu)選為各向異性，例如等離子體干法刻蝕、反應(yīng)離子刻蝕(RIE)，并且調(diào)節(jié)刻蝕工藝中各個參數(shù)(例如原料氣組成比例，諸如CHF系列刻蝕氣體比例、C12與02的比例等等；例如射頻功率、反應(yīng)室溫度、氣壓等等)，使得刻蝕工藝基本不侵蝕鰭片1F(或者對于鰭片IF頂部的損傷(厚度減薄)小于等于I % )，而僅刻蝕去除了部分層4/3。
[0040]參照圖4，在假柵極堆疊結(jié)構(gòu)兩側(cè)形成源漏區(qū)。
[0041]由于假柵極層4為介質(zhì)材料構(gòu)成，因此在后續(xù)形成源漏區(qū)過程中，半導(dǎo)體材料不會在假柵極層4上外延生長，因此可以減少側(cè)墻形成次數(shù)甚至無需形成側(cè)墻，由此可以進一步縮減器件尺寸并且提高可靠性。
[0042]直接以假柵極堆疊結(jié)構(gòu)為掩模，刻蝕鰭片IF形成源漏溝槽，并在源漏溝槽中外延生長抬升的源漏區(qū)1S/1D?？涛g鰭片IF的方法至少包括各向異性的刻蝕工藝，例如等離子體干法刻蝕、RIE、TMAH濕法腐蝕(針對Si材質(zhì))等。源漏溝槽雖然如圖4A所示為垂直側(cè)壁結(jié)構(gòu)，但是實際上也可以沿第一方向具有朝向溝道區(qū)IC的向內(nèi)突出部分(未示出)，構(gòu)成C形、D形、Σ形等，使得外延生長的源漏區(qū)的應(yīng)力能夠有效控制溝道區(qū)中載流子遷移率，進而有效提高器件性能。采用HDPCVD、MOCVD、HVCVD、MBE、ALD等方法，外延生長源漏區(qū)，源漏區(qū)的材質(zhì)可以選自Si: H, Si: C, SiGe, SiGe: C、SiGeSn等及其組合。由于假柵極層4材料不同于鰭片IF而為介質(zhì)材料，因此這些外延的材料不會在假柵極層4上堆積。圖4B中虛線框所示為第二方向剖視圖中沿第一方向延伸(垂直紙面)的源漏區(qū)1S/1D。
[0043]值得注意的是，雖然圖4所示是先刻蝕源漏溝槽然后外延形成抬升源漏區(qū)，但是也可以采用常用的離子注入工藝形成與鰭片頂面齊平的源漏區(qū)。具體地，直接以假柵極堆疊結(jié)構(gòu)為掩模，執(zhí)行垂直離子注入，在硅材質(zhì)的鰭片IF中形成N+或者P+型的源漏區(qū)1S/1D。此外，還可以進一步在此之前執(zhí)行傾斜的輕摻雜離子注入，形成N-或者P-型的輕摻雜的源漏摻雜區(qū)(暈狀的Halo結(jié)構(gòu)、或者LDD結(jié)構(gòu))。其中，現(xiàn)在小尺寸器件中為了抑制短溝道效應(yīng)，一般在SD注入之前會進行LDD/HAL0注入。所以在LDD/HAL0注入后可以選擇性的形成側(cè)墻然后在進行離子注入。
[0044]參照圖5，去除假柵極堆疊結(jié)構(gòu)，形成柵極溝槽。
[0045]優(yōu)選地，通過旋涂、噴涂、絲網(wǎng)印刷、CVD沉積等工藝，在整個器件上形成層間介質(zhì)層(ILD)5。ILD5的材料例如選自氮化硅、氧化硅、低k材料及其組合。其中，低k材料包括但不限于有機低k材料(例如含芳基或者多元環(huán)的有機聚合物)、無機低k材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔S1CH、摻C 二氧化硅、摻F多孔無定形碳、多孔金剛石、多孔有機聚合物)。ILD5的材質(zhì)不同于假柵極層4和/或假柵極襯層3，以便提高去除假柵極堆疊結(jié)構(gòu)時的刻蝕選擇性。
[0046]隨后，去除假柵極堆疊結(jié)構(gòu)4/3，在ILD5中留下柵極溝槽5G。去除方法優(yōu)選是濕法腐蝕，例如針對氧化硅材質(zhì)選用dHF、dB0E，針對氮化硅材質(zhì)選用熱磷酸，對于氮氧化硅材質(zhì)選用硫酸與雙氧水。此外，對于非晶碳材質(zhì)，可以選用氧等離子體干法刻蝕。
[0047]值得注意的是，雖然圖5中完全去除了假柵極襯層3，但是實際上對于高k材料的假柵極襯層3，可以保留在后續(xù)工序中以用作最后的柵極絕緣層。
[0048]此后，參照標準的后柵工藝，完成器件的后續(xù)制造。例如包括在柵極溝槽5G中填充高k材料的柵極絕緣層以及金屬/金屬合金/金屬氮化物材質(zhì)的柵極導(dǎo)電層，形成柵極堆疊結(jié)構(gòu)；刻蝕ILD5形成源漏接觸孔，在接觸孔中形成金屬硅化物以降低源漏接觸電阻；在接觸孔中填充金屬材料形成接觸塞等等。
[0049]依照本發(fā)明的半導(dǎo)體器件制造方法，采用介質(zhì)層作為假柵極堆疊，降低側(cè)墻形成次數(shù)并且仍能有效防止源漏外延在柵極上發(fā)生，從而有利于提高器件精細度以及可靠性。
[0050]盡管已參照一個或多個示例性實施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)做出各種合適的改變和等價方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
【權(quán)利要求】
1.一種半導(dǎo)體器件制造方法，包括: 在襯底上形成鰭片結(jié)構(gòu)； 在鰭片結(jié)構(gòu)上形成介質(zhì)材料構(gòu)成的假柵極層； 刻蝕假柵極層形成假柵極堆疊結(jié)構(gòu)。
2.如權(quán)利要求1的半導(dǎo)體器件制造方法，其中，在襯底上形成鰭片結(jié)構(gòu)的步驟進一步包括:刻蝕襯底，形成沿第一方向延伸的多個鰭片結(jié)構(gòu)以及鰭片結(jié)構(gòu)之間的溝槽；在溝槽中填充絕緣材料形成淺溝槽隔離。
3.如權(quán)利要求1的半導(dǎo)體器件制造方法，其中，在形成假柵極層之前，還包括在鰭片結(jié)構(gòu)上形成介質(zhì)材料構(gòu)成的假柵極襯層。
4.如權(quán)利要求1或3的半導(dǎo)體器件制造方法，其中，假柵極層和/或假柵極襯層的材料選自氧化娃、氮化娃、氮氧化娃、非晶碳、高k材料及其組合。
5.如權(quán)利要求4的半導(dǎo)體器件制造方法，其中，高k材料包括但不限于:氮化物，包括SiN, AIN、TiN ;金屬氧化物，包括 MgO、Al2O3' Ta2O5' Ti02、Zn。、ZrO2, HfO2, Ce02、Y2O3> La2O3 ；氮氧化物，包括HfS1N;鈣鈦礦相氧化物，包括PbZrxTinO3 (PZT)、BaxSr1^xT13 (BST);以及上述材料的組合。
6.如權(quán)利要求1的半導(dǎo)體器件制造方法，其中，假柵極層的厚度為10~ 10000A。
7.如權(quán)利要求3的半導(dǎo)體器件制造方法，其中，假柵極襯層的厚度為1~ 100Ao
8.如權(quán)利要求1的半導(dǎo)體器件制造方法，其中，形成假柵極堆疊結(jié)構(gòu)之后，進一步包括:以假柵極堆疊結(jié)構(gòu)為掩模，離子注入或者外延生長形成源漏區(qū)。
9.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，形成源漏區(qū)之后，進一步包括:在器件上形成層間介質(zhì)層；刻蝕去除假柵極堆疊結(jié)構(gòu)，留下柵極溝槽；在柵極溝槽中形成柵極堆疊結(jié)構(gòu)。
10.如權(quán)利要求9的半導(dǎo)體器件制造方法，其中，層間介質(zhì)層的材料不同于假柵極層的材料。
【文檔編號】H01L21/336GK104078363SQ201310110082
【公開日】2014年10月1日 申請日期:2013年3月29日 優(yōu)先權(quán)日:2013年3月29日
【發(fā)明者】秦長亮, 殷華湘, 尹海洲, 趙超 申請人:中國科學(xué)院微電子研究所