用于具有多重電力領(lǐng)域的電路的靜電放電保護(hù)設(shè)備的制作方法
【專利摘要】本發(fā)明揭示一種用于具有多重電力領(lǐng)域的電路的靜電放電保護(hù)設(shè)備。具體實(shí)施例包括：使第一電源箝制電路耦合至第一領(lǐng)域的第一電源導(dǎo)軌及第一接地導(dǎo)軌；使第二電源箝制電路耦合至第二領(lǐng)域的第二電源導(dǎo)軌及第二接地導(dǎo)軌；提供用以阻斷來自靜電放電事件的電流的阻斷電路；在該第一領(lǐng)域中提供I/O接口連接用以傳送來自該第一領(lǐng)域的訊號(hào)至該阻斷電路；在該第二領(lǐng)域中提供核心接口連接用以傳送來自該阻斷電路的訊號(hào)至該第二領(lǐng)域；使該阻斷電路的輸入連接耦合至該I/O接口連接；以及使該阻斷電路的輸出連接耦合至核心接口連接。
【專利說明】用于具有多重電力領(lǐng)域的電路的靜電放電保護(hù)設(shè)備
【技術(shù)領(lǐng)域】
[0001]本揭示內(nèi)容是有關(guān)于用于具有多重電力領(lǐng)域的電路的靜電放電(ESD)保護(hù)設(shè)備。本揭示內(nèi)容特別適用于利用先進(jìn)技術(shù)(例如，28奈米(nm)以下的半導(dǎo)體制程)的電路的ESD保護(hù)設(shè)備。
【背景技術(shù)】
[0002]集成電路通常會(huì)包括多重電力領(lǐng)域。例如，設(shè)備可包含各自可與不同電力領(lǐng)域關(guān)連的輸入/輸出(I/O)電路及核心電路，例如，I/O電路可與高電壓電力領(lǐng)域關(guān)連，核心電路可與低電壓電力領(lǐng)域關(guān)連，等等。因此，訊號(hào)可由高電壓電力領(lǐng)域行進(jìn)到低電壓電力領(lǐng)域。以ESD保護(hù)設(shè)計(jì)的觀點(diǎn)視之，跨領(lǐng)域接口電路的最關(guān)鍵問題之一是低電壓金屬氧化物半導(dǎo)體場(chǎng)效晶體管(MOSFET)的柵極氧化物崩潰。由于整體柵極氧化物崩潰電壓(Vbd)隨著技術(shù)推進(jìn)而減少，例如，ESD接地柵極η型MOS (ggNMOS)的Vt1 (例如，觸發(fā)電壓)與MOSFET柵極氧化物的Vbd之間的余裕(margin)會(huì)迅速遞減。
[0003]圖1示意說明包含傳統(tǒng)跨領(lǐng)域ESD保護(hù)方案的電路。如圖所示，圖1的電路包含連接至晶體管103及105的I/O輸入端子101，晶體管103及105的漏極連接至晶體管107及109的柵極。此外，該電路包含設(shè)計(jì)路徑Illa(例如，通過箝制電路(clamp) 117、接地導(dǎo)軌119及二極管121由電源導(dǎo)軌113至接地導(dǎo)軌115)及Illb (例如，通過箝制電路117、接地導(dǎo)軌119、二極管121、接地導(dǎo)軌115及箝制電路125的寄生二極管由電源導(dǎo)軌113至電源導(dǎo)軌123)以致能ESD電流，例如，可各自由VDDl行進(jìn)至VSS2以及由VDDl行進(jìn)至VDD2。然而，有些ESD電流也可沿著路徑127行進(jìn)通過晶體管103而破壞晶體管109的柵極氧化物(例如，在由VDDl至VSS2的ESD轟擊(zapping)下)，以及沿著路徑129行進(jìn)通過晶體管103而破壞晶體管107的柵極氧化物(例如，在由VDDl至VDD2的ESD轟擊下)。
[0004]圖2示意說明傳統(tǒng)跨領(lǐng)域ESD保護(hù)方案的問題的常見解決方案。如圖所示，圖2的電路包含與圖1的電路類似的組件，例如晶體管201、203、205及207，電源導(dǎo)軌209及211 (例如，VDDl與VDD2)，接地導(dǎo)軌213及215 (例如，VSSl與VSS2)，箝制電路217及219，以及二極管221。為了克服某些與傳統(tǒng)跨領(lǐng)域ESD保護(hù)方案有關(guān)的問題，圖2的電路更包含電阻器223、二極管225及晶體管227 (例如，接地柵極晶體管)。電阻器223減少晶體管205及207中的每一個(gè)的柵極與源極之間的壓降，用以減少晶體管205及207因ESD事件(例如，ESD轟擊)而造成柵極氧化物損壞的可能性。在由電源導(dǎo)軌209至電源導(dǎo)軌211的ESD事件(例如，由VDDl至VDD2的ESD轟擊)期間，二極管225保護(hù)晶體管205 (例如，PMOS晶體管)以防柵極氧化物崩潰。在由電源導(dǎo)軌209至接地導(dǎo)軌215的ESD事件(例如，由VDDl至VSS2的ESD轟擊)期間，晶體管227保護(hù)晶體管207 (例如，NMOS晶體管)以防柵極氧化物崩潰。
[0005]盡管圖2的ESD保護(hù)方案可提高成熟技術(shù)的柵極氧化物保護(hù)，然而該方案仍有多個(gè)缺點(diǎn)。例如，雖然電阻器223減少晶體管205及207中的每一個(gè)的柵極與源極之間的壓降，然而電路加入電阻器223對(duì)于高速I/O應(yīng)用有負(fù)面影響。此外，在正常操作期間泄露可能通過二極管225發(fā)生(例如，VDDl在VDD2通電之前通電時(shí)可能發(fā)生泄露)。盡管可實(shí)現(xiàn)通電順序(power-on sequence)以緩解泄露問題,然而此一解決方案妨礙與電路關(guān)連的彈性。此外，盡管當(dāng)前技術(shù)添加晶體管227可保護(hù)晶體管207以防柵極氧化物崩潰，然而此一方法在更進(jìn)一步的技術(shù)不會(huì)有效，因?yàn)?，例如，晶體管227的Vt1與晶體管207的柵極氧化物的Vbd之間幾乎不存在任何余裕。
[0006]圖3示意說明傳統(tǒng)跨領(lǐng)域ESD保護(hù)方案的問題的另一解決方案。如圖所示，圖3的電路包含與圖1的電路類似的組件，例如晶體管301、303、305及307，電源導(dǎo)軌309及311 (例如，VDDl與VDD2)，接地導(dǎo)軌313及315 (例如，VSSl與VSS2)，箝制電路317及319，以及二極管321。為了克服某些與圖1及圖2的ESD保護(hù)方案有關(guān)的問題，圖3的電路包含電阻器323、325及327，晶體管329及331，以及源泵電阻器(source pump resistor) 333及335。例如，添加源泵電阻器333及335可進(jìn)一步減少晶體管305及307中的每一個(gè)的柵極與源極的電位差，同時(shí)包含電阻器327及晶體管329的結(jié)構(gòu)可去除對(duì)于通電順序的需要。
[0007]不過，圖3的ESD保護(hù)方案也有多個(gè)缺點(diǎn)。例如，如指示符337所示，晶體管331可能受苦于由有噪聲的I/o接地導(dǎo)軌313造成的假觸發(fā)(例如，瞬間切換輸出以及瞬間切換噪聲(SS0/SSN))，導(dǎo)致核心輸出功能失真。此外，包含源泵電阻器333及335更會(huì)減少高速I/O應(yīng)用的速度以及增加電路的設(shè)計(jì)復(fù)雜度。此外，電阻器(例如，電阻器323、325及327，以及源泵電阻器333及335)的數(shù)目增加導(dǎo)致實(shí)現(xiàn)設(shè)計(jì)需要更多芯片面積，而增加與此種設(shè)計(jì)關(guān)連的設(shè)備尺寸。
[0008]因此，亟須具備更有效的ESD解決方案的電路，例如，以對(duì)于設(shè)備尺寸有最小沖擊的方式補(bǔ)充高速I/O應(yīng)用，以及有可行的方法。

【發(fā)明內(nèi)容】

[0009]本揭示內(nèi)容的一方面為一種實(shí)現(xiàn)用以阻斷電力領(lǐng)域間的ESD放電電流的ESD保護(hù)設(shè)備的電路。
[0010]本揭示內(nèi)容的另一方面為一種實(shí)現(xiàn)用以阻斷電力領(lǐng)域間的ESD放電電流的ESD保護(hù)設(shè)備的方法。
[0011]本揭示內(nèi)容的額外方面及其它特征會(huì)在以下說明中提出以及部分在本技藝一般技術(shù)人員審查以下內(nèi)容或?qū)W習(xí)本揭示內(nèi)容的實(shí)施后會(huì)明白。按照隨附權(quán)利要求書的特別提示，可實(shí)現(xiàn)及得到本揭示內(nèi)容的優(yōu)點(diǎn)。
[0012]根據(jù)本揭示內(nèi)容，用一種電路可部分達(dá)成一些技術(shù)效果，該電路是包含:第一領(lǐng)域，其包含:稱合至第一電源導(dǎo)軌及第一接地導(dǎo)軌的第一電源箝制電路(first powerclamp)，以及經(jīng)組態(tài)成傳送來自該第一領(lǐng)域的訊號(hào)的第一接口連接；第二領(lǐng)域，其包含:耦合至第二電源導(dǎo)軌及第二接地導(dǎo)軌的第二電源箝制電路，以及經(jīng)組態(tài)成接收進(jìn)入該第二領(lǐng)域的訊號(hào)的第二接口連接；以及用以阻斷來自ESD事件的電流的阻斷電路，該阻斷電路具有耦合至該第一接口連接的輸入連接與耦合至該第二接口連接的輸出連接。
[0013]方面包括一種阻斷電路，其包含:第一 NM0S，其具有第一 NMOS柵極、第一 NMOS漏極及耦合至第一接地導(dǎo)軌的第一 NMOS源極；第二NM0S，其具有第二 NMOS柵極、第二 NMOS漏極及耦合至該第一接地導(dǎo)軌的第二 NMOS源極；以及反相器，其具有耦合至輸入連接及該第一 NMOS柵極的輸入，以及具有耦合至該第二 NMOS柵極的輸出。有些方面包括一種阻斷電路，其更包含:第一核心PMOS，其具有第一核心PMOS柵極、第一核心PMOS漏極、以及耦合至第二電源導(dǎo)軌的第一核心PMOS源極；以及第二核心PM0S，其具有第二核心PMOS柵極、第二核心PMOS漏極及耦合至該第二電源導(dǎo)軌的第二核心PMOS源極，其中第一 NMOS漏極耦合至該第一核心PMOS漏極及該第二核心PMOS柵極，以及其中輸出連接耦合至該第二核心PMOS漏極、第二 NMOS漏極及該第一核心PMOS柵極。另一方面包括第二領(lǐng)域，更包含有核心PMOS柵極、核心PMOS漏極及耦合至第二電源導(dǎo)軌的核心PMOS源極的核心PMOS ；以及核心NM0S，其具有耦合至該核心PMOS柵極及第二接口連接的核心NMOS柵極，耦合至該核心PMOS漏極的核心NMOS漏極，以及耦合至第二接地導(dǎo)軌的核心NMOS源極，其中第一 NMOS及反相器的柵極氧化物崩潰電壓大于該核心PMOS及該核心NMOS的柵極氧化物崩潰電壓，以及其中，第一電源導(dǎo)軌有大于該第二電源導(dǎo)軌的電壓。附加方面包括一種電路，其中第一 NMOS及反相器具有7伏特至8伏特之間的柵極氧化物崩潰電壓，以及核心PMOS及核心NMOS各自具有4伏特至5伏特之間以及3.5伏特至4.5伏特之間的柵極氧化物崩潰電壓，以及其中，第一電源導(dǎo)軌具有1.65伏特至2伏特的電壓以及第二電源導(dǎo)軌具有0.8伏特至I伏特的電壓。其它方面包括一種電路，其具有:耦合至第一電源導(dǎo)軌及第一接地導(dǎo)軌的第一 RC箝制電路(first RC clamp);以及具有稱合至該第一接地導(dǎo)軌的陽極及稱合至第二接地導(dǎo)軌的陰極的二極管，其中來自ESD事件的電流經(jīng)由該第一 RC箝制電路及該二極管在由該第一電源導(dǎo)軌至該第二接地導(dǎo)軌的路徑上放電。有些方面包括一種電路，其具有耦合至第二電源導(dǎo)軌及第二接地導(dǎo)軌的第二 RC箝制電路，其中來自ESD事件的電流經(jīng)由第一 RC箝制電路、二極管及該第二 RC箝制電路在由第一電源導(dǎo)軌至該第二電源導(dǎo)軌的路徑上放電。附加方面包括一種電路，其中當(dāng)該第一電源導(dǎo)軌在該第二電源導(dǎo)軌之前通電時(shí)，不會(huì)有由第一電源導(dǎo)軌至第二電源導(dǎo)軌的泄露電流流經(jīng)阻斷電路。
[0014]本揭示內(nèi)容的另一方面為一種方法，其包含下列步驟:將第一電源箝制電路耦合至第一領(lǐng)域的第一電源導(dǎo)軌及第一接地導(dǎo)軌；將第二電源箝制電路耦合至第二領(lǐng)域的第二電源導(dǎo)軌及第二接地導(dǎo)軌；提供用以阻斷來自ESD事件的電流的阻斷電路；在該第一領(lǐng)域中提供I/O接口連接用以傳送來自該第一領(lǐng)域的訊號(hào)至該阻斷電路；在該第二領(lǐng)域中提供核心接口連接用以傳送來自該阻斷電路的訊號(hào)至該第二領(lǐng)域；將該阻斷電路的輸入連接耦合至該I/O接口連接；以及將該阻斷電路的輸出連接耦合至核心接口連接。
[0015]有些方面包括:在阻斷電路中提供有第一 NMOS源極、第一 NMOS漏極及第一 NMOS柵極的第一 NMOS晶體管；將該第一 NMOS源極耦合至第一接地導(dǎo)軌；在該阻斷電路中提供有第二 NMOS源極、第二 NMOS漏極及第二 NMOS柵極的第二 NMOS晶體管；將該第二 NMOS源極耦合至該第一接地導(dǎo)軌；在該阻斷電路中提供反相器；將該反相器的輸出耦合至該第二NMOS柵極；以及將該反相器的輸入耦合至該第一 NMOS柵極及輸入連接。其它方面包括:在阻斷電路中提供有第一核心PMOS源極、第一核心PMOS漏極及第一核心PMOS柵極的第一核心PMOS晶體管；將該第一核心PMOS源極耦合至第二電源導(dǎo)軌；在該阻斷電路中提供有第二核心PMOS源極、第二核心PMOS漏極及第二核心PMOS柵極的第二核心PMOS晶體管；將該第二核心PMOS源極耦合至該第二電源導(dǎo)軌；將該第一 NMOS漏極耦合至該第一核心PMOS漏極，以及耦合至該第二核心PMOS柵極；以及將該第二 NMOS漏極耦合至該第二核心PMOS漏極、該第一核心PMOS柵極、以及輸出連接。其它方面包括:在第二領(lǐng)域中提供有核心PMOS源極、核心PMOS漏極及核心PMOS柵極的核心PMOS晶體管，該核心PMOS晶體管的柵極氧化物崩潰電壓小于第一 NMOS及反相器的柵極氧化物崩潰電壓；將該核心PMOS源極耦合至第二電源導(dǎo)軌；在該第二領(lǐng)域中提供有核心NMOS源極、核心NMOS漏極及核心NMOS柵極的核心NMOS晶體管，該核心NMOS晶體管的柵極氧化物崩潰電壓小于該第一 NMOS及該反相器的柵極氧化物崩潰電壓；將該核心NMOS源極耦合至第二接地導(dǎo)軌；耦合該核心NMOS柵極、該核心NMOS柵極及輸出連接；以及將該核心NMOS漏極耦合至該核心NMOS漏極，其中第一電源導(dǎo)軌有大于該第二電源導(dǎo)軌的電壓。附加方面包括具有7伏特至8伏特之間的柵極氧化物崩潰電壓的第一 NMOS及反相器，以及各自具有4伏特至5伏特之間以及3.5伏特至4.5伏特之間的柵極氧化物崩潰電壓的核心PMOS及核心NM0S，以及其中第一電源導(dǎo)軌有1.65伏特至2伏特的電壓以及第二電源導(dǎo)軌有0.8伏特至I伏特的電壓。其它方面包括:在第一領(lǐng)域中提供第一 RC箝制電路用以放電來自ESD事件的電流；將該第一 RC箝制電路耦合至第一電源導(dǎo)軌及第一接地導(dǎo)軌；提供有陽極及陰極連接的二極管；將該陽極連接耦合至該第一接地導(dǎo)軌；以及將該陰極連接耦合至第二接地導(dǎo)軌，其中來自ESD事件的電流經(jīng)由該第一 RC箝制電路及該二極管在由該第一電源導(dǎo)軌至該第二接地導(dǎo)軌的路徑上放電。有些方面包括:在第二領(lǐng)域中提供第二 RC箝制電路用以放電來自ESD事件的電流；以及使該第二 RC箝制電路耦合至第二電源導(dǎo)軌及第二接地導(dǎo)軌，其中來自ESD事件的電流經(jīng)由第一RC箝制電路、二極管及該第二 RC箝制電路在由第一電源導(dǎo)軌至該第二電源導(dǎo)軌的路徑上放電。附加方面包括一種方法，其中當(dāng)該第一電源導(dǎo)軌在該第二電源導(dǎo)軌之前通電時(shí)，不會(huì)有由第一電源導(dǎo)軌至第二電源導(dǎo)軌的泄露電流流經(jīng)阻斷電路。
[0016]本揭示內(nèi)容的另一方面為一種電路，其包含:第一領(lǐng)域，其包含:耦合至第一電源導(dǎo)軌及第一接地導(dǎo)軌的第一電源箝制電路，以及I/o接口連接用以傳送來自該第一領(lǐng)域的訊號(hào)；第二領(lǐng)域，其包含:耦合至第二電源導(dǎo)軌及第二接地導(dǎo)軌的第二電源箝制電路；用以傳送訊號(hào)至該第二領(lǐng)域的核心接口連接；第一核心PM0S，其具有第一核心PMOS柵極、第一核心PMOS漏極及耦合至該第二電源導(dǎo)軌的第一核心PMOS源極；以及核心NM0S，其具有耦合至該第一核心PMOS柵極及該核心接口連接的一核心NMOS柵極，耦合至該第一核心PMOS漏極的核心NMOS漏極，以及耦合至該第二接地導(dǎo)軌的核心NMOS源極；以及經(jīng)組態(tài)成阻斷來自ESD事件的電流的阻斷電路，其具有耦合至該I/O接口連接的輸入連接與耦合至該核心接口連接的輸出連接，該阻斷電路包含:有第一 NMOS柵極、第一 NMOS漏極及耦合至該第一接地導(dǎo)軌的第一 NMOS源極的第一 NMOS ;有第二 NMOS柵極、第二 NMOS漏極及耦合至該第一接地導(dǎo)軌的第二 NMOS源極的第二 NM0S，其中該輸入連接耦合至該第一 NMOS柵極，以及經(jīng)由反相器耦合至該第二 NMOS柵極，其中該第一 NMOS及該反相器的柵極氧化物崩潰電壓大于該第一核心PMOS及該核心NMOS的柵極氧化物崩潰電壓；第二核心PM0S，其具有第二核心PMOS柵極、第二核心PMOS漏極及耦合至該第二電源導(dǎo)軌的第二核心PMOS源極；以及第三核心PM0S，其具有第三核心PMOS柵極、第三核心PMOS漏極及耦合至該第二電源導(dǎo)軌的第三核心PMOS源極，其中該第一 NMOS漏極耦合至該第二核心PMOS漏極，以及該第三核心PMOS柵極，以及其中該輸出連接耦合至該第三核心PMOS漏極、該第二 NMOS漏極及第二核心PMOS柵極。
[0017]有些方面包括一種電路，其中第一 NMOS及反相器具有7伏特至8伏特之間的柵極氧化物崩潰電壓，以及第一核心PMOS及核心NMOS各自具有4伏特至5伏特之間以及3.5伏特至4.5伏特之間的柵極氧化物崩潰電壓，以及其中第一電源導(dǎo)軌具有1.65伏特至2伏特的電壓以及第二電源導(dǎo)軌具有0.8伏特至I伏特的電壓。某些方面包括有耦合至第一接地導(dǎo)軌的陽極以及耦合至第二接地導(dǎo)軌的陰極的二極管，其中第一領(lǐng)域更包括耦合至第一電源導(dǎo)軌及該第一接地導(dǎo)軌的第一 RC箝制電路，其中第二領(lǐng)域更包括耦合至第二電源導(dǎo)軌及該第二接地導(dǎo)軌的第二 RC箝制電路，其中來自ESD事件的電流在由該第一電源導(dǎo)軌經(jīng)由該第一 RC箝制電路及該二極管至該第二接地導(dǎo)軌的路徑上放電或經(jīng)由該第一 RC箝制電路、該二極管及該第二 RC箝制電路在由該第一電源導(dǎo)軌至該第二電源導(dǎo)軌的路徑上放電。其它方面包括一種電路，其中當(dāng)該第一電源導(dǎo)軌在該第二電源導(dǎo)軌之前通電時(shí)，不會(huì)有由第一電源導(dǎo)軌至第二電源導(dǎo)軌的泄露電流流經(jīng)I/O及核心接口連接。
[0018]本領(lǐng)域技術(shù)人員由以下詳細(xì)說明可明白本揭示內(nèi)容的額外方面及技術(shù)效果，其中僅以預(yù)期可實(shí)現(xiàn)本揭示內(nèi)容的最佳模式舉例描述本揭示內(nèi)容的具體實(shí)施例。應(yīng)了解，本揭示內(nèi)容能夠做出其它及不同的具體實(shí)施例，以及在各種明顯的方面，能夠修改多個(gè)細(xì)節(jié)而不脫離本揭示內(nèi)容。因此，附圖及說明內(nèi)容本質(zhì)上應(yīng)被視為圖解說明用而不是用來限定。
【專利附圖】

【附圖說明】
[0019]在此用附圖舉例說明而不是限定本揭示內(nèi)容，圖中類似的組件用相同的組件符號(hào)表不。
[0020]圖1示意說明包含傳統(tǒng)跨領(lǐng)域ESD保護(hù)方案的電路；
[0021]圖2示意說明傳統(tǒng)跨領(lǐng)域ESD保護(hù)方案的問題的常見解決方案；
[0022]圖3示意說明傳統(tǒng)跨領(lǐng)域ESD保護(hù)方案的問題的另一解決方案；以及
[0023]圖4A及圖4B根據(jù)本揭示內(nèi)容的示范具體實(shí)施例示意說明實(shí)現(xiàn)多重電力領(lǐng)域的ESD保護(hù)方案的電路。
[0024]符號(hào)說明
[0025]101I/O輸入端子
[0026]103,105,107,109 晶體管
[0027]IllaUllb設(shè)計(jì)路徑
[0028]113電源導(dǎo)軌
[0029]115接地導(dǎo)軌
[0030]117箝制電路
[0031]119接地導(dǎo)軌
[0032]121二極管
[0033]123電源導(dǎo)軌
[0034]125箝制電路
[0035]127、129路徑
[0036]201,203,205,207 晶體管
[0037]209,211電源導(dǎo)軌
[0038]213,215接地導(dǎo)軌
[0039]217,219箝制電路
[0040]221二極管
[0041]223電阻器[0042]225二極管
[0043]227晶體管
[0044]301、303、305、307 晶體管
[0045]309、311電源導(dǎo)軌
[0046]313,315接地導(dǎo)軌
[0047]317,319箝制電路
[0048]321二極管
[0049]323、325、327電阻器
[0050]329、331晶體管
[0051]333,335源泵電阻器
[0052]337指示符
[0053]401、403、405、407 晶體管
[0054]409二極管
[0055]411、413RC 箝制電路
[0056]415,417電源導(dǎo)軌
[0057]419、421接地導(dǎo)軌
[0058]423、425路徑
[0059]427阻斷電路
[0060]429、431NMOS
[0061]433、435核心 PMOS
[0062]437反相器
[0063]439輸入連接
[0064]441輸出連接。
【具體實(shí)施方式】
[0065]為了解釋，在以下的說明中，提出各種特定的細(xì)節(jié)供徹底了解示范具體實(shí)施例。不過，顯然沒有所述特定細(xì)節(jié)或用等價(jià)配置仍可實(shí)施示范具體實(shí)施例。在其它情況下，眾所周知的結(jié)構(gòu)及裝置用方塊圖說明以免不必要地混淆示范具體實(shí)施例。此外，除非明示，在本專利說明書及權(quán)利要求書中表示成分、反應(yīng)狀態(tài)等等的數(shù)量、比例及數(shù)值性質(zhì)的所有數(shù)字應(yīng)被理解為在所有情況下可用措辭“約”來修飾。
[0066]本揭示內(nèi)容是針對(duì)及解決在具有多重電力領(lǐng)域的電路(包括跨領(lǐng)域接口電路)有ESD轟擊時(shí)造成晶體管柵極氧化物崩潰的問題。本揭示內(nèi)容針對(duì)及解決此類問題，例如，除了其它以外，是通過提供阻斷電路用以阻斷電力領(lǐng)域間的ESD放電電流，從而防止跨領(lǐng)域電路中的脆弱晶體管(例如，耦合至ESD晶體管)的柵極氧化物崩潰。
[0067]圖4A及圖4B根據(jù)本揭示內(nèi)容的示范具體實(shí)施例示意說明實(shí)現(xiàn)用于多重電力領(lǐng)域的ESD保護(hù)方案的電路。例如，圖4A所示的電路(例如，除了其它組件以外，包含與圖1的組件類似的晶體管401、403、405及407，二極管409，RC箝制電路411及413，電源導(dǎo)軌415及417 (例如，VDDl與VDD2)，以及接地導(dǎo)軌419及421 (例如，VSSl與VSS2))實(shí)現(xiàn)路徑423及425。如圖所示，路徑423(例如，由電源導(dǎo)軌415至接地導(dǎo)軌421)包含RC箝制電路411與二極管409，以及路徑425(例如，由電源導(dǎo)軌415至電源導(dǎo)軌417)包含RC箝制電路411及413，以及二極管409。
[0068]注意圖4A，在跨領(lǐng)域VDDl至VSS2的ESD轟擊下，目標(biāo)可包括，例如，防止晶體管407的柵極氧化物崩潰。在ESD事件期間，阻斷電路427防止來自ESD事件的ESD電流流經(jīng)一個(gè)或多個(gè)傳統(tǒng)設(shè)計(jì)路徑(例如，圖1的設(shè)計(jì)路徑Illa)。同樣，在跨領(lǐng)域VDDl至VDD2的ESD轟擊下，目標(biāo)可包括，例如，防止晶體管405的柵極氧化物崩潰。阻斷電路427防止來自ESD事件的ESD電流流經(jīng)另一個(gè)或多個(gè)傳統(tǒng)設(shè)計(jì)路徑(例如，圖1的設(shè)計(jì)路徑127或129)。
[0069]圖4B的電路說明實(shí)現(xiàn)阻斷電路用以阻斷電力領(lǐng)域間的ESD放電電流的電路。如圖所示，阻斷電路427包含源極耦合至接地導(dǎo)軌419的NM0S429及431，源極耦合至電源導(dǎo)軌417的核心PM0S433及435，以及反相器437。輸入連接439耦合至NM0S429的柵極以及經(jīng)由反相器437至NM0S431的柵極。另外，匪0S429的漏極耦合至核心PM0S433的漏極，以及核心PM0S435的柵極。此外，輸出連接441耦合至核心PM0S435的漏極，NM0S431的漏極，以及核心PM0S433的柵極。
[0070]除了保護(hù)晶體管405及407的柵極氧化物以外，圖4A及圖4B的ESD保護(hù)方案不需要通電順序，因?yàn)楹诵腜M0S433及435的源極都耦合至電源導(dǎo)軌417。實(shí)現(xiàn)圖4A及圖4B的ESD保護(hù)方案的電路也有顯著減少的尺寸，因?yàn)樗龇桨覆恍枰加么罅啃酒娣e的多余電阻器(例如，電阻器323、325及327,源泵電阻器(source pump resistor) 333及335、等等)。此外，如上述，所述方案補(bǔ)充高速I/O應(yīng)用(例如，沒有減少此類應(yīng)用的速度的源泵電阻器333及335)。此外，接地反彈(ground bounce)及假觸發(fā)不造成問題，因?yàn)镹M0S429及431的源極都耦合至接地導(dǎo)軌419。因此，圖4A及圖4B的ESD保護(hù)方案不會(huì)經(jīng)歷由接地導(dǎo)軌419上的噪聲造成的核心輸出功能失真。
[0071]本揭示內(nèi)容的具體實(shí)施例可達(dá)成多項(xiàng)技術(shù)效果，包括保護(hù)脆弱MOSFET晶體管的柵極氧化物，高速I/o應(yīng)用，設(shè)計(jì)簡(jiǎn)單，以及減少設(shè)備(及電路)尺寸。本揭示內(nèi)容的具體實(shí)施例可用于各種工業(yè)應(yīng)用，例如，微處理器、智能型手機(jī)、行動(dòng)電話、手機(jī)、機(jī)上盒、DVD燒錄機(jī)及播放機(jī)、汽車導(dǎo)航、打印機(jī)及接口設(shè)備，網(wǎng)絡(luò)及電信設(shè)備，游戲系統(tǒng)、數(shù)字照相機(jī)、或使用邏輯或高電壓技術(shù)節(jié)點(diǎn)的任何設(shè)備。因此，本揭示內(nèi)容在產(chǎn)業(yè)上可用于各種高度整合的半導(dǎo)體組件，包括使用ESD保護(hù)設(shè)備以通過ESD/閉鎖標(biāo)準(zhǔn)規(guī)格(例如，液晶顯示器(LCD)驅(qū)動(dòng)器，同步隨機(jī)存取內(nèi)存(SRAM)，單次程序化(OTP)，以及電源管理產(chǎn)品)的設(shè)備。
[0072]在以上說明中，本揭示內(nèi)容用多個(gè)示范具體實(shí)施例來描述。不過，顯然仍可做出各種修飾及改變而不脫離本揭示內(nèi)容更寬廣的精神及范疇，如權(quán)利要求書所述。因此，本專利說明書及附圖應(yīng)被視為圖解說明用而非限定。應(yīng)了解，本揭示內(nèi)容能夠使用各種其它組合及具體實(shí)施例以及在如本文所述的本發(fā)明概念范疇內(nèi)能夠做出任何改變或修改。
【權(quán)利要求】
1.一種電路,其包含: 第一領(lǐng)域，其包含耦合至第一電源導(dǎo)軌及第一接地導(dǎo)軌的第一電源箝制電路，以及經(jīng)組態(tài)成傳送來自該第一領(lǐng)域的訊號(hào)的第一接口連接； 第二領(lǐng)域，其包含耦合至第二電源導(dǎo)軌及第二接地導(dǎo)軌的第二電源箝制電路，以及經(jīng)組態(tài)成接收進(jìn)入該第二領(lǐng)域的訊號(hào)的第二接口連接；以及 阻斷電路，其用以阻斷來自ESD事件的電流，該阻斷電路具有耦合至該第一接口連接的輸入連接與耦合至該第二接口連接的輸出連接。
2.根據(jù)權(quán)利要求1所述的電路，其中，該阻斷電路包含: 具有第一 NMOS柵極、第一 NMOS漏極及耦合至該第一接地導(dǎo)軌的第一 NMOS源極的第一NMOS ； 具有第二 NMOS柵極、第二 NMOS漏極及耦合至該第一接地導(dǎo)軌的第二 NMOS源極的第二NMOS ；以及 具有耦合至該輸入連接及該第一 NMOS柵極的輸入以及具有耦合至該第二 NMOS柵極的輸出的反相器。
3.根據(jù)權(quán)利要求2所述的電路，其中，該阻斷電路更包含: 第一核心PM0S，其具有第一核心PMOS柵極、第一核心PMOS漏極及耦合至該第二電源導(dǎo)軌的第一核心PMOS源極；以及 第二核心PM0S，其具有第二核 心PMOS柵極、第二核心PMOS漏極及耦合至該第二電源導(dǎo)軌的第二核心PMOS源極，其中，該第一 NMOS漏極耦合至該第一核心PMOS漏極及該第二核心PMOS柵極，以及其中，該輸出連接耦合至該第二核心PMOS漏極、該第二 NMOS漏極及該第一核心PMOS柵極。
4.根據(jù)權(quán)利要求2所述的電路，其中，該第二領(lǐng)域更包含具有核心PMOS柵極、核心PMOS漏極及耦合至該第二電源導(dǎo)軌的核心PMOS源極的核心PMOS ；以及核心NM0S，其具有耦合至該核心PMOS柵極及該第二接口連接的核心NMOS柵極、耦合至該核心PMOS漏極的核心NMOS漏極，以及耦合至該第二接地導(dǎo)軌的核心NMOS源極，其中，該第一 NMOS及該反相器的柵極氧化物崩潰電壓大于該核心PMOS及該核心NMOS的柵極氧化物崩潰電壓，以及其中，該第一電源導(dǎo)軌具有大于該第二電源導(dǎo)軌的電壓。
5.根據(jù)權(quán)利要求4所述的電路，其中，該第一NMOS及該反相器具有在7伏特至8伏特之間的柵極氧化物崩潰電壓，以及該核心PMOS及該核心NMOS各自具有4伏特至5伏特之間以及3.5伏特至4.5伏特之間的柵極氧化物崩潰電壓，以及其中，該第一電源導(dǎo)軌具有1.65伏特至2伏特的電壓以及該第二電源導(dǎo)軌具有0.8伏特至I伏特的電壓。
6.根據(jù)權(quán)利要求1所述的電路，更包含: 耦合至該第一電源導(dǎo)軌及該第一接地導(dǎo)軌的第一 RC箝制電路；以及 具有耦合至該第一接地導(dǎo)軌的陽極及耦合至該第二接地導(dǎo)軌的陰極的二極管，其中，來自ESD事件的電流經(jīng)由該第一 RC箝制電路及該二極管在由該第一電源導(dǎo)軌至該第二接地導(dǎo)軌的路徑上放電。
7.根據(jù)權(quán)利要求6所述的電路，更包含耦合至該第二電源導(dǎo)軌及該第二接地導(dǎo)軌的第二 RC箝制電路，其中，來自ESD事件的電流經(jīng)由該第一 RC箝制電路、該二極管及該第二 RC箝制電路在由該第一電源導(dǎo)軌至該第二電源導(dǎo)軌的路徑上放電。
8.根據(jù)權(quán)利要求1所述的電路，其中，當(dāng)該第一電源導(dǎo)軌在該第二電源導(dǎo)軌之前通電時(shí)，不會(huì)有由該第一電源導(dǎo)軌至該第二電源導(dǎo)軌的泄露電流流經(jīng)該阻斷電路。
9.一種方法，其包含: 將第一電源箝制電路耦合至第一領(lǐng)域的第一電源導(dǎo)軌及第一接地導(dǎo)軌； 將第二電源箝制電路耦合至第二領(lǐng)域的第二電源導(dǎo)軌及第二接地導(dǎo)軌； 提供用以阻斷來自ESD事件的電流的阻斷電路； 在該第一領(lǐng)域中提供I/O接口連接，用以傳送來自該第一領(lǐng)域的訊號(hào)至該阻斷電路； 在該第二領(lǐng)域中提供核心接口連接，用以傳送來自該阻斷電路的訊號(hào)至該第二領(lǐng)域； 將該阻斷電路的輸入連接耦合至該I/O接口連接；以及 將該阻斷電路的輸出連接耦合至核心接口連接。
10.根據(jù)權(quán)利要求9所述的方法，更包括: 在該阻斷電路中提供具有第一 NMOS源極、第一 NMOS漏極及第一 NMOS柵極的第一 NMOS晶體管； 將該第一 NMOS源極耦合至該第一接地導(dǎo)軌； 在該阻斷電路中提供具有第二 NMOS源極、第二 NMOS漏極及第二 NMOS柵極的第二 NMOS晶體管； 將該第二 NMOS源極耦合至該第一接地導(dǎo)軌； 在該阻斷電路中提供反相器； 將該反相器的輸出耦合至該第二 NMOS柵極；以及 將該反相器的輸入耦合至該第一 NMOS柵極及該輸入連接。
11.根據(jù)權(quán)利要求10所述的方法，更包括: 在該阻斷電路中提供具有第一核心PMOS源極、第一核心PMOS漏極及第一核心PMOS柵極的第一核心PMOS晶體管； 將該第一核心PMOS源極耦合至該第二電源導(dǎo)軌； 在該阻斷電路中提供具有第二核心PMOS源極、第二核心PMOS漏極及第二核心PMOS柵極的第二核心PMOS晶體管； 將該第二核心PMOS源極耦合至該第二電源導(dǎo)軌； 將該第一 NMOS漏極耦合至該第一核心PMOS漏極，以及耦合至該第二核心PMOS柵極；以及 將該第二 NMOS漏極耦合至該第二核心PMOS漏極、該第一核心PMOS柵極及該輸出連接。
12.根據(jù)權(quán)利要求10所述的方法，更包括: 在該第二領(lǐng)域中提供具有核心PMOS源極、核心PMOS漏極及核心PMOS柵極的核心PMOS晶體管，該核心PMOS晶體管的柵極氧化物崩潰電壓小于該第一 NMOS及該反相器的柵極氧化物崩潰電壓； 將該核心PMOS源極耦合至該第二電源導(dǎo)軌； 在該第二領(lǐng)域中提供具有核心NMOS源極、核心NMOS漏極及核心NMOS柵極的核心NMOS晶體管，該核心NMOS晶體管的柵極氧化物崩潰電壓小于該第一 NMOS及該反相器的柵極氧化物崩潰電壓；將該核心NMOS源極耦合至該第二接地導(dǎo)軌； 耦合該核心NMOS柵極、該核心NMOS柵極及該輸出連接；以及將該核心NMOS漏極耦合至該核心NMOS漏極，其中，該第一電源導(dǎo)軌具有大于該第二電源導(dǎo)軌的電壓。
13.根據(jù)權(quán)利要求12所述的方法，其中，該第一NMOS及該反相器具有7伏特至8伏特之間的柵極氧化物崩潰電壓，以及該核心PMOS及該核心NMOS各自具有4伏特至5伏特之間以及3.5伏特至4.5伏特之間的柵極氧化物崩潰電壓，以及其中，該第一電源導(dǎo)軌具有1.65伏特至2伏特的電壓以及該第二電源導(dǎo)軌具有0.8伏特至I伏特的電壓。
14.根據(jù)權(quán)利要求9所述的方法，更包括: 在該第一領(lǐng)域中提供第一 RC箝制電路，用以放電來自ESD事件的電流； 將該第一 RC箝制電路稱合至該第一電源導(dǎo)軌及該第一接地導(dǎo)軌； 提供具有陽極及陰極連接的二極管； 將該陽極連接耦合至該第一接地導(dǎo)軌；以及 將該陰極連接耦合至該第二接地導(dǎo)軌，其中，來自ESD事件的電流經(jīng)由該第一 RC箝制電路及該二極管在由該第一電源導(dǎo)軌至該第二接地導(dǎo)軌的路徑上放電。
15.根據(jù)權(quán)利要求14所述的方法，更包括: 在該第二領(lǐng)域中提供第二 RC箝制電路，用以放電來自ESD事件的電流；以及將該第二 RC箝制電路耦合至該第二電源導(dǎo)軌及該第二接地導(dǎo)軌，其中，來自ESD事件的電流經(jīng)由該第一 RC箝制電路 、該二極管及該第二 RC箝制電路在由該第一電源導(dǎo)軌至該第二電源導(dǎo)軌的路徑上放電。
16.根據(jù)權(quán)利要求9所述的方法，其中，當(dāng)該第一電源導(dǎo)軌在該第二電源導(dǎo)軌之前通電時(shí)，不會(huì)有由該第一電源導(dǎo)軌至該第二電源導(dǎo)軌的泄露電流流經(jīng)該阻斷電路。
17.—種電路,其包含: 第一領(lǐng)域，其包含稱合至第一電源導(dǎo)軌及第一接地導(dǎo)軌的第一電源箝制電路，以及I/O接口連接，用以傳送來自該第一領(lǐng)域的訊號(hào)； 第二領(lǐng)域，其包含: 耦合至第二電源導(dǎo)軌及第二接地導(dǎo)軌的第二電源箝制電路； 用以傳送訊號(hào)至該第二領(lǐng)域的核心接口連接； 第一核心PM0S，其具有第一核心PMOS柵極、第一核心PMOS漏極及耦合至該第二電源導(dǎo)軌的第一核心PMOS源極；以及 核心NM0S，其具有耦合至該第一核心PMOS柵極及該核心接口連接的核心NMOS柵極、耦合至該第一核心PMOS漏極的核心NMOS漏極，以及耦合至該第二接地導(dǎo)軌的核心NMOS源極；以及 經(jīng)組態(tài)成阻斷來自ESD事件的電流的阻斷電路，其具有耦合至該I/O接口連接的輸入連接與耦合至該核心接口連接的輸出連接，該阻斷電路包含: 具有第一 NMOS柵極、第一 NMOS漏極及耦合至該第一接地導(dǎo)軌的第一 NMOS源極的第一NMOS ； 具有第二 NMOS柵極、第二 NMOS漏極及耦合至該第一接地導(dǎo)軌的第二 NMOS源極的第二NM0S，其中，該輸入連接耦合至該第一 NMOS柵極，以及經(jīng)由反相器耦合至該第二 NMOS柵極，其中，該第一 NMOS及該反相器的柵極氧化物崩潰電壓大于該第一核心PMOS及該核心NMOS的柵極氧化物崩潰電壓； 第二核心PM0S，其具有第二核心PMOS柵極、第二核心PMOS漏極及耦合至該第二電源導(dǎo)軌的第二核心PMOS源極；以及 第三核心PMOS，其具有第三核心PMOS柵極、第三核心PMOS漏極及耦合至該第二電源導(dǎo)軌的第三核心PMOS源極，其中，該第一 NMOS漏極耦合至該第二核心PMOS漏極，以及該第三核心PMOS柵極，以及其中，該輸出連接耦合至該第三核心PMOS漏極、該第二 NMOS漏極及該第二核心PMOS柵極。
18.根據(jù)權(quán)利要求17所述的電路，其中，該第一NMOS及該反相器具有7伏特至8伏特之間的柵極氧化物崩潰電壓，以及該第一核心PMOS及該核心NMOS各自具有4伏特至5伏特之間以及3.5伏特至4.5伏特之間的柵極氧化物崩潰電壓，以及其中，該第一電源導(dǎo)軌具有1.65伏特至2伏特的電壓以及該第二電源導(dǎo)軌具有0.8伏特至I伏特的電壓。
19.根據(jù)權(quán)利要求17所述的電路，更包含具有耦合至該第一接地導(dǎo)軌的陽極及耦合至該第二接地導(dǎo)軌的陰極的二極管，其中，該第一領(lǐng)域更包含耦合至該第一電源導(dǎo)軌及該第一接地導(dǎo)軌的第一 RC箝制電路，其中，該第二領(lǐng)域更包含耦合至該第二電源導(dǎo)軌及該第二接地導(dǎo)軌的第二 RC箝制電路，其中，來自ESD事件的電流經(jīng)由該第一 RC箝制電路及該二極管在由該第一電源導(dǎo)軌至該第二接地導(dǎo)軌的路徑上放電或經(jīng)由該第一 RC箝制電路、該二極管及該第二 RC箝制電路在由該第一電源導(dǎo)軌至該第二電源導(dǎo)軌的路徑上放電。
20.根據(jù)權(quán)利要求17所述的電路，其中，當(dāng)該第一電源導(dǎo)軌在該第二電源導(dǎo)軌之前通電時(shí)，不會(huì)有由該第一電源導(dǎo)軌至該 第二電源導(dǎo)軌的泄露電流流經(jīng)該I/o及核心接口連接。
【文檔編號(hào)】H01L23/60GK103456720SQ201310203757
【公開日】2013年12月18日 申請(qǐng)日期:2013年5月28日 優(yōu)先權(quán)日:2012年5月29日
【發(fā)明者】林盈彰, 賴大偉 申請(qǐng)人:新加坡商格羅方德半導(dǎo)體私人有限公司