提升mosfet性能和nbti的方法和結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提供了提升MOSFET性能和NBTI的方法和結(jié)構(gòu)，并公開了形成p型場效晶體管（pFET）結(jié)構(gòu)的方法的一個實施例。該方法包括：在半導(dǎo)體襯底上形成掩模層，掩模層包括開口，開口露出半導(dǎo)體襯底的半導(dǎo)體區(qū)；通過掩模層的開口對半導(dǎo)體襯底執(zhí)行n型摻雜物的離子注入，在半導(dǎo)體區(qū)內(nèi)形成n型阱（n阱）；以及穿過掩模層的開口對半導(dǎo)體襯底執(zhí)行鍺（Ge）溝道注入，在n阱中形成Ge溝道注入?yún)^(qū)。
【專利說明】提升MOSFET性能和NBTI的方法和結(jié)構(gòu)
[0001]交叉參考
[0002]本申請要求2012年10月15日提交的標(biāo)題為“Method And Structure to BoostMOSFET Performance And NBTI”的美國臨時專利申請第61/713，942號的優(yōu)先權(quán)，其內(nèi)容完
全結(jié)合于此作為參考。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明總的來說涉及集成電路，更具體地，涉及提升MOSFET性能和NBTI的方法和結(jié)構(gòu)。
【背景技術(shù)】
[0004]集成電路已發(fā)展到具有諸如32nm、28nm和20nm的更小部件尺寸的先進(jìn)技術(shù)。在這些先進(jìn)的技術(shù)中，場效應(yīng)晶體管(FET)包括三維晶體管，每一個晶體管都具有用于提高器件性能的鰭狀FET (FinFET)結(jié)構(gòu)。在FET中，柵極堆疊件包括用作金屬電極的金屬和用作柵極電介質(zhì)的高k介電材料。然而，現(xiàn)有的方法和結(jié)構(gòu)在器件的性能和可靠性方面還有各種問題和缺點。例如，電荷散射是在與金屬電極和高k柵極電介質(zhì)相關(guān)聯(lián)的亞40nm技術(shù)中限制FET的遷移率和可擴(kuò)縮性的因素。在另一個實例中，在成本和性能方面，三維FinFET結(jié)構(gòu)是復(fù)雜且昂貴的。其他實例包括不良的短溝道效應(yīng)以及由摻雜物波動引起的失配和變化。
[0005]因此，為了提高性能和降低制造成本，需要解決這些問題的FET器件的結(jié)構(gòu)和方法。

【發(fā)明內(nèi)容】

[0006]根據(jù)本發(fā)明的一個方面，提供了一種形成P型場效晶體管(pFET)結(jié)構(gòu)的方法，包括:在半導(dǎo)體襯底上形成掩模層，掩模層包括開口，開口露出其中的半導(dǎo)體襯底的半導(dǎo)體區(qū)；穿過掩模層的開口對半導(dǎo)體襯底執(zhí)行η型摻雜物的離子注入，在半導(dǎo)體區(qū)內(nèi)形成η型阱(η阱)；以及穿過掩模層的開口對半導(dǎo)體襯底執(zhí)行鍺(Ge)溝道注入，在η阱中形成Ge溝道注入?yún)^(qū)。
[0007]優(yōu)選地，該方法還包括:在半導(dǎo)體襯底內(nèi)形成多個淺溝槽隔離(STI)部件，從而通過STI部件限定與其他半導(dǎo)體區(qū)分隔的半導(dǎo)體區(qū)。
[0008]優(yōu)選地，該方法還包括:在形成η阱并且執(zhí)行Ge溝道注入后，去除掩模層。
[0009]優(yōu)選地，該方法還包括:在半導(dǎo)體襯底上和半導(dǎo)體區(qū)內(nèi)形成柵極堆疊件；以及在η型阱內(nèi)形成P型摻雜物的源極部件和漏極部件并且柵極堆疊件夾置在源極部件和漏極部件之間。
[0010]優(yōu)選地，柵極堆疊件包括具有高k介電材料的柵極電介質(zhì)和具有金屬材料的柵電極。
[0011]優(yōu)選地，通過先柵極工藝和后柵極工藝中的一種工藝形成柵極堆疊件。[0012]優(yōu)選地，掩模層包括選自由氧化硅、氮化硅、氮氧化硅和它們的組合所組成的組中的介電材料。
[0013]優(yōu)選地，掩模層包括光刻膠材料。
[0014]優(yōu)選地，形成掩模層包括:在半導(dǎo)體襯底上沉積掩模材料薄膜；以及通過光刻工藝來圖案化掩模材料薄膜以形成具有開口的掩模層。
[0015]優(yōu)選地，執(zhí)行Ge溝道注入包括:以范圍在約2KeV至約15KeV之間的偏置功率，使用Ge摻雜物來執(zhí)行Ge離子注入工藝。
[0016]優(yōu)選地，執(zhí)行Ge溝道注入包括:以范圍在約5 X IO1Vcm2至IOlfVcm2之間的摻雜劑量，使用Ge摻雜物來執(zhí)行Ge離子注入工藝。
[0017]根據(jù)本發(fā)明的另一方面，提供了一種方法，包括:在半導(dǎo)體襯底內(nèi)形成多個淺溝槽隔離(STI)部件，從而通過STI部件限定半導(dǎo)體襯底內(nèi)與其他半導(dǎo)體區(qū)分隔的半導(dǎo)體區(qū)；在半導(dǎo)體襯底上形成掩模層，圖案化掩模層以形成露出半導(dǎo)體區(qū)的開口 ；穿過掩模層的開口對半導(dǎo)體襯底執(zhí)行η型摻雜物的第一離子注入，在半導(dǎo)體區(qū)內(nèi)形成η型阱(η阱);以及穿過掩模層的開口對半導(dǎo)體襯底執(zhí)行鍺(Ge)的第二離子注入，在η阱內(nèi)形成Ge溝道注入?yún)^(qū)。
[0018]優(yōu)選地，該方法還包括:在半導(dǎo)體襯底上和半導(dǎo)體區(qū)內(nèi)形成柵極堆疊件；以及在η阱內(nèi)形成P型摻雜物的源極部件和漏極部件并且柵極堆疊件夾置在源極部件和漏極部件之間。
[0019]優(yōu)選地，柵極堆疊件包括具有高k介電材料的柵極電介質(zhì)和具有金屬材料的柵電極。
[0020]優(yōu)選地，形成掩模層包括:在半導(dǎo)體襯底上沉積掩模材料；以及通過光刻工藝來圖案化掩模材料以形成具有開口的掩模層。
[0021 ] 優(yōu)選地,掩模材料包括介電材料和光刻膠材料中的一種。
[0022]優(yōu)選地，執(zhí)行Ge溝道注入包括:以范圍在約2KeV至約15KeV之間的偏置功率以及范圍在約5 X IO1Vcm2至IOlfVcm2之間的摻雜劑量，使用Ge摻雜物來執(zhí)行Ge離子注入工藝。
[0023]根據(jù)本發(fā)明的又一方面，提供了一種P型場效晶體管(pFET)結(jié)構(gòu)，包括:具有η型摻雜物的η阱，形成在半導(dǎo)體襯底內(nèi)；溝道區(qū)，形成在η阱內(nèi)；柵極堆疊件，形成在溝道區(qū)上；源極部件和漏極部件，形成在η阱內(nèi)并且溝道區(qū)夾置在源極部件和漏極部件之間；以及其中，溝道區(qū)包括原子濃度小于約3%的鍺(Ge)。
[0024]優(yōu)選地，溝道區(qū)在垂直于半導(dǎo)體襯底的方向上具有不均勻的Ge摻雜濃度，其中，最大的Ge摻雜濃度遠(yuǎn)離半導(dǎo)體襯底的頂面；以及平均Ge摻雜濃度在約4Χ 102°/cm3至約1.5 X IO2Vcm3之間的范圍內(nèi)。
[0025]優(yōu)選地，柵極堆疊件包括高k介電材料層和位于高k介電材料層上的金屬層。
【專利附圖】

【附圖說明】
[0026]當(dāng)參照附圖閱讀時，根據(jù)以下詳細(xì)描述最好理解本發(fā)明的方面。需要強調(diào)的是，根據(jù)工業(yè)的標(biāo)準(zhǔn)慣例，各種部件沒有按照比例繪制。事實上，為了清楚地討論，可任意增大或減小各個部件的尺寸。
[0027]圖1至圖4是根據(jù)一個或多個實施例的處于各個制造階段的半導(dǎo)體結(jié)構(gòu)的截面圖；[0028]圖5是根據(jù)一個實施例中的本發(fā)明的各個方面制造圖4中的半導(dǎo)體結(jié)構(gòu)的方法的流程圖。
【具體實施方式】
[0029]應(yīng)該理解，為了實現(xiàn)各個實施例的不同特征，以下發(fā)明提供了許多不同的實施例或?qū)嵗?。下文描述了部件和配置的具體實例以簡化本發(fā)明。當(dāng)然，這些只是實例并不用于限制。此外，本發(fā)明可在各個實例中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡化和清楚但其自身并不表明所討論的各個實施例和/或配置之間的關(guān)系。而且，在下文的描述中，第一部件形成在第二部件上方或第二部件上可包括第一部件和第二部件形成為直接接觸的實施例，并且還可包括在第一部件和第二部件之間形成附加的部件使得第一部件和第二部件不直接接觸的實施例。
[0030]圖1至圖4是根據(jù)一個或多個實施例的處于各個制造階段的半導(dǎo)體結(jié)構(gòu)100的截面圖。在一個實施例中，半導(dǎo)體結(jié)構(gòu)100包括一個或多個場效晶體管(FET)。
[0031]參照圖1，半導(dǎo)體結(jié)構(gòu)100包括半導(dǎo)體襯底110。半導(dǎo)體襯底110包括硅?？蛇x地，襯底包括鍺、硅鍺或其他適合的半導(dǎo)體材料。在另一個實施例中，半導(dǎo)體襯底110包括通過適合技術(shù)(諸如被稱為注氧隔離(SIMOX)的技術(shù))形成的用于隔離的隱埋介電材料層。在一些實施例中，襯底110可以是諸如絕緣體上娃(SOI)的絕緣體上半導(dǎo)體。
[0032]各個淺溝槽隔離(STI)部件112形成在半導(dǎo)體襯底110中，并且限定了諸如半導(dǎo)體區(qū)114a和114b的各個半導(dǎo)體區(qū)(或有源區(qū))114。通過STI部件112將半導(dǎo)體區(qū)114相互分隔和隔離。在一個實例中，半導(dǎo)體襯底110的頂面和STI部件112的頂面可以是共面的，得到共有的頂面。在一個實施例中，形成STI部件112包括:形成具有限定STI部件112的區(qū)域的開口的硬掩模；通過硬掩模的開口來蝕刻半導(dǎo)體襯底110以形成溝槽；沉積介電材料以填充溝槽；以及執(zhí)行化學(xué)機械拋光(CMP)工藝。作為用于說明的一個實施例，STI部件112的深度在約30nm至約250nm之間的范圍內(nèi)。
[0033]在一個實施例中，形成STI部件112還包括在CMP后去除硬掩模。在另一個實施例中，硬掩模包括通過熱氧化形成的氧化硅層和通過化學(xué)汽相沉積(CVD)形成在氧化硅層上的氮化硅。在又一個實施例中，在CMP工藝后去除硬掩模。
[0034]在另一個實施例中，沉積介電材料還包括熱氧化溝槽，然后通過CVD工藝用諸如氧化硅的介電材料填充溝槽。在一個實例中，用于填充溝槽的CVD工藝包括高密度等離子體 CVD (HDPCVD) ο
[0035]在一個實施例中，半導(dǎo)體區(qū)114a被設(shè)計用于P型FET (pFET)而半導(dǎo)體區(qū)114b被設(shè)計用于η型FET (nFET)。
[0036]仍然參照圖1，在半導(dǎo)體結(jié)構(gòu)100上形成掩模層118，然后對其進(jìn)行圖案化形成一個或多個開口 120，開口 120被設(shè)計用于在一些半導(dǎo)體區(qū)114內(nèi)形成一個或多個η型阱(η阱)。在本實施例中，η阱將形成在半導(dǎo)體區(qū)114a中。掩模層118阻止離子注入，使得離子注入只施加于掩模層118的開口 120內(nèi)的半導(dǎo)體區(qū)。
[0037]在一個實施例中，掩模層118是硬掩模并且包括諸如氮化硅(SiN)、氧化硅(SiO)、氮氧化硅(SiON)或它們的組合的介電材料。在一個實例中，硬掩模包括形成在襯底110上的熱氧化硅薄膜和形成在熱氧化硅薄膜上的SiN薄膜。進(jìn)一步地，在該實例中，通過熱氧化工藝形成熱氧化硅薄膜層，以及通過CVD工藝形成SiN薄膜。通過包括光刻工藝和蝕刻工藝的步驟來進(jìn)一步圖案化硬掩模以形成開口 120。在本實施例中，使用包括光刻膠涂覆、軟烘、曝光、曝光后烘焙(PEB)、顯影和硬烘的光刻工藝在硬掩模上形成圖案化的光刻膠層。然后，穿過圖案化的光刻膠層的開口對硬掩模進(jìn)行蝕刻，通過蝕刻工藝形成圖案化的硬掩模。此后，可使用諸如濕式剝離或等離子體灰化的適合工藝去除圖案化的光刻膠層。在一個實例中，蝕刻工藝包括應(yīng)用干(或等離子體)蝕刻來去除圖案化的光刻膠層的開口內(nèi)的硬掩模。在另一個實例中，蝕刻工藝包括應(yīng)用等離子體蝕刻來去除圖案化的光刻膠層的開口內(nèi)的SiN薄膜，以及用氟化氫(HF)溶液進(jìn)行濕蝕刻來去除圖案化的光刻膠層的開口內(nèi)的SiO薄膜。
[0038]在另一個實施例中，掩模層118包括光刻膠材料，并且圖案化的光刻膠層直接用作注入掩模。光刻膠材料對光子敏感且阻止離子注入(可選或此外地，被用作蝕刻掩模時阻止蝕刻)。在這種情況下，掩模層118是圖案化的光刻膠層。圖案化的光刻膠層的形成類似于所述圖案化硬掩模的光刻膠層的形成。
[0039]在光刻工藝的本實施例中，使用光掩模。掩模包括具有各種部件并且限定一個或多個η阱的各個區(qū)的圖案。光掩模和對應(yīng)的光刻工藝可使用適合的技術(shù)。在一個實例中，光掩模是包括透明襯底(在一個實例中由熔融石英制成)和設(shè)置在透明襯底上的不透明層(在一個實例中由鉻制成)的二元光掩模。圖案化不透明層以限定η阱區(qū)。在其他實例中，光掩?？砂ㄏ嘁蒲谀?PSM)或其他適合的光掩模。
[0040]在另一個實施例中,光刻工藝可采用諸如電子束(e-beam)的其他適合的技術(shù)來形成圖案化的光刻膠層。在這種情況下，光刻膠材料對電子敏感。除去光掩模，并且根據(jù)數(shù)據(jù)庫中限定的圖案以電子束直寫模式來曝光光刻膠層。其他可選擇使用的光刻工藝可包括離子光刻工藝或分子印跡。
[0041]參照圖2，在一個或多個半導(dǎo)體區(qū)114內(nèi)形成η阱122。η阱122包括分布在將要形成PFET的有源區(qū)內(nèi)的諸如磷(P)的η型摻雜物。通過諸如一次或多次離子注入的適合摻雜工藝穿過掩模層118的開口 120將η型摻雜物引入到η阱122中。因為掩模層118阻止離子注入，所以離子被掩模層118阻擋且只能被引入到掩模層118的開口內(nèi)的半導(dǎo)體區(qū)。在用作說明的本實例中，在半導(dǎo)體區(qū)114a內(nèi)形成η阱122。在一個實例中，η阱122的對應(yīng)摻雜濃度可在約IO16至IO18CnT3之間的范圍內(nèi)。在另一個實例中，η阱122的厚度可在約0.5微米至2微米之間的范圍內(nèi)。
[0042]仍然參照圖2，使用相同的掩膜層118，應(yīng)用鍺(Ge)溝道注入工藝將Ge引入到襯底110內(nèi)，使得在半導(dǎo)體襯底Iio內(nèi)形成一個或多個溝道注入?yún)^(qū)124。因為使用用于形成η阱122的相同掩模層118來執(zhí)行Ge溝道注入工藝，所以在形成η阱122的對應(yīng)半導(dǎo)體區(qū)內(nèi)形成溝道注入?yún)^(qū)124。換言之，在η阱122內(nèi)形成Ge溝道注入?yún)^(qū)124。
[0043]通過一次或多次離子注入形成Ge溝道注入?yún)^(qū)124。Ge被引入到掩模層118的開口 120內(nèi)的半導(dǎo)體襯底110內(nèi)。在擴(kuò)散和隨后由擴(kuò)散引起的退火后，摻雜物Ge從頂面到一定深度(Ge深度)分布在對應(yīng)的η阱122中。在一個實例中，Ge溝道注入?yún)^(qū)124從半導(dǎo)體襯底110的頂面延伸至η講122,其中Ge深度在約6nm至約12nm之間的范圍內(nèi)。特別地，垂直方向上(垂直于半導(dǎo)體襯底110頂面的方向)Ge的摻雜分布是不均勻的。在垂直方向上Ge摻雜濃度分布中，最大的摻雜濃度在大約Ge深度的一半處。在接近半導(dǎo)體襯底的頂面和接近Ge深度時，Ge摻雜濃度從最大摻雜濃度開始下降。在一個實施例中，Ge的平均摻雜濃度在約4X IO14和約IO16CnT2之間的范圍內(nèi)。具體地，Ge溝道注入?yún)^(qū)124內(nèi)的Ge原子濃度小于約3%。
[0044]通過離子注入將摻雜物Ge引入到Ge溝道注入?yún)^(qū)124。在一個實施例中，Ge注入工藝中Ge的注入量被設(shè)計為在約5X IO14至約IO16CnT3之間的范圍內(nèi)。在另一個實施例中，通過等離子體能量范圍在約2KeV至約15Kev之間的一次離子注入來形成Ge溝道注入?yún)^(qū)124。
[0045]Ge溝道注入?yún)^(qū)124被設(shè)計為改變pFET的溝道區(qū)的組成，使得對應(yīng)的功函被調(diào)整以提高器件性能，諸如減小PFET的閾值電壓?？紤]到溝道區(qū)的適合功函來設(shè)計Ge的摻雜濃度。因為通過離子注入而不是外延生長引入Ge，所以降低了制造成本。具體地，在形成η阱122的工藝中用作注入掩模的相同掩模層118在Ge溝道注入中也用作注入掩模，所以沒有附加的光刻工藝和其他的工藝步驟。對應(yīng)的制造工序被簡化且生產(chǎn)周期被縮短。
[0046]參照圖3，在形成η阱122和Ge溝道注入?yún)^(qū)124后，可通過諸如濕蝕刻的適合工藝來去除掩模層118。
[0047]以下參照圖4描述后續(xù)其他操作以形成半導(dǎo)體襯底114a中的pFET的其他部件。為了簡化，只示出了半導(dǎo)體區(qū)114a。
[0048]在半導(dǎo)體區(qū)114a上形成柵極堆疊件130。柵極堆疊件130包括設(shè)置在半導(dǎo)體襯底110上的柵極介電部件132和設(shè)置在柵極介電部件132上的柵電極134。半導(dǎo)體結(jié)構(gòu)100還可包括設(shè)置在柵極堆疊件130的側(cè)壁上的柵極間隔件136。
[0049]柵極介電部件132包括柵極介電材料，諸如氧化硅或具有較高介電常數(shù)的適合介電材料(高k介電材料)。在本實施例中，柵極介電部件132包括多個介電材料層。例如，柵極介電部件132包括諸如氧化硅的界面介電層和位于界面層上的高k介電材料層。柵電極134包括導(dǎo)電材料層,諸如摻雜多晶娃、金屬、金屬合金和/或金屬娃化物。在一個實施例中，柵電極134包括多個導(dǎo)電材料層。例如，柵電極134包括位于柵極介電部件132上的具有適當(dāng)功函的第一導(dǎo)電層以及位于第一導(dǎo)電層上的第二導(dǎo)電層。在一個實例中，第一導(dǎo)電層包括氮化鉭或氮化鈦。在另一個實例中，第二導(dǎo)電層包括鋁、鎢、銅、摻雜多晶硅或它們的組合。通過沉積和各向異性蝕刻(諸如干蝕刻)形成柵極間隔件136。柵極間隔件136包括介電材料，諸如氧化硅、碳化硅、氮化硅或氮氧化硅。
[0050]在各個實施例中，通過先柵極工藝或后柵極工藝形成柵極堆疊件130。在先柵極工藝中，柵極介電層沉積在半導(dǎo)體襯底110上并且柵電極層沉積在柵極介電層上，實施包括光刻工藝和蝕刻工藝的步驟來圖案化柵極介電層和柵電極層從而形成柵極堆疊件。在后柵極工藝中，通過沉積和圖案化來形成偽柵極堆疊件；通過沉積和拋光(諸如化學(xué)機械拋光(CMP))在偽柵極堆疊件上形成層間介電(ILD)材料；去除偽柵極堆疊件，以及通過適合的步驟(諸如包括沉積和CMP的步驟)形成柵極堆疊件130。此外，在后柵極工藝中，當(dāng)去除偽柵極堆疊件時，包括對應(yīng)的柵極電介質(zhì)和柵電極的偽柵極堆疊件被全部去除或者只有部分被去除(諸如只去除柵電極)。
[0051]仍然參照圖4，通過一次或多次諸如硼(B)的P型摻雜物的離子注入在η阱內(nèi)形成源極和漏極。在本實施例中，源極和漏極包括輕摻雜漏極(LDD )部件138和重?fù)诫s源極和漏極(S/D)部件140。在一個實施例中，通過一次離子注入形成LDD部件138 ;在柵極堆疊件(在先柵極工藝中為柵極堆疊件130或者在后柵極工藝中為偽柵極堆疊件)的側(cè)壁上形成柵極間隔件136 ;然后通過另一次離子注入形成重?fù)诫sS/D部件140。因此，由于柵極間隔件136，重?fù)诫sS/D部件140與LDD部件138發(fā)生偏移?？呻S后進(jìn)行熱退火工藝以用來活化。溝道區(qū)142被限定在Ge溝道注入?yún)^(qū)124內(nèi)的源極和漏極之間。具體地，溝道區(qū)142夾置在LDD部件138之間。溝道區(qū)142是Ge摻雜，因此也被稱為Ge摻雜溝道區(qū)142。
[0052]因此，在半導(dǎo)體區(qū)114a內(nèi)形成的pFET包括η阱122、Ge溝道區(qū)142、源極和漏極、柵極堆疊件130。各種優(yōu)點可在不同的實施例中表現(xiàn)出來。在一個實施例中，通過Ge溝道注入，溝道區(qū)142的功函被適當(dāng)調(diào)整以提高器件性能。在另一個實施例中，通過Ge溝道注入，短溝道效應(yīng)被減小或消除。在又一個實施例中，通過Ge溝道注入，實驗發(fā)現(xiàn)摻雜物的波動減小，因此，減少了不同晶體管之間的器件性能的變化。在又一個實施例中，負(fù)偏壓溫度不穩(wěn)定性(NBTI)大幅減小，其中NBTI會引起pFET的可靠性問題。在又一個實施例中，通過Ge溝道注入減小了電荷散射。因此，提高了 pFET的載流子遷移率。在又一個實施例中，通過Ge溝道注入漏極還提高了漏極有效電流Idrff和源極截止電流Istjff。而且，所公開的pFET和對應(yīng)的方法提高了 PFET結(jié)構(gòu)的可擴(kuò)縮性并且將平面FET結(jié)構(gòu)擴(kuò)展至先進(jìn)技術(shù)節(jié)點(諸如具有高k電介質(zhì)和金屬柵極的亞40nm FET技術(shù))。
[0053]可通過相應(yīng)的操作形成其他部件。在一個實例中，通過諸如化學(xué)汽相沉積(CVD)的沉積技術(shù)和拋光(通過CMP來平坦化頂面)來形成ILD材料。在另一個實施例中，形成互連結(jié)構(gòu)，并且互連結(jié)構(gòu)包括被配置為連接各種器件以形成功能電路的各種導(dǎo)電部件(諸如金屬線、接觸部件和通孔部件)。
[0054]圖5是根據(jù)一個或多個實施例中的本發(fā)明的各個方面形成pFET的方法150的流程圖。方法150包括操作152，其中提供諸如硅晶圓的半導(dǎo)體襯底110。
[0055]方法150包括操作154，其中形成多個STI部件以通過STI部件限定相互分隔的各個半導(dǎo)體區(qū)。在一個實例中，以包括在半導(dǎo)體襯底上形成圖案化的掩模層、穿過圖案化掩模層的開口蝕刻半導(dǎo)體襯底以形成溝槽、沉積介電材料以填充溝槽以及通過CMP平坦化頂面的工藝順序形成STI部件。
[0056]方法150包括操作156，其中形成被圖案化為具有一個或多個開口的掩模層使得通過開口露出下面的半導(dǎo)體襯底。在隨后的離子注入工藝中，掩模層被用作離子注入掩模。在一個實施例中，掩模層是具有介電材料的硬掩模并且通過包括沉積、光刻工藝和蝕刻的步驟形成。例如，沉積介電材料(氧化硅、氮化硅、氮氧化硅或它們的組合)層，在介電材料層上形成圖案化的光刻膠層，以及應(yīng)用蝕刻工藝來去除光刻膠層的開口內(nèi)的介電材料。隨后去除圖案化的光刻膠層。通過包括涂覆、曝光和顯影的光刻工藝來形成圖案化的光刻膠層。在另一個實施例中，掩模層包括圖案化的光刻膠層。
[0057]方法150包括操作158，其中將掩模層用作離子注入掩模來對半導(dǎo)體襯底執(zhí)行第一離子注入以形成η阱。第一離子注入使用諸如磷的η型摻雜物。
[0058]方法150包括操作160，其中將相同掩模層用作離子注入掩模來對半導(dǎo)體襯底執(zhí)行第二離子注入(或Ge溝道注入工藝)以在η阱中形成Ge溝道注入?yún)^(qū)。第二離子注入使用Ge摻雜物。應(yīng)用Ge溝道注入工藝來將Ge引入η阱，使得在η阱中形成Ge溝道注入?yún)^(qū)。具體地，使用用于形成η阱的相同掩模層來執(zhí)行Ge溝道注入工藝。
[0059]在一個實例中，Ge溝道注入?yún)^(qū)從半導(dǎo)體襯底的頂面延伸至η阱，其中Ge深度在約6nm至約12nm之間的范圍內(nèi)。特別地，垂直方向上(垂直于半導(dǎo)體襯底的頂面的方向)Ge的摻雜分布是不均勻的。在垂直方向上Ge摻雜濃度分布中，最大的摻雜濃度在大約Ge深度的一半處。在接近半導(dǎo)體襯底的頂面和接近Ge深度時，Ge的摻雜濃度從最大摻雜濃度開始下降。
[0060]在一個實施例中，Ge的平均摻雜濃度在約4X IO14和約IO16CnT2之間的范圍內(nèi)。具體地，Ge溝道注入?yún)^(qū)內(nèi)的Ge原子濃度小于約3%。
[0061]在另一個實施例中，Ge注入工藝中Ge的注入量被設(shè)計為在約5 X IO14至約1016cm_2之間的范圍內(nèi)。在又一個實施例中，通過等離子體能量范圍在約2KeV至約15Kev之間的一次離子注入來形成Ge溝道注入?yún)^(qū)。
[0062]在一個實施例中，方法150可包括在第一和第二離子注入后去除掩模層的操作。在另一個實施例中，方法150包括在η阱上形成柵極堆疊件的操作。柵極堆疊件包括柵極介電層和柵電極層。形成柵極堆疊件包括沉積以及進(jìn)一步包括光刻工藝和蝕刻的圖案化。根據(jù)各個實例，柵極堆疊件可包括在先柵極工藝或后柵極工藝中形成的高k介電材料和金屬電極。在另一個實施例中，方法150包括在η阱內(nèi)形成P型摻雜物的源極和漏極的操作。在一個實例中，源極和漏極包括通過各種離子注入工藝形成的輕摻雜漏極(LDD)部件以及重?fù)诫s源極和漏極(S/D)部件。因此，所形成的pFET包括η阱、源極和漏極以及柵極堆疊件。特別地，PFET包括Ge摻雜的溝道區(qū)。
[0063]可在該方法的操作之前、期間和之后實施其他制造步驟。在一個實施例中，在半導(dǎo)體襯底上形成層間介電(ILD)層。ILD層包括氧化娃、低k介電材料、其他合適的介電材料或它們的組合。通過諸如CVD的適合技術(shù)來形成ILD層。例如，可實施高密度等離子體CVD以形成ILD層。
[0064]在另一個實施例中，該方法還包括形成被設(shè)計為連接各種器件(包括pFET)以形成功能電路的各種互連部件的步驟?；ミB部件包括諸如接觸件和通孔的垂直互連件以及諸如金屬線的水平互連件。各種互連部件可使用包括銅、鎢和硅化物的各種導(dǎo)電材料。在一個實例中，鑲嵌工藝用于形成基于銅的多層互連結(jié)構(gòu)。在另一個實施例中，鎢用于形成接觸孔中的鎢插塞。在另一個實例中，硅化物用于在源極和漏極上形成各種接觸件以減小接觸阻抗。
[0065]本發(fā)明可用于各種應(yīng)用中，諸如邏輯電路、動態(tài)隨機存儲器(DRAM)、靜態(tài)隨機存儲器(SRAM)單元、閃存或圖像傳感器。作為用作說明的實例，逆變環(huán)形振蕩器可結(jié)合通過方法150形成的pFET結(jié)構(gòu)。
[0066]因此，本發(fā)明提供了一種形成P型場效晶體管(pFET)結(jié)構(gòu)的方法。該方法包括:在半導(dǎo)體襯底上形成掩模層，掩模層包括開口，該開口露出半導(dǎo)體襯底的半導(dǎo)體區(qū)；通過掩模層的開口對半導(dǎo)體襯底執(zhí)行η型摻雜物的離子注入，在半導(dǎo)體區(qū)內(nèi)形成η型阱(η阱);以及穿過掩模層的開口對半導(dǎo)體襯底執(zhí)行鍺(Ge)溝道注入，在η阱中形成Ge溝道注入?yún)^(qū)。
[0067]在一個實施例中，該方法還包括在半導(dǎo)體襯底內(nèi)形成多個淺溝槽隔離(STI)部件，由此通過STI部件限定與其他半導(dǎo)體區(qū)分隔的半導(dǎo)體區(qū)。
[0068]在另一個實施例中，該方法還包括在形成η阱和執(zhí)行Ge溝道注入后，去除掩模層。
[0069]在又一個實施例中，該方法還包括在半導(dǎo)體襯底上和半導(dǎo)體區(qū)內(nèi)形成柵極堆疊件；以及在η型阱中形成P型摻雜物的源極和漏極部件并且柵極堆疊件夾置在源極和漏極部件之間。柵極堆疊件可包括具有高k介電材料的柵極電介質(zhì)和具有金屬材料的柵電極?？赏ㄟ^先柵極工藝和后柵極工藝中的一種形成柵極堆疊件。
[0070]在又一個實施例中，掩模層包括選自由氧化硅、氮化硅、氮氧化硅和它們的組合所組成的組中的介電材料。在又一個實施例中，掩模層包括光刻膠材料。
[0071]在又一個實施例中，形成掩模層包括在半導(dǎo)體襯底上沉積掩模材料薄膜；以及通過光刻工藝圖案化掩模材料薄膜以形成具有開口的掩模層。
[0072]在又一個實施例中，執(zhí)行Ge溝道注入包括以范圍在約2KeV至約15KeV之間的偏置功率使用Ge摻雜物執(zhí)行Ge離子注入工藝。
[0073]在又一個實施例中。執(zhí)行Ge溝道注入包括以范圍在約5X IO1Vcm2至1016/cm2之間的摻雜劑量使用Ge摻雜物來執(zhí)行Ge離子注入工藝。
[0074]本發(fā)明還提供了形成pFET結(jié)構(gòu)的方法的另一實施例。該方法包括:在半導(dǎo)體襯底內(nèi)形成多個淺溝槽隔離(STI)部件，由此通過STI部件限定半導(dǎo)體襯底內(nèi)與其他半導(dǎo)體區(qū)分隔的半導(dǎo)體區(qū)；在半導(dǎo)體襯底上形成掩模層；圖案化掩膜層以形成露出半導(dǎo)體區(qū)的開口 ；穿過掩模層的開口對半導(dǎo)體襯底執(zhí)行η型摻雜物的第一離子注入，在半導(dǎo)體區(qū)內(nèi)形成η型阱(η阱)；以及穿過掩模層的開口對半導(dǎo)體襯底執(zhí)行鍺(Ge)的第二離子注入，在η阱中形成Ge溝道注入?yún)^(qū)。
[0075]在一個實施例中，該方法包括在半導(dǎo)體襯底上和半導(dǎo)體區(qū)內(nèi)形成柵極堆疊件，還包括在η阱內(nèi)形成P型摻雜物的源極和漏極部件并且柵極堆疊件夾置在源極和漏極部件之間。柵極堆疊件可包括具有高k介電材料的柵極電介質(zhì)和具有金屬材料的柵電極。
[0076]在又一個實施例中，形成掩模層包括:在半導(dǎo)體襯底上沉積掩模材料；以及通過光刻工藝來圖案化掩模材料以形成具有開口的掩模層。掩模材料可包括介電材料和光刻膠材料中的一種。
[0077]在又一個實施例中，執(zhí)行Ge溝道注入包括以范圍在約2KeV至約15KeV之間內(nèi)的偏置功率以及以范圍在約5X IO1Vcm2至約IOlfVcm2之間的摻雜劑量使用Ge摻雜物來執(zhí)行Ge離子注入工藝。
[0078]本發(fā)明還包括P型場效晶體管(pFET)結(jié)構(gòu)的實施例，該pFET結(jié)構(gòu)包括:具有η型摻雜物的η阱，形成在半導(dǎo)體襯底內(nèi)；溝道區(qū)，形成在η阱內(nèi)；柵極堆疊件，形成在溝道區(qū)上；源極和漏極部件，形成在η阱內(nèi)并且溝道區(qū)夾置在源極和漏極部件之間；其中溝道區(qū)包括原子濃度小于約3%的鍺(Ge)。
[0079]在一個實施例中，溝道區(qū)包括在垂直于半導(dǎo)體襯底的方向上不均勻的Ge摻雜濃度，其中最大Ge摻雜濃度遠(yuǎn)離半導(dǎo)體襯底的頂面，并且平均Ge摻雜濃度在約4 X IO2Vcm3至約1.5X 1022/cm3之間的范圍內(nèi)。
[0080]在另一個實施例中，柵極堆疊件包括高k介電材料層和位于高k介電材料層上的
金屬層。
[0081]以上已概括了幾個實施例的特征。本領(lǐng)域的技術(shù)人員應(yīng)理解，他們可容易使用本發(fā)明作為用于執(zhí)行與本發(fā)明所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的用于設(shè)計或修改其他工藝和結(jié)構(gòu)的基礎(chǔ)。本領(lǐng)域的技術(shù)人員也應(yīng)該理解，這些等效結(jié)構(gòu)不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，他們可做出各種改變、替換和變化。
【權(quán)利要求】
1.一種形成P型場效晶體管(PFET)結(jié)構(gòu)的方法，所述方法包括: 在半導(dǎo)體襯底上形成掩模層，所述掩模層包括開口，所述開口露出其中的所述半導(dǎo)體襯底的半導(dǎo)體區(qū)； 穿過所述掩模層的所述開口對所述半導(dǎo)體襯底執(zhí)行η型摻雜物的離子注入，在所述半導(dǎo)體區(qū)內(nèi)形成η型阱(η阱)；以及 穿過所述掩模層的所述開口對所述半導(dǎo)體襯底執(zhí)行鍺(Ge )溝道注入，在所述η阱中形成Ge溝道注入?yún)^(qū)。
2.根據(jù)權(quán)利要求1所述的方法，還包括:在所述半導(dǎo)體襯底內(nèi)形成多個淺溝槽隔離(STI)部件，從而通過STI部件限定與其他半導(dǎo)體區(qū)分隔的半導(dǎo)體區(qū)。
3.根據(jù)權(quán)利要求1所述的方法，還包括:在形成所述η阱并且執(zhí)行所述Ge溝道注入后，去除所述掩模層。
4.根據(jù)權(quán)利要求1所述的方法，還包括: 在所述半導(dǎo)體襯底上和所述半導(dǎo)體區(qū)內(nèi)形成柵極堆疊件；以及在所述η型阱內(nèi)形成P型摻雜物的源極部件和漏極部件并且所述柵極堆疊件夾置在所述源極部件和所述漏極部件之間。
5.根據(jù)權(quán)利要求4所述的方法，其中，所述柵極堆疊件包括具有高k介電材料的柵極電介質(zhì)和具有金屬材料的柵電極。
6.根據(jù)權(quán)利要求4所述的方法，其中，通過先柵極工藝和后柵極工藝中的一種工藝形成所述柵極堆疊件。
7.根據(jù)權(quán)利要求1所述的方法，其中，所述掩模層包括選自由氧化硅、氮化硅、氮氧化硅和它們的組合所組成的組中的介電材料。
8.根據(jù)權(quán)利要求1所述的方法，其中，所述掩模層包括光刻膠材料。
9.一種方法，包括: 在半導(dǎo)體襯底內(nèi)形成多個淺溝槽隔離(STI)部件，從而通過STI部件限定所述半導(dǎo)體襯底內(nèi)與其他半導(dǎo)體區(qū)分隔的半導(dǎo)體區(qū)； 在所述半導(dǎo)體襯底上形成掩模層，圖案化所述掩模層以形成露出所述半導(dǎo)體區(qū)的開Π ； 穿過所述掩模層的所述開口對所述半導(dǎo)體襯底執(zhí)行η型摻雜物的第一離子注入，在所述半導(dǎo)體區(qū)內(nèi)形成η型阱(η阱)；以及 穿過所述掩模層的所述開口對所述半導(dǎo)體襯底執(zhí)行鍺(Ge)的第二離子注入，在所述η阱內(nèi)形成Ge溝道注入?yún)^(qū)。
10.一種P型場效晶體管(pFET)結(jié)構(gòu)，包括: 具有η型摻雜物的η阱，形成在半導(dǎo)體襯底內(nèi)； 溝道區(qū)，形成在所述η阱內(nèi)； 柵極堆疊件，形成在所述溝道區(qū)上； 源極部件和漏極部件，形成在所述η阱內(nèi)并且所述溝道區(qū)夾置在所述源極部件和所述漏極部件之間；以及 其中，所述溝道區(qū)包括原子濃度小于約3%的鍺(Ge)。
【文檔編號】H01L29/78GK103730370SQ201310206600
【公開日】2014年4月16日 申請日期:2013年5月29日 優(yōu)先權(quán)日:2012年10月15日
【發(fā)明者】莊學(xué)理, 陳柏年, 吳偉成, 楊寶如 申請人:臺灣積體電路制造股份有限公司