一種改善半導體器件層間介質(zhì)層隔離的方法
【專利摘要】本發(fā)明提供一種改善半導體器件層間介質(zhì)層隔離的方法，該方法通過在半導體器件區(qū)上沉積層間介質(zhì)層，實現(xiàn)層間介質(zhì)層有效的隔離半導體器件區(qū)，具體包括如下步驟：步驟一：提供半導體器件區(qū)，用于在其上形成層間介質(zhì)層；步驟二：在步驟一中的半導體器件區(qū)上沉積一層SRO層；步驟三：在SRO層上沉積SION層；步驟四：在SION層上沉積PSG層；步驟五：在PSG層上沉積USG層。與現(xiàn)有技術(shù)相比，本發(fā)明在層間介質(zhì)層內(nèi)增加一層SRO膜層，其用來隔離SION層中的氮元素向器件區(qū)的擴散，防止SION層中的氮元素對器件可靠性的影響。本發(fā)明方法工藝簡單，易實現(xiàn)，隔離效果好。
【專利說明】
—種改善半導體器件層間介質(zhì)層隔離的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制造【技術(shù)領(lǐng)域】，尤其涉及一種改善半導體器件層間介質(zhì)層隔離的方法。
【背景技術(shù)】
[0002]目前ILD (inter layer dielectric,層間介質(zhì)層)在半導體器件中不僅電學上發(fā)揮著隔離晶體管器件和互連金屬層的重要作用，而且在物理上也發(fā)揮著隔離晶體管和可移動離子等雜質(zhì)源的作用?，F(xiàn)有的ILD主要由三層介質(zhì)組成，分別是S1N (氮氧化硅)、PSG(摻磷的硅玻璃)和USG (無摻雜的硅玻璃)。
[0003]芯片制造流程主要分為前段和后段兩大部分，其中前段完成器件部分，后段則實現(xiàn)金屬互連部分。ILD作為隔離器件和后段金屬互連的介質(zhì)層，在芯片結(jié)構(gòu)中發(fā)揮著重要的作用。如圖1所示，圖1為現(xiàn)有工藝中ILD介質(zhì)層的結(jié)構(gòu)示意圖。由圖1可以看出，ILD介質(zhì)層120主要由沉積于半導體器件區(qū)110上的S1N層121、沉積于所述S1N層122上的PSG層122以及沉積于所述PSG層122的USG層123組成。其中S1N層121最為重要，它承擔著阻擋后段帶電粒子向底部器件區(qū)擴散的作用。芯片制造流程的后段金屬互連包括很多膜層生長和刻蝕步驟，這些步驟都會采用高能粒子轟擊晶圓表面，因此會在晶圓的膜層內(nèi)產(chǎn)生大量的帶電粒子，如果沒有S1N層121的隔離，這些粒子會擴散到底部的器件區(qū)120，從而造成器件漏電或者擊穿電壓失效。但是某些高壓器件的終端客戶發(fā)現(xiàn)，他們的產(chǎn)品在應用中存在可靠性失效的問題，發(fā)明人分析后發(fā)現(xiàn)，該失效和S1N中的氮元素向器件內(nèi)擴散相關(guān)。因此該類產(chǎn)品不得不放棄S1N層在ILD介質(zhì)中的使用。然而，在失去S1N保護后，如上所述，后段金屬互連過程中給晶圓內(nèi)引入的大量電荷會擴散到器件內(nèi)，造成器件的擊穿電壓變小，晶圓內(nèi)擊穿電壓的均勻度也相應變差。因此，如何在不放棄S1N層121的情況下，同時又避免S1N層121中的氮元素向器件內(nèi)擴散是業(yè)內(nèi)急需解決的問題。
【發(fā)明內(nèi)容】
[0004]針對以上問題，本發(fā)明的目的在于提供一種工藝條件簡單、易于實現(xiàn)的能明顯改善半導體器件層間介質(zhì)層隔離效果的方法。
[0005]為達成前述目的，本發(fā)明一種改善半導體器件層間介質(zhì)層隔離的方法，該方法通過在半導體器件區(qū)上沉積層間介質(zhì)層，實現(xiàn)層間介質(zhì)層有效的隔離半導體器件區(qū)，具體包括如下步驟:
[0006]步驟一:提供半導體器件區(qū)，用于在其上形成層間介質(zhì)層；
[0007]步驟二:在步驟一中的半導體器件區(qū)上沉積一層SRO (silicon-rich-oxide,富娃氧化硅)層；
[0008]步驟三:在SRO層上沉積S1N層；
[0009]步驟四:在S1N層上沉積PSG層；
[0010]步驟五:在PSG層上沉積USG層。
[0011]根據(jù)本發(fā)明的一個實施例，所述步驟一中所述半導體器件區(qū)包括半導體襯底、形成在所述半導體襯底上的有源區(qū)、淺溝槽隔離區(qū)，通過在所述半導體襯底中注入P型和N型雜質(zhì)離子形成P阱和N阱結(jié)構(gòu)，所述淺溝槽隔離區(qū)位于所述P阱和N阱之間，在所述半導體襯底上順序形成柵極氧化層以及多晶硅柵極，所述多晶硅柵極的兩側(cè)形成有側(cè)壁層，在所述P阱和N阱上注入摻雜離子形成器件的漏極或源極。
[0012]根據(jù)本發(fā)明的一個實施例，所述半導體襯底為注入P型和/或N型雜質(zhì)離子的硅襯底。
[0013]根據(jù)本發(fā)明的一個實施例，所述步驟二中SRO層采用CVD (Chemical VaporDeposit1n，化學氣相沉積)的方法沉積，所沉積的SRO層的厚度為200— 500埃之間。
[0014]根據(jù)本發(fā)明的一個實施例，所述步驟二中SRO層的厚度為300埃。
[0015]根據(jù)本發(fā)明的一個實施例，所述步驟三中S1N層采用CVD的方法沉積。
[0016]根據(jù)本發(fā)明的一個實施例，所述步驟四中PSG層采用LPCVD (Low PressureChemical Vapor Deposit1n低壓化學氣相沉積)的方法沉積。
[0017]根據(jù)本發(fā)明的一個實施例，所述步驟五中USG層采用HDPCVD (高密度等離子體化學氣相沉積)法沉積。
[0018]本發(fā)明的有益效果:與現(xiàn)有技術(shù)相比，本發(fā)明在層間介質(zhì)層內(nèi)增加一層SRO膜層，其用來隔離S1N層中的氮元素向器件區(qū)的擴散，防止S1N層中的氮元素對器件可靠性的影響。而SRO本身只是氧化硅，不含其它元素，對器件沒有任何負面影響。通過該方法，S1N層不僅可以繼續(xù)保留在層間介質(zhì)中，發(fā)揮隔離后段工藝過程帶電粒子的作用，而且有效隔離了 S1N中氮元素向器件區(qū)的擴散，消除了 S1N對器件可靠性的負面影響，使芯片可靠性和器件電學性能同時得到了滿足。本發(fā)明方法工藝簡單，易實現(xiàn)，隔離效果好。
【專利附圖】
【附圖說明】
[0019]圖1是現(xiàn)有工藝中層間介質(zhì)層的結(jié)構(gòu)示意圖；
[0020]圖2是本發(fā)明方法的工藝流程圖；
[0021]圖3是本發(fā)明層間介質(zhì)層在半導體器件區(qū)上的結(jié)構(gòu)示意圖。
【具體實施方式】
[0022]請繼續(xù)參閱圖1，為了既不放棄S1N層121，同時又避免S1N層121中的氮元素向底部半導體器件區(qū)110內(nèi)擴散，發(fā)明人在現(xiàn)有的ILD介質(zhì)層內(nèi)增加一層SRO膜層，即在半導體器件形成后，先后沉積SRO層，S1N層，PSG層和USG層。其中，SRO層有效隔離了 S1N中氮元素向器件區(qū)的擴散，消除了 S1N對器件可靠性的負面影響，使S1N可以繼續(xù)保留在ILD介質(zhì)中，發(fā)揮其隔離后段帶電粒子的作用。
[0023]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明。
[0024]此處所稱的“一個實施例”或“實施例”是指可包含于本發(fā)明至少一個實現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說明書中不同地方出現(xiàn)的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。
[0025]請參閱圖2，其為本發(fā)明方法的工藝流程圖。如圖2所示，本發(fā)明一種改善半導體器件層間介質(zhì)層隔離的方法，其是在半導體器件區(qū)上沉積層間介質(zhì)層，實現(xiàn)層間介質(zhì)層有效的隔離半導體器件區(qū)，具體包括如下步驟:
[0026]步驟一 S210:提供半導體器件區(qū)，用于在其上形成層間介質(zhì)層。請參閱圖3，其為本發(fā)明層間介質(zhì)層在半導體器件區(qū)上的結(jié)構(gòu)示意圖。在一個實施例中，如圖3所述的半導體器件區(qū)210包括半導體襯底211、形成在所述半導體襯底211上的有源區(qū)、淺溝槽隔離區(qū)213。在該實施例中，通過在所述半導體襯底211中注入P型和N型雜質(zhì)離子形成P阱214和N阱215結(jié)構(gòu)，來定義有源區(qū)，在P阱214和N阱215上注入摻雜離子形成器件的漏極或源極，然后在P阱214和N阱215之間制作淺溝槽隔離區(qū)213。然后在半導體襯底211上順序形成柵極氧化層216以及多晶硅柵極212，多晶硅柵極212的兩側(cè)形成有側(cè)壁層127。請繼續(xù)參閱圖3，所述半導體器件區(qū)210上沉積有層間介質(zhì)層220。在另一個實施例中，所述半導體襯底211可以為注入P型和/或N型雜質(zhì)離子的硅襯底。
[0027]步驟二 S220:在上述步驟一中所得結(jié)構(gòu)上沉積一層SRO層221。請繼續(xù)參閱圖3，所述SRO層221覆蓋有源區(qū)、多晶硅柵極212以及隔離區(qū)213。SRO中的硅含量比常規(guī)氧化硅大，SRO的制備與常規(guī)氧化硅大致相同，該步驟中SRO層221采用CVD方法沉積，其中，所沉積的SRO層221的厚度為200— 500埃之間。
[0028]步驟三S230:在SRO層221上沉積S1N層222。該實施例中，所述S1N層222的沉積采用CVD的方法沉積。
[0029]步驟四S240:在S1N層222上沉積PSG層223。該實施例中，該PSG層223的沉積為采用LPCVD (Low Pressure Chemical Vapor Deposit1n,低壓化學氣相沉積)的方法沉積。
[0030]步驟五S250:在PSG層223上沉積USG層224。在該實施例中，USG層224的沉積采用HDPCVD方法。
[0031]本發(fā)明中，經(jīng)發(fā)明人研究表明當所述SRO層221的厚度為300埃時，能起到很好的隔離作用，所生產(chǎn)的產(chǎn)品的良率明顯提高。
[0032]本發(fā)明中SRO層221、S10N層222、PSG層223和USG層224共同組成ILD介質(zhì)層，然后米用 CMP (Chemical Mechanical Planarizat1n,化學機械平坦化)使 USG 層 224 上表面全面平坦化，以便下道工序的進行。
[0033]在該實施例中，所述步驟二 S220中利用CVD方法形成SRO層221的過程中，SRO層221在多晶硅柵極的上表面、側(cè)壁及半導體襯底上表面生長的厚度都有一定差別，這個差別即臺階覆蓋(Step coverage),—般來說,多晶娃柵極的上表面沉積的SRO層會比較厚,多晶硅柵極的側(cè)壁沉積的SRO層較薄。所述步驟三S230中在利用CVD方法沉積S1N層222的過程中，所述S1N層222在多晶硅柵極的上表面、側(cè)壁的厚度大于S1N層222在半導體襯底上表面生長的厚度。所述步驟四S240中的PSG層223的厚度大于所述S1N層222和SRO層的厚度，并且所述PSG層223在多晶硅柵極的上表面、側(cè)壁的厚度小于PSG層223在半導體襯底上表面生長的厚度。所述步驟五S250中的USG層224在半導體襯底上表面生長的厚度大于在多晶硅柵極的上表面、側(cè)壁的厚度。
[0034]本發(fā)明在層間介質(zhì)層內(nèi)增加一層SRO膜層，其用來隔離S1N層中的氮元素向器件區(qū)的擴散，防止S1N層中的氮元素對器件可靠性的影響。而SRO本身只是氧化硅，不含其它元素，對器件沒有任何負面影響。通過該方法，S1N層不僅可以繼續(xù)保留在層間介質(zhì)中，發(fā)揮隔離后段工藝過程帶電粒子的作用，而且有效隔離了 S1N中氮元素向器件區(qū)的擴散，消除了 S1N對器件可靠性的負面影響。使芯片可靠性和器件電學性能同時得到了滿足。本發(fā)明方法工藝簡單，易實現(xiàn)，隔離效果好。
[0035]上述說明已經(jīng)充分揭露了本發(fā)明的【具體實施方式】。需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對本發(fā)明的【具體實施方式】所做的任何改動均不脫離本發(fā)明的權(quán)利要求書的范圍。相應地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于前述【具體實施方式】。
【權(quán)利要求】
1.一種改善半導體器件層間介質(zhì)層隔離的方法，其特征在于:該方法通過在半導體器件區(qū)上沉積層間介質(zhì)層，實現(xiàn)層間介質(zhì)層有效的隔離半導體器件區(qū)，具體包括如下步驟: 步驟一:提供半導體器件區(qū)，用于在其上形成層間介質(zhì)層； 步驟二:在步驟一中的半導體器件區(qū)上沉積一層SRO層； 步驟三:在SRO層上沉積S1N層； 步驟四:在S1N層上沉積PSG層； 步驟五:在PSG層上沉積USG層。
2.根據(jù)權(quán)利要求1所述的改善半導體器件層間介質(zhì)層隔離的方法，其特征在于:所述步驟一中所述半導體器件區(qū)包括半導體襯底、形成在所述半導體襯底上的有源區(qū)、淺溝槽隔離區(qū)，通過在所述半導體襯底中注入P型和N型雜質(zhì)離子形成P阱和N阱結(jié)構(gòu)，所述淺溝槽隔離區(qū)位于所述P阱和N阱之間，在所述半導體襯底上順序形成柵極氧化層以及多晶硅柵極，所述多晶硅柵極的兩側(cè)形成有側(cè)壁層，在所述P阱和N阱上注入摻雜離子形成器件的漏極或源極。
3.根據(jù)權(quán)利要求2所述的改善半導體器件層間介質(zhì)層隔離的方法，其特征在于:所述半導體襯底為注入P型和/或N型雜質(zhì)離子的硅襯底。
4.根據(jù)權(quán)利要求1所述的改善半導體器件層間介質(zhì)層隔離的方法，其特征在于:所述步驟二中SRO層采用CVD的方法沉積，所沉積的SRO層的厚度為200— 500埃之間。
5.根據(jù)權(quán)利要求1所述的改善半導體器件層間介質(zhì)層隔離的方法，其特征在于:所述步驟二中SRO層的厚度為300埃。
6.根據(jù)權(quán)利要求1所述的改善半導體器件層間介質(zhì)層隔離的方法，其特征在于:所述步驟三中S1N層采用CVD方法沉積。
7.根據(jù)權(quán)利要求1所述的改善半導體器件層間介質(zhì)層隔離的方法，其特征在于:所述步驟四中PSG層采用LPCVD方法沉積。
8.根據(jù)權(quán)利要求1所述的改善半導體器件層間介質(zhì)層隔離的方法，其特征在于:所述步驟五中USG層采用HDPCVD方法沉積。
【文檔編號】H01L21/314GK104253038SQ201310269279
【公開日】2014年12月31日 申請日期:2013年6月30日 優(yōu)先權(quán)日:2013年6月30日
【發(fā)明者】李健 申請人:無錫華潤上華科技有限公司